CN110491333A - 一种内插运放电路和显示面板 - Google Patents

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Abstract

本发明公开了一种内插运放电路和显示面板。该内插运放电路包括至少两组差分输入对管，差分输入对管包括第一晶体管和第二晶体管；差分输入对管中的第一晶体管和第二晶体管的衬底端电连接，作为差分输入对管的衬底端；差分输入对管中的第一晶体管和第二晶体管的源极电连接，作为差分输入对管的源极；电压控制单元与差分输入对管的衬底端和差分输入对管的源极电连接，用于控制P型差分输入对管的衬底端的电压小于第一电源输入端输入的第一电源的电压，和/或，控制N型差分输入对管的衬底端的电压大于第二电源输入端输入的第二电源的电压。提高了内插运放电路的线性度。

Description

一种内插运放电路和显示面板
技术领域
本发明实施例涉及显示技术领域，尤其涉及一种内插运放电路和显示面板。
背景技术
显示面板包括源极驱动器，为显示面板提供的显示提供数据电压信号。一般情况下，源极驱动器包括数模转换器（Digital Analog Converter，DAC），将数据电压的数字信号转换为数据电压模拟信号，以驱动显示面板进行图像显示。为了显示更加丰富的图像内容，显示面板需要多比特数字信号表达不同灰阶的图像。而多比特数字信号通过DAC转换为模拟信号时，数字信号越多，DAC电路越复杂，源极驱动器在显示面板上所占面积越大。为了实现源极驱动器的小型化，源极驱动器包括插值电路。差值电路包括高电平输入端和低电平输入端，用于输入DAC输出的模拟信号。插值电路通过输入高电平和低电平获取高电平和低电平范围内灰阶对应的数据电压。因此通过插值电路可以获取DAC输出的模拟信号范围内灰阶对应的数据电压，减小了DAC电路的复杂程度，进而减小源极驱动器在显示面板上所占面积。当插值电路的线性度比较差时，通过插值电路获取的数据电压与对应灰阶的标准数据电压存在一定差值，使得源极驱动器输出的数据电压与预期的数据电压不同，显示面板显示的灰阶存在偏差。
发明内容
本发明提供一种内插运放电路和显示面板，以提高内插运放电路的线性度和内插范围，进而提高了显示面板的显示精度。
第一方面，本发明实施例提供了一种内插运放电路，包括：
第一电源输入端和第二电源输入端；所述第一电源输入端输入的第一电源电压大于所述第二电源输入端输入的第二电源电压；
至少两组差分输入对管，每组所述差分输入对管包括P型晶体管组成的P型差分输入对管和N型晶体管组成的N型差分输入对管；所述差分输入对管包括第一晶体管和第二晶体管；至少一组所述差分输入对管中的第一晶体管的栅极与所述内插运放电路的第一输入端电连接，至少一组所述差分输入对管中的第一晶体管的栅极与所述内插运放电路的第二输入端电连接；所述差分输入对管中的第一晶体管和第二晶体管的衬底端电连接，作为所述差分输入对管的衬底端；所述差分输入对管中的第一晶体管和第二晶体管的源极电连接，作为所述差分输入对管的源极；
电压控制单元，所述电压控制单元与所述差分输入对管的衬底端和所述差分输入对管的源极电连接，用于控制所述P型差分输入对管的衬底端的电压小于所述第一电源输入端输入的第一电源的电压，和/或，控制所述N型差分输入对管的衬底端的电压大于所述第二电源输入端输入的第二电源的电压。
可选地，所述电压控制单元包括导电线；所述导电线分别与所述差分输入对管的衬底端和源极电连接。
可选地，所述电压控制单元包括第一电压输入端；所述第一电压输入端与所述差分输入对管的衬底端电连接，用于为所述差分输入对管的衬底端提供第一电压；所述第一电压小于所述P型差分输入对管的源极电压，所述第一电压大于所述N型差分输入对管的源极电压。
可选地，所述第一电压与所述差分输入对管的源极电压的差值小于所述差分输入对管的衬底端与源极的PN结正向导通电压。
可选地，所述电压控制单元还包括第一源极跟随器；所述第一源极跟随器的输入端与所述差分输入对管的源极电连接，所述第一源极跟随器的输出端与所述差分输入对管的衬底端电连接。
可选地，所述第一源极跟随器的导通电压小于所述差分输入对管的衬底端与源极的导通电压。
可选地，所述第一源极跟随器为多个，每一所述第一源极跟随器为PMOS管或NMOS管；所述P型差分输入对管与所述NMOS管电连接，所述N型差分输入对管与所述PMOS管电连接；
所述PMOS管和所述NMOS管的栅极为所述第一源极跟随器的输入端，所述PMOS管和所述NMOS管的源极为所述第一源极跟随器的输出端，所述PMOS管的漏极与所述第二电源输入端电连接，所述NMOS管的漏极与所述第一电源输入端电连接。
可选地，所述电压控制单元还包括第二电压输入端和第三电压输入端；所述第二电压输入端与所述PMOS管的衬底端电连接，用于为所述PMOS管的衬底端提供第二电压；所述第三电压输入端与所述NMOS管的衬底端电连接，用于为所述NMOS管的衬底端提供第三电压；所述第二电压小于所述PMOS管的源极电压，所述第三电压大于所述NMOS管的源极电压。
可选地，所述电压控制单元还包括至少两个第二源极跟随器；至少一个所述第二源极跟随器的输入端与所述PMOS管的源极电连接，输出端与所述PMOS管的衬底端电连接；至少一个所述第二源极跟随器的输入端与所述第二电源输入端电连接，输出端与所述NMOS管的衬底端电连接。
可选地，所述电压控制单元还包括至少一个电流源；所述电流源串联在所述PMOS管的衬底端和所述PMOS管的源极之间，和/或所述电流源串联在所述NMOS管的衬底端和所述第二电源输入端之间。
可选地，至少两组差分输入对管包括四对差分输入对管；所述差分输入对管形成所述内插运放电路的差分级放大电路；
第一对差分输入对管的第一晶体管和第三对差分输入对管的第一晶体管的栅极与所述内插运放电路的第一输入端电连接，第二对差分输入对管的第一晶体管和第四对差分输入对管的第一晶体管的栅极与所述内插运放电路的第二输入端电连接；四对所述差分输入对管的第二晶体管的栅极与所述内插运放电路的输出端电连接；所述第一对差分输入对管的第一晶体管的漏极和所述第二对差分输入对管的第一晶体管的漏极与所述差分级放大电路的第一输出端电连接；所述第一对差分输入对管的第二晶体管的漏极和所述第二对差分输入对管的第二晶体管的漏极与所述差分级放大电路的第二输出端电连接；所述第一对差分输入对管和所述第二对差分输入对管的源极均与第一电流源的负端电连接，所述第一电流源的正端、所述第一对差分输入对管和所述第二对差分输入对管的衬底端与所述内插运放电路的第一电源输入端电连接；
所述第三对差分输入对管和所述第四对差分输入对管的第二晶体管的栅极与所述内插运放电路的输出端电连接；所述第三对差分输入对管的第一晶体管的漏极和所述第四对差分输入对管的第一晶体管的漏极与所述差分级放大电路的第三输出端电连接；所述第三对差分输入对管的第二晶体管的漏极和所述第四对差分输入对管的第二晶体管的漏极与所述差分级放大电路的第四输出端电连接；所述第三对差分输入对管和所述第四对差分输入对管的源极均与第二电流源的正端电连接，所述第二电流源的负端、所述第三对差分输入对管和所述第四对差分输入对管的衬底端与所述内插运放电路的第二电源输入端电连接。
可选地，所述第一对差分输入对管和所述第三对差分输入对管中的晶体管为PMOS管；所述第二对差分输入对管和所述第四对差分输入对管中的晶体管为NMOS管。
可选地，内插运放电路还包括中间级放大电路和输出级放大电路；
所述差分级放大电路的第一输出端与所述中间级放大电路的第一输入端电连接，所述差分级放大电路的第二输出端与所述中间级放大电路的第二输入端电连接，所述差分级放大电路的第三输出端与所述中间级放大电路的第三输入端电连接，所述差分级放大电路的第四输出端与所述中间级放大电路的第四输入端电连接；所述中间级放大电路的第一输出端与所述输出级放大电路的第一输入端电连接，所述中间级放大电路的第二输出端与所述输出级放大电路的第二输入端电连接；所述输出级放大电路的输出端作为所述内插运放电路的输出端。
第二方面，本发明实施例还提供了一种显示面板，包括基板和源极驱动器；所述源极驱动器包括本发明任意实施例提供的内插运放电路；
所述基板包括显示区和非显示区；所述源极驱动器设置于所述非显示区，所述源极驱动器与所述显示面板的数据信号线电连接，用于为所述显示面板提供数据信号。
本发明实施例的技术方案，通过在差分输入对管的衬底端和源极之间设置电压控制单元，用于控制差分输入对管的衬底端和源极之间的电压差，使差分输入对管的衬底端和源极之间的电压差为定值，从而可以控制差分输入对管的阈值电压为定值，从而提高了差分输入对管的线性度，进而提高了内插运放电路的线性度。另外，通过电压控制单元控制差分输入对管的衬底端和源极之间的电压差减小，从而可以减小差分输入对管的阈值电压，因此可以增加差分输入对管的第一输入端和第二输入端输入电压的差值范围。
附图说明
图1为现有的一种内插运放电路的原理图；
图2为现有的一种内插运放电路的内插值与输出电压的关系；
图3为本发明实施例提供的一种内插运放电路的原理图；
图4为本发明实施例提供的另一种内插运放电路的原理图；
图5为本发明实施例提供的另一种内插运放电路的原理图；
图6为本发明实施例提供的另一种内插运放电路的原理图；
图7为本发明实施例提供的另一种内插运放电路的原理图；
图8为本发明实施例提供的另一种内插运放电路的原理图；
图9为本发明实施例提供的另一种内插运放电路的原理图；
图10为本发明实施例提供的另一种内插运放电路的原理图；
图11为本发明实施例提供的一种显示面板的结构示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
图1为现有的一种内插运放电路的原理图。如图1所示，内插运放电路包括高电平 输入端VH和低电平输入端VL。高电平输入端VH用于输入内插运放电路的电压最大值，低电 平输入端VL用于输入内插运放电路的电压最小值。内插运放电路还包括四对差分输入对 管，第一对差分输入对管包括第一P型晶体管PM1和第二P型晶体管PM2。第二对差分输入对 管包括第三P型晶体管PM3和第四P型晶体管PM4。第三对差分输入对管包括第一N型晶体管 NM1和第二N型晶体管NM2。第四对差分输入对管包括第三N型晶体管NM3和第四N型晶体管 NM4。其中，第一P型晶体管PM1和第一N型晶体管NM1的栅极与高电平输入端VH电连接，第三P 型晶体管PM3和第三N型晶体管NM3的栅极与低电平输入端VL电连接。第二P型晶体管PM2、第 四P型晶体管PM4、第二N型晶体管NM2和第四N型晶体管NM4的栅极均与内插运放电路的输出 端OUT电连接。差分输入对管中的晶体管的源极与电流源电连接，为晶体管提供电流。电流 源提供的电流会分流至与高电平输入端VH连接的第一对差分输入对管和第三对差分输入 对管，以及与低电平输入端VL连接的第二对差分输入对管和第四对差分输入对管。内插运 放电路的内插值的多少可以确定电流分流后在不同支路中的电流取值。示例性地，当内插 运放电路的内插值为16时，如果电流源提供的电流为I，流经高电平输入端VH的电流可以为，流经低电平输入端VL的电流可以为。因此，内插运放电路输出的电压为电平输 入端VH输入的电压Vh与低电平输入端VL输入的电压Vl按照电流分压产生的电压值，如公式 （1）：
（1）
其中，out为内插运放电路输出端OUT输出的电压，Vh为高电平输入端VH输入的电压，Vl为低电平输入端VL输入的电压，k为一常数。
当k为不同的值时，流过差分输入对管的电流发生变化，差分输入对管的源极电压 会发生变化。以第一P型晶体管PM1为例进行说明。当k的值减小时，流过第一P型晶体管PM1 的电流减小。而第一P型晶体管PM1的栅极电压VG为高电平输入端VH输入的电压Vh不变，第 一P型晶体管PM1的等效电阻也不变，因此第一P型晶体管PM1的压降减小，即VGS减小，使得第 一P型晶体管PM1的源极电压VS增加。而第一P型晶体管PM1的衬底端与内插运放电路的电源 输入端电连接，因此第一P型晶体管PM1的衬底端的电压VB为定值。因此第一P型晶体管PM1 的源极和衬底端的电压差VSB增加。因此第一P型晶体管PM1的源极和衬底端的电压差VSB发 生改变。根据公式（2）可知，当第一P型晶体管PM1的源极和衬底端的电压差VSB发生变化时， 差分输入对管的阈值电压发生变化。
（2）
其中，为差分输入对管的阈值电压，为阈值电压本征值，VSB为差分输入对管的 源极和衬底端的电压差，为差分输入对管的本征参数，为差分输入对管的常数，与差分 输入对管的工艺相关。
另外，当电流越小，第一P型晶体管PM1的VGS越小，源极电压VS越大。而第一P型晶体管PM1的衬底端的电压VB为定值，因此VSB越大。由公式（2）可知VTH会变得越大。阈值电压VTH的变化导致第一P型晶体管PM1的线性度比较差，因此当k为不同的值时，内插运放电路的输出电压out按照电流分压产生的电压值的线性度比较差，即内插运放电路的线性度比较差。
另外，流过第一P型晶体管PM1的电流的公式如下：
（3）
其中，为第一P型晶体管PM1的电流，为第一P型晶体管PM1的载流子迁移率，为第 一P型晶体管PM1的沟道宽长比，为第一P型晶体管PM1的栅源电压，为第一P型晶体管 PM1的阈值电压。因此， VGS随着电流的变化会包含阈值电压的影响，会进一步导致内插 运放电路的线性度变差。图2为现有的一种内插运放电路的内插值与输出电压的关系。其 中，横坐标为内插值k的取值，纵坐标为不同内插值对应的输出电压。曲线1为现有的内插运 放电路不同内插值对应的输出电压值，曲线2为理想的内插运放电路不同内插值对应的输 出电压值。由图2可知，现有的内插运放电路的线性度比较差。
另外，内插运放电路的输出电压out的范围取决于高电平输入端VH输入的电压Vh 和低电平输入端VL输入的电压Vl。差分输入对管的栅源电压VGS大于阈值电压时才能正 常工作。如果低电平输入端VL输入的电压Vl过小，小于阈值电压时，根据公式（1）可知， 当k=0，内插运放电路的输出电压out为最小值Vl，此时第一对差分输入对管和第三对差分 输入对管处于截止状态。当高电平输入端VH输入的电压Vh过大时，第一对差分输入对管和 第三对差分输入对管的源极电压VS会增加，从而导致内插运放电路的输出电压out与源极 电压VS的差值out-VS小于差分输入对管的阈值电压，从而导致了差分输入对管不能正常 工作，此时阈值电压也会影响内插运放电路的输入范围。根据公式（3）可知，当电流一定 时，源极电压VS越大，阈值电压也会增大，会越容易导致内插运放电路的输出电压out反 馈会差分输入对管处于关断状态。因此，高电平输入端VH输入的电压Vh和低电平输入端VL 输入的电压Vl的差值范围比较小。
针对上述技术问题，本发明实施例提供了一种内插运放电路。图3为本发明实施例提供的一种内插运放电路的原理图。如图3所示，该内插运放电路包括：
第一电源输入端VDD和第二电源输入端VEE；第一电源输入端VDD输入的第一电源电压大于第二电源输入端VEE输入的第二电源电压。
至少两组差分输入对管，每组差分输入对管包括P型晶体管组成的P型差分输入对管和N型晶体管组成的N型差分输入对管；差分输入对管包括第一晶体管和第二晶体管；至少一组差分输入对管中的第一晶体管的栅极与内插运放电路的第一输入端V1电连接，至少一组差分输入对管中的第一晶体管的栅极与内插运放电路的第二输入端V2电连接；差分输入对管中的第一晶体管和第二晶体管的衬底端电连接，作为差分输入对管的衬底端B；差分输入对管中的第一晶体管和第二晶体管的源极电连接，作为差分输入对管的源极S。
电压控制单元20，电压控制单元20与差分输入对管的衬底端B和差分输入对管的源极S电连接，用于控制P型差分输入对管的衬底端B的电压小于第一电源输入端VDD输入的第一电源的电压，和/或，控制N型差分输入对管的衬底端B的电压大于第二电源输入端VEE输入的第二电源的电压。
具体地，如图3所示，内插运放电路示例性地示出了四对差分输入对管。分别为第一对差分输入对管11、第二对差分输入对管12、第三对差分输入对管14和第四对差分输入对管14。第一对差分输入对管11和第二对差分输入对管12可以为P型差分输入对管，第三对差分输入对管14和第四对差分输入对管14可以为N型差分输入对管。以第一对差分输入对管11和第二对差分输入对管12为例进行说明。第一对差分输入对管11包括第一晶体管T11和第二晶体管T12，第二对差分输入对管12包括第一晶体管T21和第二晶体管T22。第一对差分输入对管11的第一晶体管T11的栅极与第一输入端V1电连接，第二对差分输入对管12的第一晶体管T21的栅极与第二输入端V2电连接。第一对差分输入对管11中第一晶体管T11的衬底端和第二晶体管T12的衬底端电连接，第二对差分输入对管12中第一晶体管T21的衬底端和第二晶体管T22的衬底端电连接，分别作为第一对差分输入对管11和第二对差分输入对管12的衬底端B。第一对差分输入对管11中第一晶体管T11的源极和第二晶体管T12的源极电连接，第二对差分输入对管12中第一晶体管T21的源极和第二晶体管T22的源极电连接，分别作为第一对差分输入对管11和第二对差分输入对管12的源极S。
内插运放电路还包括电压控制单元20，与差分输入对管的衬底端B和差分输入对 管的源极S电连接。电压控制单元20可以控制差分输入对管的衬底端B和源极S之间的电压 差为定值，即控制差分输入对管的衬底端B和源极S之间的电压VSB为定值，因此差分输入对 管的阈值电压为定值，不会随着电流的变化而变化，从而提高了差分输入对管的线性 度。当差分输入对管的阈值电压为定值时，VGS随着电流变化时不会受到阈值电压的 影响，因此会进一步提高差分输入对管的线性度，从而提高了内插运放电路的线性度。
另外，结合图1和图3，在图1中，P型晶体管的衬底端与电源端电连接，因此P型晶体 管衬底端的电压VB为内插运放电路的电源电压。通过控制单元20 控制P型差分输入对管的 衬底端B的电压小于第一电源输入端VDD输入的第一电源的电压，根据公式（2），使得P型差 分输入对管的源极S和衬底端B的电压差减小，从而可以在图1的基础上降低P型差分输入对 管的阈值电压，因此可以增加P型差分输入对管的第一输入端V1和第二输入端V2输入电 压的差值范围。
同理，内插运放电路中的第三对差分输入对管13和第四对差分输入对管14也具有同样的结构。第三对差分输入对管13包括第一晶体管T31和第二晶体管T32，第四对差分输入对管14包括第一晶体管T41和第二晶体管T42。第三对差分输入对管13的第一晶体管T31的栅极与第一输入端V1电连接，第四对差分输入对管14的第一晶体管T41的栅极与第二输入端V2电连接。电压控制单元20与第三对差分输入对管13和第四对差分输入对管14的衬底端B和差分输入对管的源极S电连接，用于控制差分输入对管的衬底端B和源极S之间的电压差。
同理，N型晶体管的的衬底端与第二电源输入端VEE电连接，因此N型晶体管衬底端 的电压VB为第二电源的电压。通过控制单元20控制N型差分输入对管的衬底端B的电压大于 第二电源输入端VEE输入的第二电源的电压，根据公式（2），使得N型差分输入对管的源极S 和衬底端B的电压差减小，从而可以在图1的基础上降低N型差分输入对管的阈值电压， 因此可以增加N型差分输入对管的第一输入端V1和第二输入端V2输入电压的差值范围。
因此，通过电压控制单元20可以控制差分输入对管的VSB减小，从而可以减小差分 输入对管的阈值电压，因此可以增加差分输入对管的第一输入端V1和第二输入端V2输 入电压的差值范围。
需要说明的是，电压控制单元20的数量可以等于差分输入对管的数量。即内插运放电路中的多对差分输入对管可以分别设置电压控制单元20，对内插运放电路中的所有差分输入对管的衬底端B和源极S之间的电压差进行控制，从而更好的提高内插运放电路的线性度和第一输入端V1和第二输入端V2输入电压的差值范围。
本实施例的技术方案，通过在差分输入对管的衬底端和源极之间设置电压控制单元，用于控制差分输入对管的衬底端和源极之间的电压差，使差分输入对管的衬底端和源极之间的电压差为定值，从而可以控制差分输入对管的阈值电压为定值，从而提高了差分输入对管的线性度，进而提高了内插运放电路的线性度。另外，通过电压控制单元控制差分输入对管的衬底端和源极之间的电压差减小，从而可以减小差分输入对管的阈值电压，因此可以增加差分输入对管的第一输入端和第二输入端输入电压的差值范围。
优选地，P型差分输入对管的衬底端的电压小于或等于P型差分输入对管的源极电 压，和/或，N型差分输入对管的衬底端的电压大于或等于N型差分输入对管的源极电压。可 以保证P型差分输入对管和N型差分输入对管的源极S和衬底端B的电压差小于等于零，从而 可以降低P型差分输入对管和N型差分输入对管的阈值电压，因此可以增加P型差分输入 对管和N型差分输入对管的第一输入端V1和第二输入端V2输入电压的差值范围。
图4为本发明实施例提供的另一种内插运放电路的原理图。如图4所示，电压控制单元20包括导电线21；导电线21分别与差分输入对管的衬底端B和源极S电连接。
具体地，如图4所示，导电线21将差分输入对管的衬底端B和源极S短接，即差分输 入对管的衬底端B和源极S之间的电压VSB为0，根据公式（2）可知，差分输入对管的阈值电压，因此差分输入对管的阈值电压为定值，不会随着电流的变化而变化，从而提 高了差分输入对管的线性度。当差分输入对管的阈值电压为定值时，VGS随着电流变化时 不会受到阈值电压的影响，因此会进一步提高差分输入对管的线性度，从而提高了内插 运放电路的线性度。另外，差分输入对管的VSB为零，从而可以使差分输入对管的阈值电压很小，因此可以增加差分输入对管的第一输入端V1和第二输入端V2输入电压的差值范 围。
图5为本发明实施例提供的另一种内插运放电路的原理图。如图5所示，电压控制单元20包括第一电压输入端22；第一电压输入端22与差分输入对管的衬底端B电连接，用于为差分输入对管的衬底端B提供第一电压；第一电压小于P型差分输入对管的源极电压，第一电压大于N型差分输入对管的源极电压。
具体地，第一电压为定值，因此差分输入对管的VSB为定值，使得差分输入对管的阈 值电压为定值，从而提高了差分输入对管的线性度。以N型差分输入对管为例进行说明， 第一电压大于N型差分输入对管的源极电压，使得差分输入对管的VSB为负值。根据公式（2） 可知，N型差分输入对管的阈值电压，因此进一步的减小了N型差分输入对管的阈 值电压，因此可以进一步的增加差分输入对管的第一输入端V1和第二输入端V2输入电 压的差值范围。
需要说明的是，P型差分输入对管与N型差分输入对管具有类似原理，此处不再赘述。
继续参考图5，第一电压与差分输入对管的源极电压的差值小于差分输入对管的衬底端B与源极S的PN结正向导通电压。
具体地，差分输入对管的衬底端B与源极S之间具有PN结。当差分输入对管的衬底端B的电压与源极S的电压之差能够使PN结导通时，即差分输入对管的衬底端B的电压与源极S的电压之差大于PN结的导通电压时，会在差分输入对管的衬底端B与源极S之间形成漏电流，造成内插运放电路的电流损耗。因此，可以设置第一电压与与差分输入对管的源极电压的差值小于差分输入对管的衬底端B与源极S的导通电压，避免在差分输入对管的衬底端B和源极S之间形成漏电流，造成电流损耗。
图6为本发明实施例提供的另一种内插运放电路的原理图。如图6所示，电压控制单元20还包括第一源极跟随器23；第一源极跟随器23的输入端231与差分输入对管的源极S电连接，第一源极跟随器23的输出端232与差分输入对管的衬底端B电连接。
具体地，第一源极跟随器23具有电压保持的作用。第一源极跟随器23的输入端231 与差分输入对管的源极S电连接，第一源极跟随器23的输出端232与差分输入对管的衬底端 B电连接，可以使得差分输入对管的源极S和衬底端B的电压差等于第一源极跟随器23的输 入端231和输出端232的电压差。当第一源极跟随器23的输入端231和输出端232之间的电压 差不变时，即可使得差分输入对管的源极S和衬底端B的电压差不变，从而可以实现差分输 入对管的VSB为定值，使得差分输入对管的阈值电压为定值，从而提高了差分输入对管的 线性度。
示例性地，第一源极跟随器23为多个，图6中示例性地示出了4个第一源极跟随器23。每一第一源极跟随器23为PMOS管或NMOS管；P型差分输入对管与NMOS管电连接，N型差分输入对管与PMOS管电连接；
PMOS管和NMOS管的栅极为第一源极跟随器的输入端231， PMOS管和NMOS管的源极为第一源极跟随器的输出端232， PMOS管的漏极与第二电源输入端VEE电连接， NMOS管的漏极与第一电源输入端VDD电连接。
具体地，内插运放电路的第二电源输入端VEE可以为地端GND。以PMOS管为例进行 说明。PMOS管的栅极与差分输入对管的源极S电连接， PMOS管的源极与差分输入对管的衬 底端B电连接，因此差分输入对管的源极S和衬底端B的电压等于PMOS管的栅极和源极的电 压。当流过PMOS管的电流恒定时， PMOS管的栅极和源极之间的电压差VGS保持恒定，使得差 分输入对管的衬底端B和源极S之间的电压差VSB保持恒定。从而使得差分输入对管的阈值电 压为定值，从而提高了差分输入对管的线性度。
需要说明的是， NMOS管的工作原理与上述类似，此处不再赘述。
另外，第一源极跟随器23的导通电压小于差分输入对管的衬底端B与源极S的导通电压。
具体地，差分输入对管的衬底端B与源极S之间包括PN结，第一源极跟随器23的导 通电压小于差分输入对管的衬底端B与源极S的导通电压，既可以保证第一源极跟随器23的 电压跟随作用，还可以避免在差分输入对管的衬底端B和源极S之间形成漏电流，造成电流 损耗。例如，当第一源极跟随器23为PMOS管时，为了使PMOS管具有电压跟随作用，需要保证 PMOS管的栅极和源极之间的电压差VGS大于PMOS管的阈值电压，以使PMOS管处于导通状 态。而PMOS管导通时的栅极和源极之间的电压差VGS小于差分输入对管的衬底端B与源极S的 导通电压，可以避免在差分输入对管的衬底端B和源极S之间形成漏电流，造成电流损耗。因 此，可以设置PMOS管的导通电压，即阈值电压小于差分输入对管的衬底端B与源极S的导 通电压。
图7为本发明实施例提供的另一种内插运放电路的原理图。如图7所示，电压控制单元20还包括第二电压输入端241和第三电压输入端242；第二电压输入端241与PMOS管的衬底端电连接，用于为PMOS管的衬底端提供第二电压；第三电压输入端242与NMOS管的衬底端电连接，用于为NMOS管的衬底端提供第三电压；第二电压小于PMOS管的源极电压，第三电压大于NMOS管的源极电压。
具体地，如图7所示，第三电压为定值，因此NMOS管的衬底端和源极之间的电压差为定值，使得NMOS管的阈值电压为定值，可以提高NMOS管的线性度。当第三电压大于NMOS管的源极电压时， NMOS管的衬底端和源极之间的电压差VSB为负值。根据公式（2）可知， NMOS管的阈值电压小于其阈值电压的本征值，因此可以减小NMOS管的阈值电压，从而使得NMOS管的导通电压小于P型差分输入对管的衬底端B与源极S的导通电压。可以在保证NMOS管的电压跟随作用的同时，还可以避免在P型差分输入对管的衬底端B和源极S之间形成漏电流，造成电流损耗。
同理，第二电压为定值，因此PMOS管的衬底端和源极之间的电压差为定值，使得PMOS管的阈值电压为定值，可以提高PMOS管的线性度。当第二电压小于PMOS管的源极电压时， PMOS管的衬底端和源极之间的电压差VSB为正值，可以减小PMOS管的阈值电压。
图8为本发明实施例提供的另一种内插运放电路的原理图。如图8所示，电压控制单元20还包括至少两个第二源极跟随器25；至少一个第二源极跟随器25的输入端与PMOS管的源极电连接，第二源极跟随器25的输出端与PMOS管的衬底端电连接。至少一个第二源极跟随器25的输入端与第二电源输入端VEE电连接，第二源极跟随器25的输出端与NMOS管的衬底端电连接。
具体地，图8中示例性地示出了包括4个第二源极跟随器25。第二源极跟随器25具有电压保持的作用。其中两个第二源极跟随器25的输入端与PMOS管的源极电连接，第二源极跟随器25的输出端与PMOS管的衬底端电连接，可以使PMOS管的源极和衬底端的电压差等于第二源极跟随器25的输入端和输出端的电压差。当第二源极跟随器25的输入端和输出端的之间的电压差不变时，即可使PMOS管的源极和衬底端的电压差不变，从而可以实现PMOS管的源极和衬底端的电压差为定值，使得PMOS管的阈值电压为定值，不仅可以提高PMOS管的线性度。而且PMOS管的衬底端的电压大于源极的电压，因此可以减小PMOS管的阈值电压，使得PMOS管的导通电压小于N型差分输入对管的衬底端B与源极S的导通电压。从而在保证PMOS管的电压跟随作用的同时，还可以避免在N型差分输入对管的衬底端B和源极S之间形成漏电流，造成电流损耗。同理，另外两个第二源极跟随器25与NMOS管电连接时，可以保证NMOS管的电压跟随作用的同时，还可以避免在P型差分输入对管的衬底端B和源极S之间形成漏电流，造成电流损耗。
示例性地，与第一源极跟随器23相同，第二源极跟随器25同样可以为PMOS管或NMOS管，其具体连接关系与作为第一源极跟随器23的PMOS管和NMOS管的连接关系类似，此处不再赘述。
图9为本发明实施例提供的另一种内插运放电路的原理图。如图9所示，电压控制单元20还包括至少一个电流源26；电流源26串联在PMOS管的衬底端和PMOS管的源极之间，电流源26串联在NMOS管的衬底端和第二电源输入端VEE之间。
具体地，电流源26可以为PMOS管和NMOS管的衬底端和源极之间提供恒定的小电流，使PMOS管和NMOS管处于弱导通状态，因此PMOS管和NMOS管的衬底端和源极之间的电压差比较小，根据公式（2），PMOS管的衬底端和源极之间的电压差比较小使得PMOS管和NMOS管的阈值电压比较小，从而实现了PMOS管和NMOS管的导通电压小于差分输入对管的衬底端B与源极S的导通电压。从而在保证PMOS管和NMOS管的电压跟随作用的同时，还可以避免在差分输入对管的衬底端B和源极S之间形成漏电流，造成电流损耗。
图10为本发明实施例提供的另一种内插运放电路的原理图。如图10所示，电压空控制单元20包括PMOS管、第二源极跟随器25和漏极电流源ID。PMOS管作为第一电源跟随器与N型差分输入对管的衬底端和源极电连接，NMOS管作为第一电源跟随器与P型差分输入对管的衬底端和源极电连接，用于控制差分输入对管的衬底端和源极之间的电压差为定值，提高差分输入对管的线性度。同时可以减小差分输入对管的阈值电压。第二源极跟随器25与第一源极跟随器电连接，用于控制PMOS管和NMOS管的衬底端和源极之间的电压差为定值，同时可以减小PMOS管和NMOS管的衬底端和源极之间的电压差，进而减小PMOS管和NMOS管的阈值电压。漏极电流源ID用于为PMOS管和NMOS管的漏极提供恒定的小电流，使PMOS管和NMOS管处于导通状态，使差分输入对管的衬底端和源极之间的电压差恒定。
继续参考图10，至少两组差分输入对管包括四对差分输入对管；差分输入对管形成内插运放电路的差分级放大电路100。
第一对差分输入对管11的第一晶体管T11和第三对差分输入对管13的第一晶体管T31的栅极与内插运放电路的第一输入端V1电连接，第二对差分输入对管12的第一晶体管T21和第四对差分输入对管14的第一晶体管T41的栅极与内插运放电路的第二输入端V2电连接；四对差分输入对管的第二晶体管（包括四个第二晶体管T12、T22、T32和T42）的栅极与内插运放电路的输出端VOUT电连接；第一对差分输入对管11的第一晶体管T11的漏极和第二对差分输入对管12的第一晶体管T21的漏极与差分级放大电路100的第一输出端out1电连接；第一对差分输入对管12的第二晶体管T12的漏极和第二对差分输入对管12的第二晶体管T22的漏极与差分级放大电路100的第二输出端out2电连接；第一对差分输入对管11和第二对差分输入对管12的源极均与第一电流源I1的负端电连接，第一电流源I1的正端、第一对差分输入对管11和第二对差分输入对管12的衬底端与内插运放电路的第一电源输入端VDD电连接。
第三对差分输入对管13和第四对差分输入对管14的第二晶体管（包括第二晶体管T32和T42）的栅极与内插运放电路的输出端VOUT电连接；第三对差分输入对管13的第一晶体管T31的漏极和第四对差分输入对管14的第一晶体管T41的漏极与差分级放大电路100的第三输出端out3电连接；第三对差分输入对管13的第二晶体管T32的漏极和第四对差分输入对管14的第二晶体管T42的漏极与差分级放大电路100的第四输出端out4电连接；第三对差分输入对管13和第四对差分输入对管14的源极均与第二电流源I2的正端电连接，第二电流源I2的负端、第三对差分输入对管13和第四对差分输入对管14的衬底端与内插运放电路的第二电源输入端VSS电连接。
具体地，通过设置四对差分输入对管，内插运放电路的每一输入端均对应两对差分输入对管，可以增加内插运放电路的两个输入端的电压差值范围。
示例性地，第一对差分输入对管11和第三对差分输入对管13中的晶体管为PMOS管；第二对差分输入对管12和第四对差分输入对管14中的晶体管为NMOS管。
继续参考图10，内插运放电路还包括中间级放大电路200和输出级放大电路300；
差分级放大电路100的第一输出端out1与中间级放大电路200的第一输入端in1电连接，差分级放大电路100的第二输出端out2与中间级放大电路200的第二输入端in2电连接，差分级放大电路100的第三输出端out3与中间级放大电路200的第三输入端in3电连接，差分级放大电路100的第四输出端out4与中间级放大电路200的第四输入端in4电连接；中间级放大电路200的第一输出端out5与输出级放大电路300的第一输入端in5电连接，中间级放大电路200的第二输出端out6与输出级放大电路300的第二输入端in6电连接；输出级放大电路300的输出端作为内插运放电路的输出端VOUT。
具体地，中间级放大电路200可以为折叠式放大电路，用于对差分级放大电路100输出的电压信号放大。输出级放大电路300包括P型晶体管和N型晶体管，可以根据输出电压的大小选择输出的通道。
本发明实施例还提供一种显示面板。图11为本发明实施例提供的一种显示面板的结构示意图。如图11所示，该显示面板包括基板101和源极驱动器102；源极驱动器102包括本发明任意实施例提供的内插运放电路。
基板101包括显示区AA和非显示区NAA；源极驱动器102设置于非显示区NAA，源极驱动器102与显示面板的数据信号线电连接，用于为显示面板提供数据信号。
具体地，显示面板的显示区AA包括像素单元，源极驱动器102通过数据信号线为像素单元提供数据电压信号。其中，源极驱动器102中的内插运放电路通过内插方法为显示面板提供不同灰阶对应的数据电压信号。当内插运放电路的线性度提高时，通过内插运放电路获取的数据电压与其对应的灰阶的标准数据电压的差值减小，从而使得显示面板显示的灰阶与预期的灰阶差值减小，从而提高了显示面板的显示精度。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (14)

1.一种内插运放电路，其特征在于，包括：
第一电源输入端和第二电源输入端；所述第一电源输入端输入的第一电源电压大于所述第二电源输入端输入的第二电源电压；
至少两组差分输入对管，每组所述差分输入对管包括P型晶体管组成的P型差分输入对管和N型晶体管组成的N型差分输入对管；所述差分输入对管包括第一晶体管和第二晶体管；至少一组所述差分输入对管中的第一晶体管的栅极与所述内插运放电路的第一输入端电连接，至少一组所述差分输入对管中的第一晶体管的栅极与所述内插运放电路的第二输入端电连接；所述差分输入对管中的第一晶体管和第二晶体管的衬底端电连接，作为所述差分输入对管的衬底端；所述差分输入对管中的第一晶体管和第二晶体管的源极电连接，作为所述差分输入对管的源极；
电压控制单元，所述电压控制单元与所述差分输入对管的衬底端和所述差分输入对管的源极电连接，用于控制所述P型差分输入对管的衬底端的电压小于所述第一电源输入端输入的第一电源的电压，和/或，控制所述N型差分输入对管的衬底端的电压大于所述第二电源输入端输入的第二电源的电压。
2.根据权利要求1所述的内插运放电路，其特征在于，所述电压控制单元包括导电线；所述导电线分别与所述差分输入对管的衬底端和源极电连接。
3.根据权利要求1所述的内插运放电路，其特征在于，所述电压控制单元包括第一电压输入端；所述第一电压输入端与所述差分输入对管的衬底端电连接，用于为所述差分输入对管的衬底端提供第一电压；所述第一电压小于所述P型差分输入对管的源极电压，所述第一电压大于所述N型差分输入对管的源极电压。
4.根据权利要求3所述的内插运放电路，其特征在于，所述第一电压与所述差分输入对管的源极电压的差值小于所述差分输入对管的衬底端与源极的PN结正向导通电压。
5.根据权利要求3所述的内插运放电路，其特征在于，所述电压控制单元还包括第一源极跟随器；所述第一源极跟随器的输入端与所述差分输入对管的源极电连接，所述第一源极跟随器的输出端与所述差分输入对管的衬底端电连接。
6.根据权利要求5所述的内插运放电路，其特征在于，所述第一源极跟随器的导通电压小于所述差分输入对管的衬底端与源极的导通电压。
7.根据权利要求5所述的内插运放电路，其特征在于，所述第一源极跟随器为多个，每一所述第一源极跟随器为PMOS管或NMOS管；所述P型差分输入对管与所述NMOS管电连接，所述N型差分输入对管与所述PMOS管电连接；
所述PMOS管和所述NMOS管的栅极为所述第一源极跟随器的输入端，所述PMOS管和所述NMOS管的源极为所述第一源极跟随器的输出端，所述PMOS管的漏极与所述第二电源输入端电连接，所述NMOS管的漏极与所述第一电源输入端电连接。
8.根据权利要求7所述的内插运放电路，其特征在于，所述电压控制单元还包括第二电压输入端和第三电压输入端；所述第二电压输入端与所述PMOS管的衬底端电连接，用于为所述PMOS管的衬底端提供第二电压；所述第三电压输入端与所述NMOS管的衬底端电连接，用于为所述NMOS管的衬底端提供第三电压；所述第二电压小于所述PMOS管的源极电压，所述第三电压大于所述NMOS管的源极电压。
9.根据权利要求8所述的内插运放电路，其特征在于，所述电压控制单元还包括至少两个第二源极跟随器；至少一个所述第二源极跟随器的输入端与所述PMOS管的源极电连接，输出端与所述PMOS管的衬底端电连接；至少一个所述第二源极跟随器的输入端与所述第二电源输入端电连接，输出端与所述NMOS管的衬底端电连接。
10.根据权利要求7所述的内插运放电路，其特征在于，所述电压控制单元还包括至少一个电流源；所述电流源串联在所述PMOS管的衬底端和所述PMOS管的源极之间，和/或所述电流源串联在所述NMOS管的衬底端和所述第二电源输入端之间。
11.根据权利要求1所述的内插运放电路，其特征在于，至少两组差分输入对管包括四对差分输入对管；所述差分输入对管形成所述内插运放电路的差分级放大电路；
第一对差分输入对管的第一晶体管和第三对差分输入对管的第一晶体管的栅极与所述内插运放电路的第一输入端电连接，第二对差分输入对管的第一晶体管和第四对差分输入对管的第一晶体管的栅极与所述内插运放电路的第二输入端电连接；四对所述差分输入对管的第二晶体管的栅极与所述内插运放电路的输出端电连接；所述第一对差分输入对管的第一晶体管的漏极和所述第二对差分输入对管的第一晶体管的漏极与所述差分级放大电路的第一输出端电连接；所述第一对差分输入对管的第二晶体管的漏极和所述第二对差分输入对管的第二晶体管的漏极与所述差分级放大电路的第二输出端电连接；所述第一对差分输入对管和所述第二对差分输入对管的源极均与第一电流源的负端电连接，所述第一电流源的正端、所述第一对差分输入对管和所述第二对差分输入对管的衬底端与所述内插运放电路的第一电源输入端电连接；
所述第三对差分输入对管和所述第四对差分输入对管的第二晶体管的栅极与所述内插运放电路的输出端电连接；所述第三对差分输入对管的第一晶体管的漏极和所述第四对差分输入对管的第一晶体管的漏极与所述差分级放大电路的第三输出端电连接；所述第三对差分输入对管的第二晶体管的漏极和所述第四对差分输入对管的第二晶体管的漏极与所述差分级放大电路的第四输出端电连接；所述第三对差分输入对管和所述第四对差分输入对管的源极均与第二电流源的正端电连接，所述第二电流源的负端、所述第三对差分输入对管和所述第四对差分输入对管的衬底端与所述内插运放电路的第二电源输入端电连接。
12.根据权利要求11所述的内插运放电路，其特征在于，所述第一对差分输入对管和所述第二对差分输入对管中的晶体管为PMOS管；所述第三对差分输入对管和所述第四对差分输入对管中的晶体管为NMOS管。
13.根据权利要求11所述的内插运放电路，其特征在于，还包括中间级放大电路和输出级放大电路；
所述差分级放大电路的第一输出端与所述中间级放大电路的第一输入端电连接，所述差分级放大电路的第二输出端与所述中间级放大电路的第二输入端电连接，所述差分级放大电路的第三输出端与所述中间级放大电路的第三输入端电连接，所述差分级放大电路的第四输出端与所述中间级放大电路的第四输入端电连接；所述中间级放大电路的第一输出端与所述输出级放大电路的第一输入端电连接，所述中间级放大电路的第二输出端与所述输出级放大电路的第二输入端电连接；所述输出级放大电路的输出端作为所述内插运放电路的输出端。
14.一种显示面板，其特征在于，包括基板和源极驱动器；所述源极驱动器包括权利要求1-13任一所述的内插运放电路；
所述基板包括显示区和非显示区；所述源极驱动器设置于所述非显示区，所述源极驱动器与所述显示面板的数据信号线电连接，用于为所述显示面板提供数据信号。
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