CN110457172A - 一种用于流片过程中的检测方法 - Google Patents

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Abstract

本发明实施例涉及一种流片过程中的检测方法，包括：第一芯片检测到测试模式使能信号，所述第一芯片根据设定的随机数发生逻辑算法产生第一随机数序列；划片槽内的测试控制电路检测到测试模式使能信号，所述测试控制电路根据设定的随机数发生逻辑算法产生第二随机数序列；所述第一芯片接收与所述测试控制电路相连接的芯片引脚的验证信号，所述验证信号包括第二随机数序列；所述第一芯片对所述第一随机数序列和所述第二随机数序列进行匹配校验；当匹配成功时，根据所述测试模式使能信号进入测试模式；在所述测试模式下所述第一芯片和/或所述测试控制电路接收测试输入信号，并向测试设备输出基于所述测试输入信号的测试信号输出结果。

Description

一种用于流片过程中的检测方法
技术领域
本发明涉及芯片制程技术领域，尤其涉及一种用于流片过程中的检测方法。
背景技术
芯片流片过程中，需要在中测步骤对每一颗芯片进行一系列测试，例如通过扫描(scan)、内建自测(bist)等进行测试，该过程要把芯片配置为测试模式。但是在芯片被切割封装出厂后进入实际使用阶段，为了安全考虑,要避免能够进入测试模式的情况产生。
发明内容
本发明的目的是提供一种用于流片过程中的检测方法，能够满足芯片流片过程中的测试需要，同时在芯片划片后，能够安全避免因为攻击信号施加作用造成芯片进入测试模式，影响芯片使用安全的情况产生。
为此，本发明实施例提供了一种用于流片过程中的检测方法，所述检测方法包括：
第一芯片检测到测试模式使能信号，所述第一芯片根据设定的随机数发生逻辑算法产生第一随机数序列；
划片槽内的测试控制电路检测到测试模式使能信号，所述测试控制电路根据设定的随机数发生逻辑算法产生第二随机数序列；
所述第一芯片接收与所述测试控制电路相连接的芯片引脚的验证信号，所述验证信号包括第二随机数序列；
所述第一芯片对所述第一随机数序列和所述第二随机数序列进行匹配校验；
当匹配成功时，根据所述测试模式使能信号进入测试模式；
在所述测试模式下所述第一芯片和/或所述测试控制电路接收测试输入信号，并向测试设备输出基于所述测试输入信号的测试信号输出结果。
优选的，当匹配不成功时，所述方法还包括：
无效所述测试输入信号，并且，不进入测试模式。
优选的，在所述第一芯片检测到测试模式使能信号以及所述划片槽内的测试控制电路检测到测试模式使能信号之前，所述方法还包括：
通过集成电路布图设计和制程工艺，在晶片上多个第一芯片之间的划片槽中形成测试控制电路。
优选的，所述测试控制电路通过金属布线将所述第二随机数序列发送到所述芯片引脚。
优选的，所述第一芯片和所述测试控制电路分别包括用以连接外部测试设备测试针脚的测试接点。
本发明实施例提供的用于流片过程中的检测方法，能够实现芯片流片过程中的测试需要，安全的触发芯片进入测试模式，同时可以在芯片划片后，能够安全避免因为攻击信号施加作用造成芯片进入测试模式，影响芯片使用安全的情况产生。
附图说明
图1为本发明实施例提供的用于流片过程中的检测方法流程图；
图2为本发明实施例提供的用于流片过程中的测试控制电路与芯片的示意图。
具体实施方式
下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
本发明实施例提供了一种用于流片过程中的检测方法，该方法可以用于芯片流片制程中的测试步骤，例如中测步骤或其他流片中的在线测试步骤。
本发明提供的检测方法，其主要方法步骤如图1所示。下面结合图1，对本发明的流片过程中的检测方法进行说明。
步骤110，通过集成电路布图设计和制程工艺，在晶片上多个第一芯片之间的划片槽中形成测试控制电路。
具体的，在芯片制造过程中，会将多颗芯片集成于同一片晶圆上进行工艺步骤，在晶圆上的芯片与芯片之间，由划片槽隔开。
在本发明的设计思想中，充分的利用了划片槽，在布图设计的过程中就在划片槽中增加专门的进入测试模式的测试控制电路，来使得通过该测试控制电路能够对测试控制信号的有效性进行验证，使得芯片在安全的情况下进行测试，从而能够实现对芯片生产情况的监控。
如图2所示，在图2中每颗芯片都连接有一个测试控制电路，并且测试控制电路设置在划片槽中。
该设计不同于常规的在划片槽中设置测试结构本身的设计思想，而是在划片槽中设置进入测试模式的安全性验证的测试控制电路。
因为，随着芯片集成度提高，工艺的提升，线宽的尺寸减小，单位面积的芯片产出越来越高，芯片间的划片槽朝着越来越窄的方向发展，因此在划片槽中设置测试结构本身越发困难，因为测试所需要的压焊盘的尺寸缩小到一定程度就不可能再缩小了。这会大大影响晶圆上芯片的集成度。所以测试需要直接对芯片直接进行的情况越来越多。在此情况下，就需要对芯片本身进行测试。
而本发明的测试控制电路，就是为了保证测试安全，避免因为攻击者对控制电路和芯片之间的连线直接施加信号而触发进入测试模式。因此在芯片设计时，把进入测试模式的控制模块的一部分或全部放在划片槽中,这样在晶圆没有切割的时候,触发测试模式的功能都正常,可以进入测试模式,但是一旦进行切割,划片槽里面的测试控制电路就被破坏,又因为本发明采用了随机数的验证逻辑(下述会进行说明)，因此芯片的测试模式将无法进入。
步骤120，第一芯片检测到测试模式使能信号，第一芯片根据设定的随机数发生逻辑算法产生第一随机数序列；
具体的，第一芯片和测试控制电路分别包括用以连接外部测试设备测试针脚的测试接点。
为了避免划片后攻击者对测试控制电路和芯片之间的连线直接施加信号进入测试模式,这些控制信号并不是固定的逻辑状态，信号采用了随机数序列，并采用一定的逻辑算法，在芯片内部和划片槽的测试控制电路都采用同一套逻辑算法。
步骤130，划片槽内的测试控制电路检测到测试模式使能信号，测试控制电路根据设定的随机数发生逻辑算法产生第二随机数序列；
步骤140，第一芯片接收与测试控制电路相连接的芯片引脚的验证信号，验证信号包括第二随机数序列；
具体的，测试控制电路通过金属布线将第二随机数序列发送到芯片引脚。
步骤150，第一芯片对第一随机数序列和第二随机数序列进行匹配校验；
具体的，在晶圆在流片中的中测步骤或其他在线测试时，是没有划片的，第一芯片和测试控制电路通过算法输出的结果是相同的。划片后，划片槽被破坏，对于芯片来说，外部的逻辑将被破坏，内部逻辑仍然正常工作，通过检测内外的随机数序列结果不同，就可以判断出划片槽被破坏，禁止进入测试模式。
步骤160，确定是否匹配成功；
当匹配成功时，执行步骤170，否则执行步骤190。
步骤170，根据测试模式使能信号进入测试模式；
步骤180，在测试模式下第一芯片和/或测试控制电路接收测试输入信号，并向测试设备输出基于测试输入信号的测试信号输出结果。
具体的，测试可以是直接对第一芯片进行的，也可以是部分测试是设计在测试控制电路中的，或者设计在划片槽中的专门测试电路中的。
步骤190，无效测试输入信号，并且，不进入测试模式。
当匹配不成功时，认为是有外部攻击者对测试控制电路和芯片之间的连线直接施加信号，欲使芯片进入测试模式。在此情况下认为是不安全的，就对测试输入信号进行无效处理，芯片不会进入测试模式。
本发明实施例提供的用于流片过程中的检测方法，能够满足芯片流片过程中的测试需要，测试使能信号的验证采用了随机数序列，并且在芯片内部和测试控制电路采用同一套逻辑算法，通过该验证才能安全的触发芯片进入测试模式。该方法还可以避免在芯片划片后，因为攻击信号施加作用造成芯片进入测试模式，影响芯片使用安全的情况产生。
专业人员应该还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
结合本文中所公开的实施例描述的方法或算法的步骤可以用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种流片过程中的检测方法，其特征在于，所述检测方法包括：
第一芯片检测到测试模式使能信号，所述第一芯片根据设定的随机数发生逻辑算法产生第一随机数序列；
划片槽内的测试控制电路检测到测试模式使能信号，所述测试控制电路根据设定的随机数发生逻辑算法产生第二随机数序列；
所述第一芯片接收与所述测试控制电路相连接的芯片引脚的验证信号，所述验证信号包括第二随机数序列；
所述第一芯片对所述第一随机数序列和所述第二随机数序列进行匹配校验；
当匹配成功时，根据所述测试模式使能信号进入测试模式；
在所述测试模式下所述第一芯片和/或所述测试控制电路接收测试输入信号，并向测试设备输出基于所述测试输入信号的测试信号输出结果。
2.根据权利要求1所述的用于流片过程中的检测方法，其特征在于，当匹配不成功时，所述方法还包括：
无效所述测试输入信号，并且，不进入测试模式。
3.根据权利要求1所述的用于流片过程中的检测方法，其特征在于，在所述第一芯片检测到测试模式使能信号以及所述划片槽内的测试控制电路检测到测试模式使能信号之前，所述方法还包括：
通过集成电路布图设计和制程工艺，在晶片上多个第一芯片之间的划片槽中形成测试控制电路。
4.根据权利要求1所述的用于流片过程中的检测方法，其特征在于，所述测试控制电路通过金属布线将所述第二随机数序列发送到所述芯片引脚。
5.根据权利要求1所述的用于流片过程中的检测方法，其特征在于，所述第一芯片和所述测试控制电路分别包括用以连接外部测试设备测试针脚的测试接点。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112749419A (zh) * 2020-12-31 2021-05-04 广州万协通信息技术有限公司 一种用于安全芯片测试模式的保护装置及方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070203662A1 (en) * 2006-02-28 2007-08-30 Fujitsu Limited Testing circuit and testing method for semiconductor device and semiconductor chip
CN103227167A (zh) * 2013-04-08 2013-07-31 北京昆腾微电子有限公司 芯片及其测试模式保护电路和方法
CN103530575A (zh) * 2012-07-04 2014-01-22 北京中电华大电子设计有限责任公司 一种芯片测试模式的防护方法
CN105045695A (zh) * 2015-08-17 2015-11-11 大唐微电子技术有限公司 一种芯片进入测试模式的保护方法和系统
CN106771981A (zh) * 2017-01-18 2017-05-31 大唐微电子技术有限公司 一种测试控制电路、芯片及测试控制方法
CN107966644A (zh) * 2017-10-23 2018-04-27 北京中电华大电子设计有限责任公司 一种随机密钥的测试模式保护方法及电路

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070203662A1 (en) * 2006-02-28 2007-08-30 Fujitsu Limited Testing circuit and testing method for semiconductor device and semiconductor chip
CN103530575A (zh) * 2012-07-04 2014-01-22 北京中电华大电子设计有限责任公司 一种芯片测试模式的防护方法
CN103227167A (zh) * 2013-04-08 2013-07-31 北京昆腾微电子有限公司 芯片及其测试模式保护电路和方法
CN105045695A (zh) * 2015-08-17 2015-11-11 大唐微电子技术有限公司 一种芯片进入测试模式的保护方法和系统
CN106771981A (zh) * 2017-01-18 2017-05-31 大唐微电子技术有限公司 一种测试控制电路、芯片及测试控制方法
CN107966644A (zh) * 2017-10-23 2018-04-27 北京中电华大电子设计有限责任公司 一种随机密钥的测试模式保护方法及电路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112749419A (zh) * 2020-12-31 2021-05-04 广州万协通信息技术有限公司 一种用于安全芯片测试模式的保护装置及方法
CN112749419B (zh) * 2020-12-31 2023-11-21 广州万协通信息技术有限公司 一种用于安全芯片测试模式的保护装置及方法

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