CN111488629B - 基于差分放大可控性的系统芯片硬件木马检测方法和系统 - Google Patents

基于差分放大可控性的系统芯片硬件木马检测方法和系统 Download PDF

Info

Publication number
CN111488629B
CN111488629B CN202010600661.3A CN202010600661A CN111488629B CN 111488629 B CN111488629 B CN 111488629B CN 202010600661 A CN202010600661 A CN 202010600661A CN 111488629 B CN111488629 B CN 111488629B
Authority
CN
China
Prior art keywords
controllability
signal
differential amplification
trojan
signals
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010600661.3A
Other languages
English (en)
Other versions
CN111488629A (zh
Inventor
何子兰
陈道品
倪伟东
罗春风
武利会
陈超雄
谭志聪
范心明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Foshan Power Supply Bureau of Guangdong Power Grid Corp
Original Assignee
Foshan Power Supply Bureau of Guangdong Power Grid Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Foshan Power Supply Bureau of Guangdong Power Grid Corp filed Critical Foshan Power Supply Bureau of Guangdong Power Grid Corp
Priority to CN202010600661.3A priority Critical patent/CN111488629B/zh
Publication of CN111488629A publication Critical patent/CN111488629A/zh
Application granted granted Critical
Publication of CN111488629B publication Critical patent/CN111488629B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/76—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information in application-specific integrated circuits [ASIC] or field-programmable devices, e.g. field-programmable gate arrays [FPGA] or programmable logic devices [PLD]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F18/00—Pattern recognition
    • G06F18/20—Analysing
    • G06F18/23—Clustering techniques
    • G06F18/232—Non-hierarchical techniques
    • G06F18/2321—Non-hierarchical techniques using statistics or function optimisation, e.g. modelling of probability density functions
    • G06F18/23213—Non-hierarchical techniques using statistics or function optimisation, e.g. modelling of probability density functions with fixed number of clusters, e.g. K-means clustering

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Data Mining & Analysis (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Computer Vision & Pattern Recognition (AREA)
  • Evolutionary Biology (AREA)
  • Bioinformatics & Computational Biology (AREA)
  • Bioinformatics & Cheminformatics (AREA)
  • Artificial Intelligence (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Probability & Statistics with Applications (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • Computer Security & Cryptography (AREA)
  • Software Systems (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)

Abstract

本发明公开了一种基于差分放大可控性的系统芯片硬件木马检测方法和系统，检测方法包括以下步骤：S1：获取待测电路的门级网表；S2：获取待测电路信号组合可控性；S3：将组合可控性大于阈值的信号归为木马信号；S4：计算剩余信号的差分放大可控性；S5：对剩余信号的差分放大可控性进行kmeans聚类；S6：将kmeans聚类结果分为正常信号和木马信号输出。本发明对门级网表进行分析，理论上能检测芯片制造前的插入的所有木马；本发明对电路中信号的组合可控性进行分析，计算利用差分放大的可控性，既能体现信号的可测试性，也能反映信号的静态翻转概率，能更好的体现木马的隐蔽性特征，具有较好的检测效果。

Description

基于差分放大可控性的系统芯片硬件木马检测方法和系统
技术领域
本发明涉及集成电路测试领域，更具体地，涉及一种基于差分放大可控性的系统芯片硬件木马检测方法和系统。
背景技术
随着信息安全技术的发展，传统以硬件作为安全可信根的假设已不成立，硬件本身的安全性已成为被广泛关注的焦点。随着现代IC的集成度和复杂度的不断提升，为了降低系统研发成本和加快产品上市时间，基于IP复用技术的SoC设计方法学逐渐成为ASIC设计的主流模式。与使用第三方IP复用技术的便捷性伴随而来的是可能包含在第三方IP中的恶意电路的高风险，也就是所谓的硬件木马或硬件后门。除了第三方IP 攻击模式，集成电路制造的全球化是另一个可能引入硬件木马攻击的重要源头。此外EDA工具和不可靠的设计人员也有可能引入硬件木马攻击。硬件木马作为潜伏在芯片中的恶意电路，在被激活时能控制底层硬件资源实施攻击，具有比软件攻击更大的攻击空间和危害性。
CN109948374A提供了一种硬件木马的检测方法及装置，获取目标电路的指令集功耗数据；对指令集功耗数据进行预处理，并计算预处理后的指令集功耗数据的中位数；判断预处理后的指令集功耗数据的中位数是否大于预设无木马电路功耗值；若是，将预处理后的指令集功耗数据输入到线性SVM训练上边界模型中进行处理，得到目标电路的硬件木马检测结果；若否，将预处理后的指令集功耗数据输入到线性SVM训练下边界模型中进行处理，得到目标电路的硬件木马检测结果。
芯片制造阶段和IP 设计阶段是两种最典型的木马插入场景，而当前主流的硅后侧信道检测技术只能应用于制造阶段的木马检测。尤其是随着IP 复用技术的流行，对第三方IP 中可能包含的硬件木马的检测成为一个亟待解决的课题。这类检测的难点在于检测者没有可作为参考的纯净设计，且当前已有的可用于第三方IP木马的检测方法都有着各自的局限性。
发明内容
本发明的首要目的是提供一种基于差分放大可控性的系统芯片硬件木马检测方法，针对这种没有参考模型的检测情况，解决当前对第三方IP和外包设计中的硬件木马检测问题。
本发明的进一步目的是提供一种基于差分放大可控性的系统芯片硬件木马检测系统。
为解决上述技术问题，本发明的技术方案如下：
一种基于差分放大可控性的系统芯片硬件木马检测方法，包括以下步骤：
S1：获取待测电路的门级网表；
S2：获取待测电路信号组合可控性；
S3：将组合可控性大于阈值的信号归为木马信号；
S4：计算剩余信号的差分放大可控性；
S5：对剩余信号的差分放大可控性进行kmeans聚类；
S6：将kmeans聚类结果分为正常信号和木马信号输出。
优选地，步骤S1获取待测电路的门级网表进行硬件木马检测时，对于RTL级和门级的设计统一综合成门级进行检测，基于门级的检测方法可以检测GDSII流程前的所有环节插入的木马。
优选地，步骤S2中获取待测电路信号组合可控性，所述组合可控性包括0-可控性CC0和1-可控性CC1，源自SCOAP（Sandia Controllability/Observability AnalysisProgram）的两个参数，在运行ATPG流程，利用EDA工具Synopsys的TetraMAX工具进行计算0-可控性CC0和1-可控性CC1，利用脚本提取出门级网表中每个信号对应的0-可控性CC0和1-可控性CC1。
优选地，步骤S3中将组合可控性大于阈值的信号归为木马信号，具体为：
将0-可控性CC0>254或1-可控性CC1>254的信号归为木马信号，根据可测试性理论，可控性值大于254，可测试性极差，可直接作为可疑的木马信号。
优选地，步骤S4中计算剩余信号的差分放大可控性，具体为：
Figure 126970DEST_PATH_IMAGE001
Figure 196557DEST_PATH_IMAGE002
式中，
Figure 96117DEST_PATH_IMAGE003
、
Figure 909353DEST_PATH_IMAGE004
为剩余信号的差分放大可控性，
Figure 876172DEST_PATH_IMAGE005
为0-可控性
Figure 116660DEST_PATH_IMAGE005
，
Figure 536140DEST_PATH_IMAGE006
为1-可 控性CC1。
优选地，步骤S5中对剩余信号的差分放大可控性进行kmeans聚类，其中聚类数k=3。
优选地，步骤S5中，kmeans聚类中，3个初始类中心为离原点最近的点、离x轴最远的点和离y轴最远的点，根据先验知识，信号可分为CC0’和CC1’都很小的正常信号，CC0’大的木马信号，CC1’大的木马信号，所以选取kmeans聚类数k=3。
优选地，步骤S6将kmeans聚类结果分为正常信号和木马信号输出，具体为：
将聚类后离原点最近的信号类作为正常信号，其余两类作为木马信号。
优选地，还包括步骤S7，对于木马信号进行进一步确认或要求设计方提供安全证明和对应木马信号的测试向量进行测试。
一种基于差分放大可控性的系统芯片硬件木马检测系统，所述检测系统应用上述所述的基于差分放大可控性的系统芯片硬件木马检测方法，包括：
门级网表处理模块，所述门级网表处理模块获取待测电路的门级网表；
ATPG模块，所述ATPG模块获取待测电路信号的组合可控性；
信号处理模块，所述信号处理模块将组合可控性大于阈值的信号归为木马信号并计算剩余信号的差分放大可控性；
聚类模块，所述聚类模块对剩余信号的差分放大可控性进行kmeans聚类，将kmeans聚类结果分为正常信号和木马信号输出。
与现有技术相比，本发明技术方案的有益效果是：
本发明对门级网表进行分析，理论上能检测芯片制造前的插入的所有木马；本发明对电路中信号的组合可控性进行分析，计算利用差分放大的可控性，既能体现信号的可测试性，也能反映信号的静态翻转概率，能更好的体现木马的隐蔽性特征，具有较好的检测效果；本发明不需要测试向量对木马进行激活即可检测木马；本发明不需要参考设计进行对比就能检测硬件木马，适用于第三方IP和外包设计中的硬件木马检测；本发明基于现有EDA工具TetraMAX和脚本结合的方式，完美兼容流行的IC设计流程。
附图说明
图1为本发明的方法流程示意图。
图2为本发明的系统结构示意图。
图3为实施例中8个实验聚类结果示意图之一。
图4为实施例中8个实验聚类结果示意图之二。
具体实施方式
附图仅用于示例性说明，不能理解为对本专利的限制；
为了更好说明本实施例，附图某些部件会有省略、放大或缩小，并不代表实际产品的尺寸；
对于本领域技术人员来说，附图中某些公知结构及其说明可能省略是可以理解的。
下面结合附图和实施例对本发明的技术方案做进一步的说明。
实施例1
本实施例提供一种基于差分放大可控性的系统芯片硬件木马检测方法，如图1，包括以下步骤：
S1：获取待测电路的门级网表；
S2：获取待测电路信号组合可控性；
S3：将组合可控性大于阈值的信号归为木马信号；
S4：计算剩余信号的差分放大可控性；
S5：对剩余信号的差分放大可控性进行kmeans聚类；
S6：将kmeans聚类结果分为正常信号和木马信号输出。
步骤S1获取待测电路的门级网表进行硬件木马检测时，对于RTL级和门级的设计统一综合成门级进行检测，RTL级表示使用寄存器这一级别的描述方式来描述电路的数据流方式，门级表示使用逻辑门这一级别来描述电路的数据流方式。
步骤S2中获取待测电路信号组合可控性，所述组合可控性包括0-可控性CC0和1-可控性CC1，在运行ATPG流程，利用EDA工具Synopsys的TetraMAX工具进行计算0-可控性CC0和1-可控性CC1，利用脚本提取出门级网表中每个信号对应的0-可控性CC0和1-可控性CC1，ATPG流程是在半导体电器测试中使用的测试图形向量由程序自动生成的过程，测试向量按顺序地加载到器件的输入脚上，输出的信号被收集并与预算好的测试向量相比较从而判断测试的结果，EDA指利用计算机辅助设计（CAD）软件，来完成超大规模集成电路（VLSI）芯片的功能设计、综合、验证、物理设计，包括布局、布线、版图、设计规则检查等流程的设计方式。
步骤S3中将组合可控性大于阈值的信号归为木马信号，具体为：
将0-可控性CC0>254或1-可控性CC1>254的信号归为木马信号。
步骤S4中计算剩余信号的差分放大可控性，具体为：
Figure 887487DEST_PATH_IMAGE001
Figure 708812DEST_PATH_IMAGE007
式中，
Figure 290841DEST_PATH_IMAGE003
、
Figure 197617DEST_PATH_IMAGE004
为剩余信号的差分放大可控性，
Figure 883814DEST_PATH_IMAGE005
为0-可控性
Figure 28487DEST_PATH_IMAGE005
，
Figure 407516DEST_PATH_IMAGE006
为1-可 控性CC1。
步骤S5中对剩余信号的差分放大可控性进行kmeans聚类，其中聚类数k=3。
步骤S5中，kmeans聚类中，3个初始类中心为离原点最近的点、离x轴最远的点和离y轴最远的点。
步骤S6将kmeans聚类结果分为正常信号和木马信号输出，具体为：
将聚类后离原点最近的信号类作为正常信号，其余两类作为木马信号。
还包括步骤S7，对于木马信号进行进一步确认或要求设计方提供安全证明和对应木马信号的测试向量进行测试。
实施例2
本实施例提供一种基于差分放大可控性的系统芯片硬件木马检测系统，如图2，所述检测系统应用实施例1所述的基于差分放大可控性的系统芯片硬件木马检测方法，包括：
门级网表处理模块，所述门级网表处理模块获取待测电路的门级网表；
ATPG模块，所述ATPG模块获取待测电路信号的组合可控性；
信号处理模块，所述信号处理模块将组合可控性大于阈值的信号归为木马信号并计算剩余信号的差分放大可控性；
聚类模块，所述聚类模块对剩余信号的差分放大可控性进行kmeans聚类，将kmeans聚类结果分为正常信号和木马信号输出。
实施例3
本实施例给出了实施例1在Trust-HUB上的8个木马平台的检测聚类结果，所有木马触发信号都被检测出来，分类到木马信号类中的正常信号在可接受的范围内，可通过其他方法进一步确认是否是木马信号。
表1给出了图3和图4对应的8个平台聚类的3类中心点和每类信号数量，以及触发信号被分到的类。第4个平台的触发信号在信号处理模块直接分到木马信号类。
表2给出了每个平台的聚类类间距和平均轮廓值，类间距越大或者平均轮廓值越大，说明聚类效果较好，信号可被分为明显的三类。假阳性率FPR指的是被当成木马信号的正常信号，假阴性率FNR指的是被当成正常信号的木马信号，即未被检测出来的木马信号。
表1聚类结果每类信号数量和类中心
Figure 801588DEST_PATH_IMAGE008
表2聚类评价和检测评价
Figure 229158DEST_PATH_IMAGE009
相同或相似的标号对应相同或相似的部件；
附图中描述位置关系的用语仅用于示例性说明，不能理解为对本专利的限制；
显然，本发明的上述实施例仅仅是为清楚地说明本发明所作的举例，而并非是对本发明的实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明权利要求的保护范围之内。

Claims (8)

1.一种基于差分放大可控性的系统芯片硬件木马检测方法，其特征在于，包括以下步骤：
S1：获取待测电路的门级网表；
S2：获取待测电路信号组合可控性；
S3：将组合可控性大于阈值的信号归为木马信号；
S4：计算剩余信号的差分放大可控性；
S5：对剩余信号的差分放大可控性进行kmeans聚类；
S6：将kmeans聚类结果分为正常信号和木马信号输出；
步骤S2中获取待测电路信号组合可控性，所述组合可控性包括0-可控性CC0和1-可控性CC1，在运行ATPG流程时，利用EDA工具Synopsys的TetraMAX工具进行计算0-可控性CC0和1-可控性CC1，利用脚本提取出门级网表中每个信号对应的0-可控性CC0和1-可控性CC1；
步骤S4中计算剩余信号的差分放大可控性，具体为：
Figure 199315DEST_PATH_IMAGE001
Figure 125683DEST_PATH_IMAGE002
式中，CC0’、CC1’为剩余信号的差分放大可控性，CC0为0-可控性CC0，CC1为1-可控性CC1。
2.根据权利要求1所述的基于差分放大可控性的系统芯片硬件木马检测方法，其特征在于，步骤S1获取待测电路的门级网表进行硬件木马检测时，对于RTL级和门级的设计统一综合成门级进行检测。
3.根据权利要求2所述的基于差分放大可控性的系统芯片硬件木马检测方法，其特征在于，步骤S3中将组合可控性大于阈值的信号归为木马信号，具体为：
将0-可控性CC0>254或1-可控性CC1>254的信号归为木马信号。
4.根据权利要求3所述的基于差分放大可控性的系统芯片硬件木马检测方法，其特征在于，步骤S5中对剩余信号的差分放大可控性进行kmeans聚类，其中聚类数k=3。
5.根据权利要求4所述的基于差分放大可控性的系统芯片硬件木马检测方法，其特征在于，步骤S5中，kmeans聚类中，3个初始类中心为离原点最近的点、离x轴最远的点和离y轴最远的点。
6.根据权利要求5所述的基于差分放大可控性的系统芯片硬件木马检测方法，其特征在于，步骤S6将kmeans聚类结果分为正常信号和木马信号输出，具体为：
将聚类后离原点最近的信号类作为正常信号，其余两类作为木马信号。
7.根据权利要求6所述的基于差分放大可控性的系统芯片硬件木马检测方法，其特征在于，还包括步骤S7，对于木马信号进行进一步确认，或者要求设计方提供安全证明和对应木马信号的测试向量进行测试。
8.一种基于差分放大可控性的系统芯片硬件木马检测系统，其特征在于，所述检测系统应用权利要求1至7任一项所述的基于差分放大可控性的系统芯片硬件木马检测方法，包括：
门级网表处理模块，所述门级网表处理模块获取待测电路的门级网表；
ATPG模块，所述ATPG模块获取待测电路信号的组合可控性；
信号处理模块，所述信号处理模块将组合可控性大于阈值的信号归为木马信号并计算剩余信号的差分放大可控性；
聚类模块，所述聚类模块对剩余信号的差分放大可控性进行kmeans聚类，将kmeans聚类结果分为正常信号和木马信号输出。
CN202010600661.3A 2020-06-29 2020-06-29 基于差分放大可控性的系统芯片硬件木马检测方法和系统 Active CN111488629B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010600661.3A CN111488629B (zh) 2020-06-29 2020-06-29 基于差分放大可控性的系统芯片硬件木马检测方法和系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010600661.3A CN111488629B (zh) 2020-06-29 2020-06-29 基于差分放大可控性的系统芯片硬件木马检测方法和系统

Publications (2)

Publication Number Publication Date
CN111488629A CN111488629A (zh) 2020-08-04
CN111488629B true CN111488629B (zh) 2020-12-15

Family

ID=71795518

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010600661.3A Active CN111488629B (zh) 2020-06-29 2020-06-29 基于差分放大可控性的系统芯片硬件木马检测方法和系统

Country Status (1)

Country Link
CN (1) CN111488629B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111967009A (zh) * 2020-10-20 2020-11-20 杭州海康威视数字技术股份有限公司 一种硬件木马防护方法、装置及设备
CN114692227B (zh) * 2022-03-29 2023-05-09 电子科技大学 一种规模化芯片网表级硬件木马检测方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106845287A (zh) * 2017-01-25 2017-06-13 天津大学 基于多参数相关性的硬件木马检测方法
CN110414277B (zh) * 2018-04-27 2021-08-03 北京大学 基于多特征参数的门级硬件木马检测方法
CN110287735B (zh) * 2019-07-04 2021-05-04 电子科技大学 基于芯片网表特征的木马感染电路识别方法
CN110929301B (zh) * 2019-11-20 2022-07-26 海宁利伊电子科技有限公司 一种基于提升算法的硬件木马检测方法

Also Published As

Publication number Publication date
CN111488629A (zh) 2020-08-04

Similar Documents

Publication Publication Date Title
Salmani COTD: Reference-free hardware trojan detection and recovery based on controllability and observability in gate-level netlist
Bao et al. On application of one-class SVM to reverse engineering-based hardware Trojan detection
Meade et al. Gate-level netlist reverse engineering for hardware security: Control logic register identification
Cha et al. Trojan detection via delay measurements: A new approach to select paths and vectors to maximize effectiveness and minimize cost
US9043738B2 (en) Machine-learning based datapath extraction
CN111488629B (zh) 基于差分放大可控性的系统芯片硬件木马检测方法和系统
US8656331B1 (en) Timing margins for on-chip variations from sensitivity data
US20090112557A1 (en) System and Method of Automating the Addition of RTL Based Critical Timing Path Counters to Verify Critical Path Coverage of Post-Silicon Software Validation Tools
Zheng et al. SeMIA: Self-similarity-based IC integrity analysis
CN110414277B (zh) 基于多特征参数的门级硬件木马检测方法
CN109657461B (zh) 基于梯度提升算法的rtl硬件木马检测方法
US10268792B2 (en) Designing a density driven integrated circuit
CN107480561A (zh) 基于少态节点遍历的硬件木马检测方法
Huang et al. Trigger identification using difference-amplified controllability and dynamic transition probability for hardware trojan detection
Guo et al. Securing iot space via hardware trojan detection
Rajendran et al. A novel algorithm for hardware trojan detection through reverse engineering
JP2006242878A (ja) 試験装置、試験方法、電子デバイスの生産方法、試験シミュレータ、及び試験シミュレーション方法
Salmani Gradual-N-Justification (GNJ) to reduce false-positive hardware Trojan detection in gate-level Netlist
JP4445517B2 (ja) 回路設計検証方法および回路設計検証のためのプログラム
Meade et al. Gate-level netlist reverse engineering tool set for functionality recovery and malicious logic detection
Sarkar et al. On automating delayered IC analysis for hardware IP protection
Oya et al. Hardware-Trojans rank: Quantitative evaluation of security threats at gate-level netlists by pattern matching
Ye et al. Grey zone in pre-silicon hardware trojan detection
Cruz et al. A machine learning based automatic hardware trojan attack space exploration and benchmarking framework
Hossain et al. Intra-die-variation-aware side channel analysis for hardware Trojan detection

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant