CN110427206A - 一种基于zynq的算法动态更新方法 - Google Patents

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Abstract

本发明涉及一种基于ZYNQ的算法动态更新设计方法，ZYNQ的PS部分采用ARM控制器单元，PL部分采用现场可编程门阵列，PS与PL通过AXI总线控制单元进行数据交互通信，PS部分接收PC机指令,步骤为：DMA控制器通过PCIE总线接收PC机输入数据，根据数据协议区分输入的数据是通信数据还是算法数据，若收到连续三个特定序列的指令后，判断输入数据为算法数据；算法数据通过FIFO缓冲器后经过AXI总线控制器送入到PS端，ARM控制器对输入的算法数据进行解析，并将有效的运算算法经AXI控制器下发到PL端；根据下发的运算算法，通过重配置控制单元对算法核进行更新。本方法实现了ZYNQ内算法核的动态加载。

Description

一种基于ZYNQ的算法动态更新方法
技术领域
本发明属于数据加解密技术领域，涉及一种基于ZYNQ的算法动态更新方法。
背景技术
传统的基于FPGA的算法核设计需要单独的算法芯片,算法更新时对整个算法芯片进行重新编程，操作麻烦。而基于ZYNQ的信息传输加密设备没有设计单独的算法芯片,而是将加解密算法功能与接口和控制功能集成在同一颗芯片内来实现。为实现算法更新时不能影响芯片内其他模块功能,必须采用算法动态更新设计,实现算法核区域动态重配置。
经现有技术检索，未检索到与本专利相近技术方案。
发明内容
本发明的目的在于克服现有技术的不足之处，提供一种能根据ARM核实现重新配置ZYNQ内的算法核区域，而使ZYNQ其他部分功能的工作状态不受影响的基于ZYNQ的算法动态更新方法。
本发明的上述目的通过如下技术方案来实现：
一种基于ZYNQ的算法动态更新设计方法，其特征在于：ZYNQ的PS部分采用ARM控制器单元，ARM控制器单元连接FLASH存储模块和DDR存储模块，PL部分采用现场可编程门阵列，PS与PL通过AXI总线控制单元进行数据交互通信，PS部分接收PC机指令,包括如下步骤：
PL部分的DMA控制器通过PCIE总线接收PC机输入数据，根据数据协议区分输入的数据是通信数据还是算法数据，若收到连续三个特定序列的指令后，判断输入数据为算法数据；
算法数据通过PL部分的FIFO缓冲器后经过AXI总线控制器送入到PS端，ARM控制器对输入的算法数据进行解析，并将有效的运算算法经AXI控制器下发到PL端；
根据下发的运算算法，通过重配置控制单元对算法核进行更新，同时根据需要将更新的算法写入FLASH存储模块。
本发明具有的优点和积极效果：
本算法动态更新设计方法根据ARM核实现重新配置ZYNQ内的算法核区域，实现了ZYNQ内算法核的动态加载，从而实现了原算法的动态销毁和新算法的更新固化。采用本算法动态更新设计方法进行算法更新时，ZYNQ其他部分功能的工作状态不受影响。
附图说明
图1是发明的电路方框图。
具体实施方式
下面结合附图并通过具体实施例对本发明作进一步详述，以下实施例只是描述性的，不是限定性的，不能以此限定本发明的保护范围。
一种基于ZYNQ的算法动态更新设计方法，请参见图1，其发明点为：
ZYNQ的PS(处理器系统)部分采用ARM控制器单元，ARM控制器单元连接FLASH存储模块和DDR存储模块，PL(可编程逻辑)部分采用现场可编程门阵列FPGA，PS与PL通过AXI总线控制单元进行数据交互通信，PS部分接收PC机指令,包括如下步骤：
PL部分的DMA控制器通过PCIE总线接收PC机输入数据，根据数据协议区分输入的数据是通信数据还是算法数据，若收到连续三个特定序列的指令后，判断输入数据为算法数据；
算法数据通过PL部分的FIFO缓冲器后经过AXI总线控制器送入到PS端，ARM控制器对输入的算法数据进行解析，并将有效的运算算法经AXI控制器下发到PL端；
根据下发的运算算法，通过重配置控制单元对算法核进行更新，同时根据需要将更新的算法写入FLASH存储模块。
在算法更新完毕后，PL端DMA控制器切换到算法核连接状态，即可进行加解密通信操作。
上述DDR存储模块作为ARM控制器的缓存RAM使用，存放运算ARM程序及运算过程缓存数据。
尽管为说明目的公开了本发明的实施例和附图，但是本领域的技术人员可以理解：在不脱离本发明及所附权利要求的精神和范围内，各种替换、变化和修改都是可能的，因此，本发明的范围不局限于实施例和附图所公开的内容。

Claims (1)

1.一种基于ZYNQ的算法动态更新设计方法，其特征在于：ZYNQ的PS部分采用ARM控制器单元，ARM控制器单元连接FLASH存储模块和DDR存储模块，PL部分采用现场可编程门阵列，PS与PL通过AXI总线控制单元进行数据交互通信，PS部分接收PC机指令,包括如下步骤：
PL部分的DMA控制器通过PCIE总线接收PC机输入数据，根据数据协议区分输入的数据是通信数据还是算法数据，若收到连续三个特定序列的指令后，判断输入数据为算法数据；
算法数据通过PL部分的FIFO缓冲器后经过AXI总线控制器送入到PS端，ARM控制器对输入的算法数据进行解析，并将有效的运算算法经AXI控制器下发到PL端；
根据下发的运算算法，通过重配置控制单元对算法核进行更新，同时根据需要将更新的算法写入FLASH存储模块。
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