CN110416230A - 像素阵列基板 - Google Patents

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Abstract

本发明提出一种像素阵列基板，包括在排列方向上排列的多条信号线、电性连接至信号线的多个像素结构、驱动元件以及多条扇出走线。多条扇出走线的每一条电性连接于多条信号线的一条及驱动元件。一个扇出走线组包括一条第一扇出走线及一条第二扇出走线。第一扇出走线的主要部在第一方向上延伸，而第一方向与排列方向具有第一角度α。第二扇出走线的主要部在第二方向上延伸，第二方向与排列方向具有第二角度β。第一角度α与第二角度β不同。此外，另一种像素阵列基板也被提出。

Description

像素阵列基板
技术领域
本发明涉及一种基板，且特别是涉及一种像素阵列基板。
背景技术
随着显示科技的发达与普及，消费者除了要求显示面板具有高分辨率、高对比、高色饱和度及广视角等规格外，更要求显示面板的外观美感。举例而言，消费者希望能显示面板的边框窄，甚至无边框。一般而言，设置于显示面板的主动区的多条信号线需通过设置于显示面板的边框区(或者说，周边区)的多条扇出走线电性连接至显示面板的驱动元件。当显示面板的分辨率高时，信号线的数量众多，数量众多的信号线需通过数量众多的扇出走线才能电性连接至显示面板的驱动元件。然而，当扇出走线的数量众多时，显示面板的边框的宽度缩减不易。此外，扇出走线的数量众多时，扇出走线的遮蔽会使显示面板的框胶的受光量过低，而无法完全固化。
发明内容
本发明提供一种像素阵列基板，包括所述像素阵列基板的显示面板能兼具窄边框(slim boarder)、低寄生电容及高框胶固化率。
本发明的一种像素阵列基板，包括基底、胶体、多条信号线、多个像素结构、驱动元件以及多条扇出走线。基底具有第一区以及第一区外的第二区。胶体设置于基底上，其中第一区位于胶体于基底之垂直投影以内，而第二区位于胶体于基底之垂直投影上及胶体于基底之垂直投影以外。多条信号线设置于基底的第一区，其中多条信号线的至少一部分在排列方向上排列。多个像素结构设置于基底的第一区，且电性连接至多条信号线。驱动元件设置于基底的第二区。多条扇出走线的每一条电性连接于多条信号线的一条及驱动元件。多条扇出走线包括至少一个扇出走线组。至少一个扇出走线组的每一组包括一条第一扇出走线及一条第二扇出走线。第一扇出走线具有主要部，第二扇出走线具有主要部，其中第一扇出走线的主要部的至少一部分与第二扇出走线的主要部的至少一部分位于第二区且部分重叠。第一扇出走线的主要部在第一方向上延伸，第一方向与排列方向具有第一角度α，第二扇出走线的主要部在第二方向上延伸，第二方向与排列方向具有第二角度β，而第一角度α与第二角度β不同。
本发明的另一种像素阵列基板，包括基底、多条信号线、多个像素结构、驱动元件以及多条扇出走线。多条信号线设置于基底上，且多条信号线的至少一部分在一排列方向上排列。多个像素结构电性连接至多条信号线。驱动元件设置于基底上。多条扇出走线的每一条电性连接于多条信号线的一条及驱动元件。多条扇出走线包括多个扇出走线组。多条扇出走线组的每一个包括一条第一扇出走线及一条第二扇出走线。第一扇出走线具有第一部分及第二部分，第二扇出走线具有第一部分及第二部分，其中第一扇出走线的第一部分与第二扇出走线的第一部分重叠，第一扇出走线的第二部分于基底上的垂直投影与第二扇出走线的第二部分于基底上的垂直投影具有间距。第一扇出走线的第一部分与第一扇出走线的第二部分具有交接点。多个扇出走线组的多条第一扇出走线的多个交接点的连线的至少一部分不平行于排列方向。
附图说明
图1A为本发明第一实施例之像素阵列基板的上视示意图。
图1B示出图1A之一组扇出走线及驱动元件。
图1C示出图1A之一组扇出走线及驱动元件。
图2A为本发明第二实施例之像素阵列基板的上视示意图。
图2B为本发明另一实施例之像素阵列基板的上视示意图。
图3A为本发明第三实施例之像素阵列基板的上视示意图。
图3B为图3A之一转接结构TS1的剖面示意图。
图3C为图3A之另一转接结构TS2的剖面示意图。
其中，附图标记为：
10、20、20A、20B：像素阵列基板
100：基底 112：边缘
100a：第一区 100b：第二区
111、113、121、123：端部 112、122：主要部
130、150：绝缘层
131、132、151a、151b、152a、152b：接触窗
170：驱动元件 170X、XFL1、XFL2：中心轴
180：胶体
211、212、213、214、215、221、222、223、224、225、311、312、313、314、315、321、322、323、324、325、331、332、341、342：部分
316、317、326、327：导电图案 318、328：桥接图案
D：漏极 d1、d2、A1、A2：方向
E：像素电极 FL1、FL2、FL3、FL4：扇出走线
G：栅极 g：间距
GP：扇出走线组 L1、L2：长度
O：重叠区 RL1、RL2：连线
PX：像素结构 P：交接点
SL1、SL2：信号线 S：源极
S1、K、A、K’：距离 T：主动元件
TS1、TS2、TS3、TS4：转接结构 W1：宽度
Wa、Wb、W1’、W2’：线宽 α、β：角度
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在图式和描述中用来表示相同或相似部分。
应当理解，当诸如层、膜、区域或基板的元件被称为在另一元件“上”或“连接到”另一元件时，其可以直接在另一元件上或与另一元件连接，或者中间元件可以也存在。相反，当元件被称为“直接在另一元件上”或“直接连接到”另一元件时，不存在中间元件。如本文所使用的，“连接”可以指物理和/或电性连接。再者，“电性连接”或“耦合”系可为二元件间存在其它元件。
本文使用的“约”、“近似”、或“实质上”包括所述值和在本领域普通技术人员确定的特定值的可接受的偏差范围内的平均值，考虑到所讨论的测量和与测量相关的误差的特定数量(即，测量系统的限制)。例如，“约”可以表示在所述值的一个或多个标准偏差内，或±30％、±20％、±10％、±5％内。再者，本文使用的“约”、“近似”或“实质上”可依光学性质、蚀刻性质或其它性质，来选择较可接受的偏差范围或标准偏差，而可不用一个标准偏差适用全部性质。
除非另有定义，本文使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员通常理解的相同的含义。将进一步理解的是，诸如在通常使用的字典中定义的那些术语应当被解释为具有与它们在相关技术和本发明的上下文中的含义一致的含义，并且将不被解释为理想化的或过度正式的意义，除非本文中明确地这样定义。
图1A为本发明第一实施例之像素阵列基板的上视示意图。图1B及图1C示出图1A之一组扇出走线及驱动元件。
请参照图1A，像素阵列基板10包括基底100。基底100主要是用以承载像素阵列基板10的元件。举例而言，在本实施例中，基底100的材质可为玻璃、石英、有机聚合物、或是不透光/反射材料(例如：导电材料、晶圆、陶瓷、或其它可适用的材料)、或是其它可适用的材料。
像素阵列基板10还包括胶体(sealant)180，设置于基底100上。举例而言，在本实施例中，像素阵列基板10还包括配向膜(未绘示)，配向膜设置于像素阵列基板10除了胶体180外的其它构件上，而胶体180设置于配向膜上。在本实施例中，胶体180可以是光固化胶、或光固化胶与热固化胶的组合。
基底100具有第一区100a以及第一区100a外的第二区100b。第一区100a位于胶体180于基底100的垂直投影以内，而第二区100b位于胶体180于基底100的垂直投影上及胶体180于基底100的垂直投影以外。
像素阵列基板10还包括设置于基底100的第一区100a上的多条信号线SL1、多条信号线SL2以及多个像素结构PX。像素结构PX可包括主动元件T及电性连接至主动元件T的像素电极E。举例而言，在本实施例中，主动元件T包括薄膜晶体管，薄膜晶体管具有源极S、栅极G与漏极D，而像素电极E电性连接至薄膜晶体管的漏极D。多条信号线SL1在排列方向d1上排列，多条信号线SL2在排列方向d2上排列，其中排列方向d1与排列方向d2交错。举例而言，在本实施例中，排列方向d1与排列方向d2可选择性地垂直，但本发明不以此为限。
多个像素结构PX与多条信号线SL1及多条信号线SL2电性连接。举例而言，在本实施例中，像素结构PX的主动元件T的源极S电性连接至信号线SL1，而像素结构PX的主动元件T的栅极G电性连接至信号线SL2。也就是说，在本实施例中，信号线SL1可以是数据线，信号线SL2可以是扫描线，但本发明不以此为限。
像素阵列基板10还包括驱动元件170，设置于基底100的第二区100b上，且位于胶体180于基底100上的垂直投影外。举例而言，在本实施例中，驱动元件170包括集成电路(integrated circuit；IC)，但本发明不以此为限。在本实施例中，驱动元件170具有中心轴170X，中心轴170X的延伸方向(例如但不限于：方向d2)与多条信号线SL1的排列方向d1交错。
像素阵列基板10还包括多条扇出走线FL1、FL2，设置于基底100上。具体而言，在本实施例中，多条扇出走线FL1、FL2于基底100上的多个垂直投影可位于多个像素结构PX于基底100上的多个垂直投影与驱动元件170于基底100上的垂直投影之间。多条扇出走线FL1、FL2的每一条电性连接于多条信号线SL1、SL2的其中一条及驱动元件170。
在本实施例中，多条扇出走线FL1、FL2的每一条以电性连接至对应的一条信号线SL1为示例。然而，本发明不限于此，在另一实施例中，多条扇出走线FL1、FL2也可电性连接至多条信号线SL1及多条信号线SL2；在又一实施例中，多条扇出走线FL1、FL2的每一条也可电性连接于对应的一条信号线SL2。
多条扇出走线FL1、FL2包括至少一扇出走线组GP。每一扇出走线组GP包括一条第一扇出走线FL1及一条第二扇出走线FL2。在本实施例中，于同一扇出走线组GP中，第一扇出走线FL1与第二扇出走线FL2可分别形成于不同的两导电层，所述两导电层之间设有绝缘层，但本发明不以此为限。在本实施例中，多条扇出走线FL1、FL2可包括多个扇出走线组GP，多个扇出走线组GP的多条第一扇出走线FL1及多条第二扇出走线FL2大致上在排列方向d1上交替排列，而同一组的一条第一扇出走线FL1及一条第二扇出走线FL2部分重叠。
举例而言，在本实施例中，一条第一扇出走线FL1具有端部111、主要部112及端部113，第一扇出走线FL1的端部111连接至驱动元件170，第一扇出走线FL1的主要部112连接至第一扇出走线FL1的端部111，第一扇出走线FL1的端部113连接至第一扇出走线FL1的主要部112，与第一扇出走线FL1对应的一条信号线SL1连接至第一扇出走线FL1的端部113；一条第二扇出走线FL2具有端部121、主要部122及端部123，第二扇出走线FL2的端部121连接至驱动元件170，第二扇出走线FL2的主要部122连接至第二扇出走线FL2的端部121，第二扇出走线FL2的端部123连接至第二扇出走线FL2的主要部122，且与第二扇出走线FL2对应的另一条信号线SL1连接至第二扇出走线FL2的端部123。
在本实施例中，第一扇出走线FL1端部111的延伸方向与第二扇出走线FL2端部121的延伸方向大致上可平行于排列方向d2，而多条第一扇出走线FL1的多个端部111与多条第二扇出走线FL2的多个端部121在排列方向d1上可交替排列。也就是说，多条第一扇出走线FL1的多个端部111与多条第二扇出走线FL2的多个端部121可不重叠。
另一方面，在本实施例中，第一扇出走线FL端部113的延伸方向与第二扇出走线FL2端部123的延伸方向大致上可平行于排列方向d2，而多条第一扇出走线FL1的多个端部113与多条第二扇出走线FL2的多个端部123在排列方向d1上可交替排列。也就是说，多条第一扇出走线FL1的多个端部113与多条第二扇出走线FL2的多个端部123可不重叠。
于同一扇出走线组GP中，第一扇出走线FL1主要部112的至少一部分与第二扇出走线FL2主要部122的至少一部分位于第二区100b且部分(partially)重叠。第一扇出走线FL1主要部112在第一方向A1上延伸，第一方向A1与排列方向d1具有第一角度α(例如：锐角)，第二扇出走线FL2主要部121在第二方向A2上延伸，第二方向A2与排列方向d1具有第二角度β(例如：锐角)，而第一角度α与第二角度β不同。也就是说，扇出走线FL1主要部112的倾斜程度与第二扇出走线FL2主要部122的倾斜程度不同。举例而言，在本实施例中，第一角度α与第二角度β可满足：0.001o＜|α-β|＜5o。
请参照图1A及图1B，从另一角度而言，第一扇出走线FL1的主要部112具有与第一方向A1重合的第一中心轴XFL1，第二扇出走线FL2的主要部122具有与第二方向A2重合的第二中心轴XFL2，且第一中心轴XFL1与第二中心轴XFL2的距离S1随着远离驱动元件170而增加。请参照图1A及图1C，从再一角度而言，第一扇出走线FL1的主要部112与第二扇出走线FL2的主要部121具有重叠区O，且重叠区O的宽度W1随着远离驱动元件170而减少。
具体而言，在本实施例中，第一扇出走线FL1主要部112靠近驱动元件170的一部分与第二扇出走线FL2主要部122靠近驱动元件170的一部分彼此重叠，第一扇出走线FL1主要部112靠近像素结构PX的一部分与第二扇出走线FL2主要部122靠近像素结构PX的一部分彼此错开。胶体180大致上设置于第一扇出走线FL1主要部112与第二扇出走线FL2主要部122的重叠区O(标示于图1C)上。胶体180大致上不设置于第一扇出走线FL1主要部112与第二扇出走线FL2主要部122完全错开的区域。
也就说是，由于第一扇出走线FL1主要部112的延伸方向A1与第二扇出走线FL2主要部122的延伸方向A2不同，大部分的胶体180可设置在第一扇出走线FL1与第二扇出走线FL2的重叠区O上。即，有较高比例的胶体180不会被扇出走线FL1、FL2遮蔽。以此在包括像素阵列基板10的显示面板(未绘示)的制程中，胶体180能接受到较多的光束，进而提高胶体180(或者说，框胶)的固化率。
此外，由于第一扇出走线FL1的一部分与第二扇出走线FL2的一部分重叠，且第一扇出走线FL1的另一部分与第二扇出走线FL2的另一部分不重叠，因此第一扇出走线FL1与第二扇出走线FL2之间的寄生电容值低，而有助于提升像素阵列基板10的电性。简言之，采用本实施例的像素阵列基板10的显示面板能兼具窄边框(slim boarder)、低寄生电容以及高框胶固化率。
图2A为本发明第二实施例之像素阵列基板的上视示意图。请参照图2A，像素阵列基板20包括基底100、多条信号线SL1、SL2、多个像素结构PX、驱动元件170及多条扇出走线FL1、FL2。多条信号线SL1、SL2设置于基底100上。多条信号线SL1在一排列方向d1上排列。多个像素结构PX电性连接至多条信号线SL1、SL2。驱动元件170设置于基底100上。多条扇出走线FL1、FL2的每一条电性连接于多条信号线SL1、SL2的一条及驱动元件170。多条扇出走线FL1、FL2包括多个扇出走线组GP。多个扇出走线组GP的每一个包括一条第一扇出走线FL1及一条第二扇出走线FL2。同一扇出走线组GP的第一扇出走线FL1及第二扇出走线FL2部分重叠。
在本实施例中，第一扇出走线FL1具有由驱动元件170向对应的一条信号线SL1依序排列且依序连接的部分211、部分212、部分213、部分214及部分215。举例而言，在本实施例中，第一扇出走线FL1的部分211、部分213及部分215大致上可在排列方向d2上延伸，第一扇出走线FL1的部分212及部分214的延伸方向与排列方向d1及排列方向d2交错。类似地，在本实施例中，第二扇出走线FL2具有由驱动元件170向对应的另一条信号线SL1依序排列且依序连接的部分221、部分222、部分223、部分224及部分225。举例而言，在本实施例中，第二扇出走线FL2的部分221、部分223及部分225大致上可在排列方向d2上延伸，第二扇出走线FL2之部分222及部分224的延伸方向与排列方向d1及排列方向d2交错。
举例而言，在本实施例中，第一扇出走线FL1的部分211与第二扇出走线FL2的部分221错开。第一扇出走线FL1的部分212与第二扇出走线FL2的部分222可完全重叠。第一扇出走线FL1的部分213与第二扇出走线FL2的部分223错开。也就是说，第一扇出走线FL1的部分213于基底100上的垂直投影与第二扇出走线FL2的部分223于基底100上的垂直投影具有间距g(或者说，透光区)。第一扇出走线FL1的部分214与第二扇出走线FL2的部分224可部分重叠。第一扇出走线FL1的部分215与第二扇出走线FL2的部分225可错开。
在本实施例中，第一扇出走线FL1的部分211、部分212、部分213、部分214及部分215可选择性地形成于第一导电层，第二扇出走线FL2的部分221、部分222、部分223、部分224及部分225可选择性地形成于第二导电层，其中第一导电层与第二导电层之间设有绝缘层(未绘示)。
值得注意的是，每一扇出走线组GP的第一扇出走线FL1的部分212与第一扇出走线FL2的部分213具有交接点P，交接点P也可视为同一组的第一扇出走线FL1与第二扇出走线FL2的分叉点，多个扇出走线组GP的多条第一扇出走线FL1的多个交接点P的连线RL1的至少一部分不平行于排列方向d1。
从另一角度而言，驱动元件170具有中心轴170X，多个交接点P的每一个与驱动元件170的中心轴170X之在排列方向d1上的距离K随着多个交接点P的所述的每一个靠近驱动元件170而增加。也就是说，多个交接点P的每一个与基底110的边缘112在排列方向d2上的距离A随着多个交接点P的所述的每一个靠近驱动元件170的中心轴170X而增加。
像素阵列基板20还包括胶体180，设置于多个扇出走线组GP的多个间距g上。也就是说，有较高比例的胶体180不会被扇出走线FL1、FL2遮蔽。这样，在包括像素阵列基板20的显示面板(未绘示)的制程中，胶体180能接受到较多的光束，进而提高胶体180(或者说，框胶)的固化率。
此外，由于第一扇出走线FL1的部分212与第二扇出走线FL2的部分222重叠，且第一扇出走线FL1的部分213与第二扇出走线FL2的部分223不重叠，因此第一扇出走线FL1与第二扇出走线FL2之间的寄生电容值低，而有助于提升像素阵列基板20的电性。简言之，采用本实施例之像素阵列基板20的显示面板能兼具窄边框(slimboarder)、低寄生电容以及高框胶固化率。
图2B为本发明另一实施例之像素阵列基板的上视示意图。图2B的像素阵列基板20B与图2A的像素阵列基板20相似，两者的差异在于：在图2B的实施例中，第一扇出走线FL1部分212的线宽Wa大于第一扇出走线FL1部分213的线宽W1’，第二扇出走线FL2部分222的线宽Wb大于第二扇出走线FL2部分223的线宽W2’。
在本实施例中，由于间距g的大小足够，因此，即便加大第一扇出走线FL1部分212的线宽Wa，和/或加大第二扇出走线FL2部分222的线宽Wb，胶体180的受光量仍足够。在胶体180受光量足够的情况下，适当地增加第一扇出走线FL1部分212的线宽Wa和/或第二扇出走线FL2部分222的线宽Wb，有助于第一扇出走线FL1的阻抗和/或第二扇出走线FL2的阻抗的降低，能提升像素阵列基板20B的电性。
图3A为本发明第三实施例之像素阵列基板的上视示意图。图3B为图3A之一转接结构TS1的剖面示意图。图3C为图3A之另一转接结构TS2的剖面示意图。
请参照图3A，像素阵列基板20A包括基底100、多条信号线SL1、SL2、多个像素结构PX、驱动元件170及多条扇出走线FL1、FL2。多条信号线SL1、SL2设置于基底100上。多条信号线SL1在一排列方向d1上排列。多个像素结构PX电性连接至多条信号线SL1、SL2。驱动元件170设置于基底100上。多条扇出走线FL1、FL2的每一条电性连接于多条信号线SL1、SL2的一条及驱动元件170。多条扇出走线FL1、FL2包括多个扇出走线组GP。多个扇出走线组GP的每一个包括一条第一扇出走线FL1及一条第二扇出走线FL2。同一扇出走线组GP的第一扇出走线FL1及第二扇出走线FL2部分重叠。
在本实施例中，第一扇出走线FL1具有由驱动元件170向对应的一条信号线SL1依序排列且依序连接的部分311、部分312、部分313、第一转接结构TS1、部分314及部分315。举例而言，在本实施例中，第一扇出走线FL1的部分311及部分315大致上可在排列方向d2上延伸，第一扇出走线FL1部分312及部分314的延伸方向与排列方向d1及排列方向d2交错。类似地，在本实施例中，第二扇出走线FL2具有由驱动元件170向对应的另一条信号线SL1依序排列且依序连接的部分321、部分322、部分323、第二转接结构TS2、部分324及部分325。举例而言，在本实施例中，第二扇出走线FL2的部分321及部分325大致上可在排列方向d2上延伸，第二扇出走线FL2之部分322及部分324的延伸方向与排列方向d1及排列方向d2交错。
举例而言，在本实施例中，第一扇出走线FL1的部分311与第二扇出走线FL2的部分321错开。第一扇出走线FL1的部分312与第二扇出走线FL2的部分322可完全重叠。第一扇出走线FL1的部分313与第二扇出走线FL2的部分323错开。也就是说，第一扇出走线FL1的部分313于基底100上的垂直投影与第二扇出走线FL的2部分323于基底100上的垂直投影具有一间距g。第一扇出走线FL1的部分314与第二扇出走线FL2的部分324可部分重叠。第一扇出走线FL1的部分315与第二扇出走线FL2的部分325可错开。
在本实施例中，第一扇出走线FL1的部分311、部分312、及部分313和第二扇出走线FL2的部分324及部分325可选择性地形成于第一导电层，第一扇出走线FL1的部分314及部分315和第二扇出走线FL2的部分321、部分322及部分323可选择性地形成于第二导电层，其中第一导电层与第二导电层之间设有绝缘层130(绘于图3B及图3C)。
与第二实施例不同的是，在本实施例中，每一扇出走线组GP的第一扇出走线FL1具有第一转接结构TS1，连接于第一扇出走线FL1的部分312与第一扇出走线FL1的部分314之间；每一扇出走线组GP的第二扇出走线FL2的第二转接结构TS2，连接于第二扇出走线FL2的部分322与第二扇出走线FL2的部分324之间；多个扇出走线组GP之多条第一扇出走线FL1的多个第一转接结构TS1与多个扇出走线组GP的多条第二扇出走线FL2的多个第二转接结构TS2的一连线RL2不平行于排列方向d1。
也就是说，在本实施例中，用以转接不同的两膜层(即前述的第一、二导电层)的多个第一转接结构TS1及多个第二转接结构TS2不是位于同一水平线。多个第一转接结构TS1及多个第二转接结构TS2不是位于边框区(boarder)的中间，每一第一转接结构TS1实质上可位于各自第一扇出走线FL1的长度L1的一半处，每一第二转接结构TS2实质上可位于各自的第二扇出走线FL2的长度L2的一半处。这样，像素阵列基板20A还可同时解决线路电性匹配的问题。
请参照图3A及图3B，在本实施例中，第一扇出走线FL1的第一转接结构TS1包括导电图案316、第一绝缘层130、导电图案317、第二绝缘层150及桥接图案318。导电图案316直接连接于第一扇出走线FL1的部分313。第一转接结构TS1的导电图案316与第一扇出走线FL1的部分313可形成于同一膜层。导电图案317直接连接于第一扇出走线FL1的部分314。第一转接结构TS1的导电图案317与第一扇出走线FL1的部分314可形成于同一膜层。第一绝缘层130设置于导电图案316与导电图案317之间。第二绝缘层150设置于导电图案317上，且具有至少一接触窗151a、151b。
桥接图案318设置于第二绝缘层150上，且通过第二绝缘层150的至少一接触窗151a、151b电性连接至导电图案316及导电图案317。在本实施例中，桥接图案318系通过第二绝缘层150的接触窗151a及第一绝缘层130的接触窗131电性连接至导电图案121，其中第二绝缘层150的接触窗151a与第一绝缘层130的接触窗131实质上可切齐；另一方面，桥接图案318通过第二绝缘层150的接触窗151b电性连接至导电图案142。在本实施例中，桥接图案318与像素电极E(标示于图3A)可选择性地形成于同一膜层。然而，本发明不限于此，根据其它实施例，第一转接结构TS1也可以是其它样态。
请参照图3A及图3C，在本实施例中，第二扇出走线FL2的第二转接结构TS2包括导电图案326、第一绝缘层130、导电图案327、第二绝缘层150及桥接图案328。导电图案326直接连接于第二扇出走线FL2的部分323。第二转接结构TS2的导电图案326与第二扇出走线FL2的部分323可形成于同一膜层。导电图案327直接连接于第二扇出走线FL2的部分324。第二转接结构TS2的导电图案327与第二扇出走线FL2的部分324可形成于同一膜层。第一绝缘层130设置于导电图案326与导电图案327之间。第二绝缘层150设置于导电图案327上，且具有至少一接触窗152a、152b。
桥接图案328设置于第二绝缘层150上，且通过第二绝缘层150的至少一接触窗152a、152b电性连接至导电图案326及导电图案327。在本实施例中，桥接图案328系通过第二绝缘层150的接触窗152a及第一绝缘层130的接触窗132电性连接至导电图案326，其中第二绝缘层150的接触窗152a与第一绝缘层130的接触窗132实质上可切齐；另一方面，桥接图案328通过第二绝缘层150的接触窗152b电性连接至导电图案327。在本实施例中，桥接图案328与像素电极E(标示于图3A)可选择性地形成于同一膜层。然而，本发明不限于此，根据其它实施例，第二转接结构TS2也可以是其它样态。
请参照图3A，在本实施例中，像素阵列基板20A还包括第三扇出走线FL3及第四扇出走线FL4，彼此相邻且设置于多个扇出走线组GP与驱动元件170的中心轴170X之间。
第三扇出走线FL3具有部分331及部分341，分别属于不同的两膜层。举例而言，第三扇出走线FL3的部分331与第一扇出走线FL1的部分311、312、313属于同一膜层，第三扇出走线FL3的部分332与第一扇出走线FL1的部分314、315属于同一膜层，但本发明不以此为限。第三扇出走线FL3还具有转接结构TS3，连接于第三扇出走线FL3的部分331与第三扇出走线FL3的部分332之间。转接结构TS3的构造与转接结构TS1的构造实质上相同，转接结构TS3与第三扇出走线FL3的其它部分331、332的连接方式和转接结构TS1与第一扇出走线FL1的其它部分313、314的连接方式实质上相同，于此便不再重复绘示及描述。
第四扇出走线FL4具有部分341及部分342，分别属于不同的两膜层。举例而言，第四扇出走线FL4的部分341与第二扇出走线FL2的部分321、322、323属于同一膜层，第四扇出走线FL4的部分342与第二扇出走线FL2的部分324、325属于同一膜层，但本发明不以此为限。第四扇出走线FL4还具有转接结构TS4，连接于第四扇出走线FL4的部分341与第四扇出走线FL4的部分342之间。转接结构TS4的构造与转接结构TS2的构造实质上相同，转接结构TS4与第四扇出走线FL4的其它部分341、342的连接方式和转接结构TS2与第二扇出走线FL2的其它部分323、324的连接方式实质上相同，于此便不再重复绘示及描述。
值得注意的是，在本实施例中，多个扇出走线组GP的多个转接结构TS1及多个转接结构TS2、第三扇出走线FL3的第三转接结构TS3及第四扇出走线FL4的第四转接结构TS4的连线RL2与基底110的边缘112具有距离K’，而距离K’随着靠近驱动元件170的中心轴170X先增加再减少。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何本领域的技术人员，在不脱离本发明的精神和范围内，当可作各种改进与完善，因此本发明的保护范围当视后附的权利要求书所界定者为准。

Claims (16)

1.一种像素阵列基板，包括：
基底，具有第一区以及该第一区外的第二区；
胶体，设置于该基底上，其中该第一区位于该胶体于该基底的垂直投影以内，而该第二区位于该胶体于该基底的该垂直投影上及该胶体于该基底的该垂直投影以外；
多条信号线，设置于该基底的该第一区，其中该信号线的至少一部分在排列方向上排列；
多个像素结构，设置于该基底的该第一区，且电性连接至该信号线；
驱动元件，设置于该基底的该第二区；以及
多条扇出走线，其中该扇出走线的每一条电性连接于该信号线的一条及该驱动元件；
该扇出走线包括至少一个扇出走线组，该扇出走线组的每一组包括一条第一扇出走线及一条第二扇出走线；
该第一扇出走线具有主要部，该第二扇出走线具有主要部，其中该第一扇出走线的主要部的至少一部分与该第二扇出走线的主要部的至少一部分位于该第二区且部分重叠；
该第一扇出走线的主要部在第一方向上延伸，该第一方向与该排列方向具有第一角度α，该第二扇出走线的主要部在第二方向上延伸，该第二方向与该排列方向具有第二角度β，而该第一角度α与该第二角度β不同。
2.如权利要求1所述的像素阵列基板，其特征在于，该第一扇出走线的主要部具有与该第一方向重合的第一中心轴，该第二扇出走线的主要部具有与该第二方向重合的第二中心轴，且该第一中心轴与该第二中心轴的距离随着远离该驱动元件而增加。
3.如权利要求1所述的像素阵列基板，其特征在于，该第一扇出走线的主要部与该第二扇出走线的主要部具有重叠区，且该重叠区的宽度随着远离该驱动元件而减少。
4.如权利要求1所述的像素阵列基板，其特征在于，还包括：
绝缘层，设置于该第一扇出走线与该第二扇出走线之间。
5.如权利要求1所述的像素阵列基板，其中该第一角度α与该第二角度β满足：0.001°＜|α-β|＜5°。
6.一种像素阵列基板，包括：
基底；
多条信号线，设置于该基底上，且该信号线的至少一部分在排列方向上排列；
多个像素结构，电性连接至该信号线；
驱动元件，设置于该基底上；以及
多条扇出走线，其中该扇出走线的每一条电性连接于该信号线的一条及该驱动元件；
该扇出走线包括多个扇出走线组，该扇出走线组的每一个包括第一扇出走线及第二扇出走线；
该第一扇出走线具有第一部分以及第二部分，该第二扇出走线具有第一部分以及第二部分，其中该第一扇出走线的第一部分与该第二扇出走线的第一部分重叠，该第一扇出走线的第二部分于该基底上的垂直投影与该第二扇出走线的第二部分于该基底上的垂直投影具有间距，而该第一扇出走线的第一部分与该第一扇出走线的第二部分具有交接点；
该扇出走线组的多条第一扇出走线的多个交接点的连线的至少一部分不平行于该排列方向。
7.如权利要求6所述的像素阵列基板，其特征在于，还包括：
胶体，设置于该扇出走线组的多个间距上。
8.如权利要求6所述的像素阵列基板，其特征在于，该驱动元件具有中心轴，该交接点的每一个与该驱动元件的该中心轴在该排列方向上的距离随着该交接点的该每一个靠近该驱动元件而增加。
9.如权利要求6所述的像素阵列基板，其特征在于，还包括：
绝缘层，设置于该第一扇出走线与该第二扇出走线之间。
10.如权利要求6所述的像素阵列基板，其特征在于，该第一扇出走线的第一部分的线宽大于该第一扇出走线的第二部分的线宽。
11.如权利要求6所述的像素阵列基板，其特征在于，该第二扇出走线的第一部分的线宽大于该第二扇出走线的第二部分的线宽。
12.如权利要求6所述的像素阵列基板，其特征在于，该第一扇出走线还具有第三部分，该第一扇出走线的第一部分与该第一扇出走线的第三部分分别属于不同的两个膜层；该第一扇出走线还具有第一转接结构，连接于该第一扇出走线的第一部分与该第一扇出走线的第三部分之间；该扇出走线组的多条第一扇出走线的多个第一转接结构的连线不平行于该排列方向。
13.如权利要求12所述的像素阵列基板，其特征在于，该第二扇出走线还具有第三部分，该第二扇出走线的该第一部分与该第二扇出走线的该第三部分分别属于不同的两膜层；该第二扇出走线还具有第二转接结构，连接于该第二扇出走线的该第一部分与该第二扇出走线的该第三部分之间；该扇出走线组的该第一扇出走线的该第一转接结构与该扇出走线组的多条第二扇出走线的多个第二转接结构的连线不平行于该排列方向。
14.如权利要求13所述的像素阵列基板，其特征在于，该第一转接结构位于该第一扇出走线的长度的一半处。
15.如权利要求13所述的像素阵列基板，其特征在于，该第二转接结构位于该第二扇出走线的长度的一半处。
16.如权利要求13所述的像素阵列基板，其特征在于，该驱动元件具有中心轴，而该扇出走线还包括：
第三扇出走线及第四扇出走线，彼此相邻且设置于该扇出走线组与该中心轴之间；
该第三扇出走线具有第一部分及第二部分，分别属于不同的两膜层；
该第三扇出走线还具有第三转接结构，连接于该第三扇出走线的该第一部分与该第三扇出走线的该第二部分之间；
该第四扇出走线具有第一部分及第二部分，分别属于不同的两膜层；
该第四扇出走线还具有第四转接结构，连接于该第四扇出走线的该第一部分与该第四扇出走线的该第二部分之间；
该第一转接结构、该第二转接结构、该第三转接结构及该第四转接结构的该连线与该基底的边缘具有一距离，该距离随着靠近该驱动元件的该中心轴先增加再减少。
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