CN110400752B - Ldmos器件及其制作方法 - Google Patents
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Abstract
本发明提供了一种LDMOS器件及其制作方法，所述方法包括：提供一衬底，在所述衬底上形成LDMOS晶体管、金属互连结构以及顶层介质层，形成多个第一凹槽在所述顶层介质层内，形成顶层金属材料层在所述顶层介质层上，所述顶层金属材料层填充所述第一凹槽并形成第二凹槽，所述第二凹槽与所述第一凹槽在所述衬底上的投影相重叠，以及以所述第二凹槽为对位标记对所述顶层金属材料层进行图形化，以形成顶层金属层，以所述第二凹槽为对位标记提高了图形化所述顶层金属材料层时的对位精度，由此提高了对位效率，提高了LDMOS器件的性能，并且提高了产品良率。
Description
技术领域
本发明涉及半导体制造技术领域，具体涉及一种LDMOS器件及其制作方法。
背景技术
功率场效应管主要包括垂直双扩散场效应管(VDMOS，Vertical Double-DiffusedMOSFET)和横向双扩散场效应管(LDMOS，Lateral Double-Diffused MOSFET)两种类型。其中，相较于垂直双扩散场效应管(VDMOS)，横向双扩散场效应管(LDMOS)具有诸多优点，例如，后者具有更好的热稳定性和频率稳定性、更高的增益和耐久性、更低的反馈电容和热阻，以及恒定的输入阻抗和更简单的偏流电路。
然而，在LDMOS的一些较厚(如40K)金属层，例如铝垫(AL PAD)的刻蚀工艺中，需要非常厚的光刻胶(PR)或其他膜层作为掩膜板(MASK)，使得对位标记(mark)非常模糊，从而对光刻工艺造成了较大的挑战和困难，同时引起了产品良率较大地降低。
因此，希望提供一种在曝光时能够精确对位的LDMOS器件的制作方法及其LDMOS器件。
发明内容
基于以上所述的问题，本发明的目的在于提供一种LDMOS器件及其制作方法，提高金属层曝光时的对位精度，提高LDMOS器件的性能，提高产品良率。
为实现上述目的，本发明提供一种LDMOS器件的制作方法，包括：
提供一衬底，在所述衬底上形成LDMOS晶体管、金属互连结构以及顶层介质层；
形成多个第一凹槽在所述顶层介质层内；
形成顶层金属材料层在所述顶层介质层上，所述顶层金属材料层填充所述第一凹槽并形成第二凹槽，所述第二凹槽与所述第一凹槽在所述衬底上的投影相重叠；以及，
以所述第二凹槽为对位标记对所述顶层金属材料层进行图形化，以形成顶层金属层。
可选的，在所述LDMOS器件的制作方法中，所述第一凹槽的深度介于
可选的，在所述LDMOS器件的制作方法中，所述第一凹槽的深度为
可选的，在所述LDMOS器件的制作方法中，所述第一凹槽呈长条状，且所述第一凹槽的数量为8个，每两个所述第一凹槽相邻且相互平行组成一组，四组所述第一凹槽组成正方形。
可选的，在所述LDMOS器件的制作方法中，所述顶层金属层包含铝层，且所述顶层金属层的厚度介于
之间。
可选的，在所述LDMOS器件的制作方法中，形成所述第一凹槽的步骤包括：
形成第一光刻胶层在所述顶层介质层上；
图形化所述第一光刻胶层，形成图形化的第一光刻胶层；
以所述图形化的第一光刻胶层为掩膜，刻蚀所述顶层介质层以形成多个第一凹槽。
可选的，在所述LDMOS器件的制作方法中，形成顶层金属层的方法包括：
形成第二光刻胶层在所述顶层金属材料层上，所述第二光刻胶层填满所述第二凹槽并形成第三凹槽，所述第三凹槽与所述第二凹槽在所述衬底上的投影相重叠；
以所述第三凹槽为对位标记对所述第二光刻胶层进行图形化，以形成图形化的第二光刻胶层；
以所述图形化的第二光刻胶层为掩膜刻蚀所述顶层金属材料层，以形成顶层金属层。
可选的，在所述LDMOS器件的制作方法中，在形成顶层金属层之后，还包括：
形成钝化层，所述钝化层覆盖所述顶层金属层与所述顶层介质层；
刻蚀所述钝化层，至暴露出至少部分所述顶层金属层。
相应的，本发明还提供一种LDMOS器件，包括：
衬底；
位于所述衬底上的LDMOS晶体管、金属互连结构以及顶层介质层，所述顶层介质层内形成有多个第一凹槽；以及，
位于所述顶层介质层上的顶层金属层。
可选的，在所述LDMOS器件中，所述LDMOS器件还包括：
位于所述顶层介质层与顶层金属层上的钝化层，且所述钝化层内形成有第四凹槽，所述第四凹槽暴露出所述顶层金属层。
与现有技术相比，本发明提供的LDMOS器件及其制作方法中，形成顶层介质层之后，首先在所述顶层介质层内形成多个第一凹槽，接着在所述顶层介质层上形成顶层金属材料层，所述顶层金属材料层填充所述第一凹槽并形成第二凹槽，所述第二凹槽与所述第一凹槽在所述衬底上的投影相重叠，然后以所述第二凹槽为对位标记对所述顶层金属材料层进行图形化，形成顶层金属层，以所述第二凹槽为对位标记提高了图形化所述顶层金属材料层时的对位精度，由此提高了对位效率，提高了LDMOS器件的性能，并且提高了产品良率。
附图说明
图1～5为一LDMOS器件的制作方法的各步骤结构示意图。
图6为本发明一实施例所提供的LDMOS器件的制作方法的流程图。
图7～13为本发明一实施例所提供的LDMOS器件的制作方法的各步骤结构示意图。
图14为本发明一实施例所提供的第一凹槽的俯视示意图。
具体实施方式
图1～5为一LDMOS器件的制作方法的各步骤结构示意图。请参照图1至图5所示，LDMOS器件的制作方法如下。
首先，请参考图1所示，提供一衬底10，在所述衬底10上形成氧化层14，在所述氧化层14与所述衬底10内形成多个浅沟槽隔离结构15，且所述浅沟槽隔离结构15的上表面高于所述氧化层14的上表面。通过离子注入在所述衬底10内形成P阱11与N阱12。在所述氧化层14上形成栅极16，在所述栅极16两侧的所述衬底10内形成源区13与漏区13’，所述源区13与所述漏区13’均位于所述P阱11内，且所述源区13与所述漏区13’位于所述衬底10的上表面之下。
在所述氧化层14、所述浅沟槽隔离结构15以及所述栅极16上形成层间介质层17，刻蚀所述层间介质层17形成暴露出所述源区13与所述漏区13’的通孔，接着形成填满所述通孔的第一金属插塞18，最后在所述层间介质层17与所述第一金属插塞18上形成第一阻挡层19。
接着，如图2所示，在所述第一阻挡层19上形成第一介质层20，接着依次刻蚀所述第一介质层20与所述第一阻挡层19，形成暴露出所述第一金属插塞18的沟槽，在所述沟槽内填充金属形成金属互连线21。
接着可以采用相同的方法形成多层阻挡层与多层介质层，以形成多层金属互连线。
接着，在所述第一介质层20与所述金属互连线21上形成顶层阻挡层22与顶层介质层23。依次刻蚀所述顶层介质层23与所述顶层阻挡层22形成暴露所述金属互连线21的通孔，在所述通孔内填充金属形成第二金属插塞24。
接着，如图3所示，在所述顶层介质层23与所述第二金属插塞24上依次形成顶层金属材料层25’、掩膜层26以及光刻胶层27。
接着，如图4所示，对所述光刻胶层27进行曝光与显影，形成图形化的光刻胶层(未图示)，以图形化的光刻胶层为掩膜，对所述掩膜层26以及所述顶层金属材料层25’进行刻蚀至暴露出所述顶层介质层23，之后去除所述图形化的光刻胶层以及所述掩膜层26形成顶层金属层25。
接着，如图5所示，在所述第二介质层23与所述顶层金属层25上形成钝化层28与氮化硅层29，接着对所述氮化硅层29与所述钝化层28进行刻蚀至暴露出至少部分所述顶层金属层25，以便于所述顶层金属层25与外部电路的电连接。
然而，随着顶层金属材料层25’厚度的增加，所述光刻胶层27的厚度也要随着增加，厚度的增加会使得对位标记比较模糊，从而对光刻工艺造成较大的挑战和困难，同时引起了产品良率的大幅降低。
基于上述问题，本发明提供一种LDMOS器件及其制作方法，包括：提供一衬底，在所述衬底上形成LDMOS晶体管、金属互连结构以及顶层介质层，形成多个第一凹槽在所述顶层介质层内，形成顶层金属材料层在所述顶层介质层上，所述顶层金属材料层填充所述第一凹槽并形成第二凹槽，所述第二凹槽与所述第一凹槽在所述衬底上的投影相重叠，以及，以所述第二凹槽为对位标记对所述顶层金属材料层进行图形化，以形成顶层金属层。
相应的，本发明还提供一种LDMOS器件，包括：衬底；位于所述衬底上的LDMOS晶体管、金属互连结构以及顶层介质层，所述顶层介质层内形成有多个第一凹槽；以及，位于所述顶层介质层上的顶层金属层。
在本发明提供的LDMOS器件及其制作方法中，形成顶层介质层之后，首先在所述顶层介质层内形成多个第一凹槽，接着在所述顶层介质层上形成顶层金属材料层，所述顶层金属材料层填充所述第一凹槽并形成第二凹槽，所述第二凹槽与所述第一凹槽在所述衬底上的投影相重叠，然后以所述第二凹槽为对位标记对所述顶层金属材料层进行图形化，形成顶层金属层，以所述第二凹槽为对位标记提高了图形化所述顶层金属材料层时的对位精度，由此提高了对位效率，提高了LDMOS器件的性能，并且提高了产品良率。
为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容做进一步说明。当然本发明并不局限于该具体实施例，本领域的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。其次，本发明利用示意图进行了详细的表述，在详述本发明实例时，为了便于说明，示意图不依照一般比例局部放大，不应对此作为本发明的限定。
图6为本发明一实施例所提供的LDMOS器件的制作方法的流程图。图7～13为本发明一实施例所提供的LDMOS器件的制作方法的各步骤结构示意图。以下结合附图6与附图7～13对本实施例中LDMOS器件的制作方法的各个步骤进行详细说明。
在步骤S100中，请参考图6与图7、8所示，提供一衬底100，在所述衬底100上形成LDMOS晶体管、金属互连结构以及顶层介质层。
所述衬底100的材料可以为单晶硅(Si)、单晶锗(Ge)、硅锗(GeSi)或碳化硅(SiC)，也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等III-V族化合物。在本实施例中，所述衬底100的材料优选为单晶硅(Si)。
首先，请参考图7所示，在所述衬底100上形成氧化层140，所述氧化层140的材质优选为氧化硅，可以通过热氧化的方法形成，也可以通过化学气相沉积的方法形成。接着，在所述氧化层140上形成氮化层(未图示)，所述氮化层的材质优选为氮化硅，可以通过化学气象沉积的方法形成。接着，依次刻蚀所述氮化层、所述氧化层140以及部分所述衬底100以形成多个浅沟槽，然后在所述浅沟槽内填充绝缘材料以形成浅沟槽隔离结构150，最后还包括去除所述氮化层，使得所述浅沟槽隔离结构150的上表面高于所述氧化层140的上表面。
接着，请继续参考图7所示，通过离子注入的方式在所述衬底100内形成阱区，本实施例中，形成P型阱区110与N型阱区120。接着，在所述氧化层140上形成栅极160。然后，在所述栅极160两侧的所述P型阱区110内形成源区130与漏区130’，且所述源区130与漏区130’位于所述衬底100的上表面之下，即所述源区130与所述漏区130’的上表面与所述衬底100的上表面相重叠。至此形成所述LDMOS晶体管。
接着，请继续参考图7所示，形成层间介质层170，所述层间介质层170覆盖所述氧化层140与所述浅沟槽隔离结构150，所述层间介质层170的材质优选为氧化硅。之后，刻蚀所述层间介质层170以形成暴露所述源区130与所述漏区130’的通孔，然后填满所述通孔形成第一金属插塞180。例如：形成覆盖所述通孔侧壁和底部表面以及所述层间介质层170的扩散阻挡材料层，可以通过溅射工艺形成所述扩散阻挡材料层；在所述扩散阻挡材料层上形成金属材料层，所述金属材料层填满所述通孔，可以采用溅射和电镀工艺形成所述金属材料层；去除所述层间介质层170表面上多余的金属材料层与扩散阻挡材料层，在所述通孔中形成第一金属插塞180。之后形成第一阻挡层190，所述第一阻挡层190覆盖所述层间介质层170与所述第一金属插塞180。所述第一阻挡层190的材质优选为氮化硅。
接着，请参考图8所示，在所述第一阻挡层190上形成第一介质层200，所述第一介质层200的材质优选为氧化硅。然后，依次刻蚀所述第一介质层200与所述第一阻挡层190至暴露出所述第一金属插塞180，形成一沟槽。然后在所述沟槽内填充金属材料以形成第一金属互连线210。
当然，之后还可以采用相同的方法形成第二阻挡层、第二介质层以及第二金属互连线等以形成金属互连结构，所述金属互连结构包括多层金属互连线，且具体层数可以根据实际需求确定。
接着，请继续参考图8所示，形成顶层阻挡层220，所述顶层阻挡层220覆盖所述第一介质层200以及所述第一金属互连线210，所述顶层阻挡层220的材质优选为氮化硅。然后在所述顶层阻挡层220上形成顶层介质层230，所述顶层介质层230覆盖所述顶层阻挡层220，所述顶层介质层230的材质优选为氧化硅。然后，依次刻蚀所述顶层介质层230与所述顶层阻挡层220以形成暴露所述第一金属互连线的通孔。然后，在所述通孔内填充金属材料形成第二金属插塞240，可以采用与形成所述第一金属插塞180相同的方法形成所述第二金属插塞240。
需要说明的是，本发明实施例仅简单介绍了在所述衬底100上形成LDMOS晶体管、金属互连结构以及顶层介质层的其中一种方法，本发明并不局限于该方法，并且本发明也并不局限于图8所示的结构。
在步骤S200中，请参考图6与图9所示，形成多个第一凹槽261在所述顶层介质层230内。
具体的，形成第一光刻胶层(未图示)在所述顶层介质层230上，图形化所述第一光刻胶层以形成图形化的第一光刻胶层，接着以所述图形化的第一光刻胶层为掩膜，刻蚀所述顶层介质层230以形成多个第一凹槽261，最后去除所述图形化的第一光刻胶层。
本实施例中，可以首先在所述顶层介质层230上形成第一掩膜层250，接着通过图形化的第一光刻胶层依次刻蚀所述第一掩膜层250与顶层介质层230以形成多个第一凹槽261，之后还包括去除所述第一掩膜层250。所述第一凹槽261的深度介于
例如所述第一凹槽261的深度为
或
优选的，所述第一凹槽261的深度为
图14为本发明一实施例所提供的第一凹槽的俯视示意图，请参考图14所示，在本发明优选实施例中，所述第一凹槽261呈长条状，且所述第一凹槽261的个数为8个，每两个所述第一凹槽261相邻且相互平行组成一组，四组所述第一凹槽261组成正方形，该形状后续作为对位标记来进行对位，并且该形状构成的对位标记清晰可见，能够进行精确对位。当然，在其他实施例中，所述第一凹槽261可以呈现不同的形状，也可以有不同的数量，还可以组成不同的形状，本发明对此不作限定，只要后续可以实现精确对位即可。
在步骤S300中，请参考图6与图10所示，形成顶层金属材料层270’在所述顶层介质层230上，所述顶层金属材料层270’填充所述第一凹槽261并形成第二凹槽262，所述第二凹槽262与所述第一凹槽261在所述衬底100上的投影相重叠。
本实施例中，所述顶层金属材料层270’填满所述第一凹槽261并在所述顶层金属材料层270’内形成第二凹槽262，在其他实施例中，所述顶层金属材料层270’也可以部分填充所述第一凹槽261从而在所述第一凹槽261内形成所述第二凹槽262，可以根据所述顶层金属材料层270’的厚度以及实际的工艺条件来决定，本发明对此不作限定。
当然，所述第一凹槽261与所述第二凹槽262在所述衬底100上的投影可以完全重叠，也可以部分重叠，也需要根据实际的工艺条件来确定。
所述顶层金属材料层270’优选为铝，且所述顶层金属材料层270’的厚度介于
之间，例如：所述顶层金属材料层270’的厚度为
或
优选的，所述顶层金属材料层270’的厚度为
在其他实施例中，所述顶层金属材料层270’也可以是其他范围内的厚度。本发明对此不作限定，只要能够通过形成凹槽的方法得到清晰的对位标记即可。
在步骤S400中，请参考图6与图11、12所示，以所述第二凹槽262为对位标记对所述顶层金属材料层270’进行图形化，以形成顶层金属层270。
首先，请参考图11所示，形成第二光刻胶层290在所述顶层金属材料层270’上，所述第二光刻胶层290填充所述第二凹槽262并形成第三凹槽263，所述第三凹槽263与所述第二凹槽262在所述衬底100上的投影相重叠。本实施例中，在形成所述第二光刻胶层290之前，还包括：形成第二掩膜层280在所述顶层金属材料层上。当然，所述第三凹槽263与所述第二凹槽262在所述衬底100上的投影可以完全重叠，也可以部分重叠，可以根据实际的工艺条件来确定。
接着，以所述第三凹槽263为对位标记对所述第二光刻胶层290进行图形化，以形成图形化的第二光刻胶层。所述第三凹槽263在所述第二光刻胶层上构成清晰的对位标记，使得曝光时对位精度更高，提高了对位效率，且对位的成功率也更高。可以理解的是，由于所述第一凹槽261的存在，形成所述顶层金属材料层270’时形成了所述第二凹槽262，形成第二光刻胶290时形成了第三凹槽263，因此所述第三凹槽263与所述第二凹槽262、所述第一凹槽261的数量、形状及排列均一致，因此可以通过对所述第一凹槽261进行设置来确定最终对位标记的形状与结构。
接着，以所述图形化的第二光刻胶层为掩膜刻蚀所述顶层金属材料层270’，以形成顶层金属层270。如图12所述，此时，形成于顶层介质层230上的第一凹槽261也被暴露出来。最后，去除所述图形化的第二光刻胶层。
请参考图13所示，在本实施例中，在形成所述顶层金属层270之后，还包括形成钝化层300，所述钝化层300覆盖所述顶层金属层270与所述顶层介质层230。形成所述钝化层300之后，还可以在所述钝化层300上形成氮化硅层310。
接着，依次刻蚀所述氮化硅层310与所述钝化层300至暴露出至少部分所述顶层金属层270，形成第四凹槽320。
本发明提供的LDMOS器件及其制作方法中，形成顶层介质层230之后，首先在所述顶层介质层230内形成多个第一凹槽261，接着在所述顶层介质层230上形成顶层金属材料层270’，所述顶层金属材料层270’填充所述第一凹槽261并形成第二凹槽262，所述第二凹槽262与所述第一凹槽261在所述衬底100上的投影相重叠，然后以所述第二凹槽262为对位标记对所述顶层金属材料层270’进行图形化，形成顶层金属层270，以所述第二凹槽262为对位标记提高了图形化所述顶层金属材料层270’时的对位精度，由此提高了对位效率，提高了LDMOS器件的性能，并且提高了产品良率。
相应的，本发明还提供一种LDMOS器件，采用如上所述的LDMOS器件的制作方法制作而成。请参考图13所示，所述LDMOS器件包括：
衬底100；
位于所述衬底100上的LDMOS晶体管、金属互连结构以及顶层介质层230，所述顶层介质层230内形成有多个第一凹槽261；以及，
位于所述顶层介质层230上的顶层金属层270。
优选的，位于所述顶层介质层230与顶层金属层270上的钝化层300，且所述钝化层300内形成有第四凹槽320，所述第四凹槽320暴露出所述顶层金属层270。
具体的，在所述衬底100上形成有氧化层140，在所述氧化层140以及所述衬底100内形成有多个浅沟槽隔离150。所述LDMOS晶体管包括：形成于所述衬底100内的P型阱区110与N型阱区120，形成于所述氧化层140上的栅极160，形成于所述栅极160两侧的所述P型阱区110的源区130与漏区130’，所述源区130与漏区130’的上表面与所述衬底100的上表面平齐。
在所述氧化层140、浅沟槽隔离结构150以及栅极160上形成有层间介质层170，所述层间介质层170内形成有第一金属插塞180。
所述金属互连结构包括：形成于所述层间介质层170上的第一阻挡层190与第一介质层200，所述第一介质层200与所述第一阻挡层190内形成有与所述第一金属插塞180电连接的第一金属互连线210。在所述第一介质层170上还可以依次形成有多层阻挡层、多层介质层以及多个第一金属互连线。
请参考图14所示，在本发明优选实施例中，所述第一凹槽261呈长条状，且所述第一凹槽261的个数为8个，每两个所述第一凹槽261相邻且相互平行组成一组，四组所述第一凹槽261组成正方形，该形状后续作为对位标记来进行对位，并且该形状构成的对位标记清晰可见，能够进行精确对位。当然，在其他实施例中，所述第一凹槽261可以呈现不同的形状，也可以有不同的数量，还可以组成不同的形状，本发明对此不作限定，只要后续可以实现精确对位即可。
由于位于所述顶层介质层230内的第一凹槽261，后续在形成所述顶层金属层270的过程中可以清晰的对位，从而使得最终形成的第四凹槽320能够精确的暴露出所述顶层金属层270。
综上所述，本发明提供的LDMOS器件及其制作方法中，形成顶层介质层之后，首先在所述顶层介质层内形成多个第一凹槽，接着在所述顶层介质层上形成顶层金属材料层，所述顶层金属材料层填充所述第一凹槽并形成第二凹槽，所述第二凹槽与所述第一凹槽在所述衬底上的投影相重叠，然后以所述第二凹槽为对位标记对所述顶层金属材料层进行图形化，形成顶层金属层，以所述第二凹槽为对位标记提高了图形化所述顶层金属材料层时的对位精度，由此提高了对位效率，提高了LDMOS器件的性能，并且提高了产品良率。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (7)
1.一种LDMOS器件的制作方法，其特征在于，包括:
提供一衬底，在所述衬底上形成LDMOS晶体管、金属互连结构以及顶层介质层；
形成多个第一凹槽在所述顶层介质层内；
形成顶层金属材料层在所述顶层介质层上，所述顶层金属材料层填充所述第一凹槽并形成第二凹槽，所述第二凹槽与所述第一凹槽在所述衬底上的投影相重叠；以及，
以所述第二凹槽为对位标记对所述顶层金属材料层进行图形化，以形成顶层金属层；
其中，形成顶层金属层的方法包括:
形成第二光刻胶层在所述顶层金属材料层上，所述第二光刻胶层填满所述第二凹槽并形成第三凹槽，所述第三凹槽与所述第二凹槽在所述衬底上的投影相重叠；
以所述第三凹槽为对位标记对所述第二光刻胶层进行图形化，以形成图形化的第二光刻胶层；
以所述图形化的第二光刻胶层为掩膜刻蚀所述顶层金属材料层，以形成顶层金属层。
2.如权利要求1所述的LDMOS器件的制作方法，其特征在于，所述第一凹槽的深度介于
3.如权利要求2所述的LDMOS器件的制作方法，其特征在于，所述第一凹槽的深度为
4.如权利要求1所述的LDMOS器件的制作方法，其特征在于，所述第一凹槽呈长条状，且所述第一凹槽的数量为8个，每两个所述第一凹槽相邻且相互平行组成一组，四组所述第一凹槽组成正方形。
5.如权利要求l所述的LDMOS器件的制作方法，其特征在于，所述顶层金属层包含铝层，且所述顶层金属层的厚度介于
之间。
6.如权利要求1所述的LDMOS器件的制作方法，其特征在于，形成所述第一凹槽的步骤包括:
形成第一光刻胶层在所述顶层介质层上；
图形化所述第一光刻胶层，形成图形化的第一光刻胶层；
以所述图形化的第一光刻胶层为掩膜，刻蚀所述顶层介质层以形成多个第一凹槽。
7.如权利要求1～6中任一项所述的LDMOS器件的制作方法，其特征在于，在形成顶层金属层之后，还包括:
形成钝化层，所述钝化层覆盖所述顶层金属层与所述顶层介质层；
刻蚀所述钝化层，至暴露出至少部分所述顶层金属层。
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4992394A (en) * | 1989-07-31 | 1991-02-12 | At&T Bell Laboratories | Self aligned registration marks for integrated circuit fabrication |
| US7847351B2 (en) * | 2008-04-11 | 2010-12-07 | Texas Instruments Incorporated | Lateral metal oxide semiconductor drain extension design |
| CN102420214A (zh) * | 2010-09-25 | 2012-04-18 | 中芯国际集成电路制造(上海)有限公司 | 形成强化对准标记的方法以及半导体器件 |
| CN102945842A (zh) * | 2012-11-21 | 2013-02-27 | 上海宏力半导体制造有限公司 | 对准标记及其制造方法 |
| CN103296063A (zh) * | 2012-03-01 | 2013-09-11 | 台湾积体电路制造股份有限公司 | 用于高电压mos晶体管的装置和方法 |
-
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4992394A (en) * | 1989-07-31 | 1991-02-12 | At&T Bell Laboratories | Self aligned registration marks for integrated circuit fabrication |
| US7847351B2 (en) * | 2008-04-11 | 2010-12-07 | Texas Instruments Incorporated | Lateral metal oxide semiconductor drain extension design |
| CN102420214A (zh) * | 2010-09-25 | 2012-04-18 | 中芯国际集成电路制造(上海)有限公司 | 形成强化对准标记的方法以及半导体器件 |
| CN103296063A (zh) * | 2012-03-01 | 2013-09-11 | 台湾积体电路制造股份有限公司 | 用于高电压mos晶体管的装置和方法 |
| CN102945842A (zh) * | 2012-11-21 | 2013-02-27 | 上海宏力半导体制造有限公司 | 对准标记及其制造方法 |
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