CN110263361A - 用于多核芯片的集成电路布局配线 - Google Patents

Abstract

一种集成电路片上系统(SOC)包括半导体衬底、由形成于该衬底中的多个晶体管构成的多个部件以及在这些部件之间提供电连接的多条互连线路。无沟道设计的使用消除了在芯片的顶部表面上的互连沟道。反而，互连线路在顶部金属化层内互相抵靠，从而保留了5‑10％的芯片资产。通常沿着在部件之间的互连沟道定位的时钟缓冲器反而位于衬底的包含这些部件的区域内。无沟道集成电路的设计规则准许馈通互连并排除多扇出互连。

Description

用于多核芯片的集成电路布局配线

分案申请说明

本申请是申请日为2015年11月10日、申请号为201510762682.4、名称为“用于多核芯片的集成电路布局配线”的中国专利申请的分案申请。

技术领域

本披露涉及集成电路(IC)芯片架构和布局领域，并且更具体地涉及对互连线路和总线线路的高效布线。

背景技术

图1是多核计算机架构的一个示例的框图，其中，许多总线在常规的集成电路裸片10的多个分割区段之间承载数据。具体地，集成电路裸片10是包含具有晶体管的多个微电子部件以及形成在半导体衬底中的互连配线的片上系统(SOC)。这些微电子部件通常包括一个或多个微处理器14以及支持这些微处理器14的操作的多个支持部件12。例如，这些微处理器14可以包括中央处理单元(CPU)、图形处理器、数字信号处理器(DSP)、微控制器等。这些支持部件12可以包括集成电路裸片10上的许多类型的操作单元(包括存储器，其可以是RAM、ROM、EPROM、闪存、缓存等)中的任何一种。这些支持部件12还可以包括存储器交换接口、移位寄存器、加速器逻辑块、外围电路、算术逻辑单元(ALU)、显示器驱动器、电源、电压调节器、时钟电路、定时器以及集成电路裸片10适当地操作所需要的任何数量的存储器阵列或逻辑单元。SOC集成电路裸片可以用于建立例如多媒体内容接收器(如，线缆或卫星TV机顶盒；线缆和互联网调制解调器；无线路由器；膝上计算机；平板计算机；智能电话或其他电子硬件项)。

随着多核芯片架构的激增，对将所有这些不同的支持部件12和微处理器14相互互连在一起的许多配线层的需求大大激增。相应地，目前在集成电路裸片10上需要大量的总线16连同总线桥电路18以便适当地将所有的部件相互连接并确保适当的芯片操作。

互连线路(通常被称为总线16)提供了在这些各种支持部件12与微处理器14之间的连接。此外，总线桥电路18将总线相互联接。在集成电路裸片10上的任何部件都可以被耦接至该部件进行适当操作而需要的连接所针对的任何其他部件。

图2A展示了集成电路裸片10的现有示例性布局，该集成电路裸片是具有大约100-120mm²的裸片大小的片上系统(SOC)。在图2A中，与图1中所示出的结构类似的结构以相同的参考标号进行标记。图2A清楚地示出了集成电路裸片10的互连，该集成电路裸片具有通常属于如图1中所示出的类型的多核微处理器架构。具体来说，图2A中所示出的布局指示了多个微处理器14、支持部件12(包括存储器单元、多个ALU、DSP、总线桥电路以及其他支持部件12)相对于总线16的位置。针对这些各种部件的电路设计被组合在一起并组织为分离的单元或设计分区15并且被安排在集成电路裸片10上的方便位置处。设计分区15可以或可以不与这些各种微电子部件的物理边界相对齐。具体来说，图2A中所示出的芯片设计包括可以被认为是在每一个设计分区15内的分组的多个支持部件12以及微处理器14。

在图2A中，多个总线16使用多个沟道17来将这些各个部件相互连接。这些沟道17是在芯片上位于设计分区15之间的被特地留出以容纳这些总线16来在不同的部件之间路由信号和数据的开放空间区域。这些沟道17是在任何分区15之外为这些总线16内的多个电互连所预留出的选定面积，这些电互连提供用于对这些不同部件进行连接的接线的主通信干线。根据现有的架构，提供了穿过集成电路裸片10的各个部分而布线的多个沟道17，该多个沟道在图2A中可以被看作是沿着芯片的表面延伸以连接这些各个部件的多条电接线。

常规的芯片设计通常要求在多个主分区15与多个部件12之间的全部互连线路和总线16都在这些沟道17内延伸，从而抑制噪声并且提供对时钟信号的适当维护。具体地，在这些沟道17之下的硅衬底内提供多个放大器、中继站和时钟缓冲器电路以便维持一致的时钟信号并且在这些一致的时钟信号行进至集成电路裸片10内的不同部件时以适当的强度将它们提供给这些不同的部件。

在面积为100-120mm²的SOC裸片上，这些沟道17中的一些沟道可以宽达100-150μm以容纳几千条互连接线，其将以其他方式成为有用的芯片资产。这些沟道17可以占用5-8％的范围内的裸片表面积，通常占用平均大约6％的芯片面积。此外，在这些沟道17内铺设互连线路和总线16的要求使这些线路明显比如果直接连接可能的话以其他方式所需要的线路长。这减慢了芯片操作、要求附加的时钟缓冲器电路并且引入了延迟。例如，时钟延迟和信号传播延迟可能会发生，这些延迟干扰了高效的芯片操作并且必须通过附加电路来适应。

发明内容

根据在此所披露的实施例的原理，片上系统中的多条互连线路直接在分区之间延伸并且不需要在预先建立的沟道内。在优选实施例中，围绕芯片的外围或者没有沟道或者几条沟道被用来将这些集成电路部件互相连接。反而，总线和其他互连线路被直接从一个分区布线到另一个分区并且利用位于该分区内的多个晶体管以提供多个缓冲器电路来加强这些信号和数据的强度。这是通过提供具有几打与几百个之间晶体管的小区域来实现的，这些晶体管被搁置在每个分区内的适当位置处以便在这些互连总线直接穿过不利用这些信号的分区时为这些互连总线提供缓冲器电路，从而它们可以被适当地传送至它们将要在其中被使用的分区。这是在设计过程期间通过以下方式完成的：在形成初始结构布局之后确定需要被互相连接的分区，并且然后建立多个馈通互连位置，在此之后，创建平面图，该平面图包括位于信号所穿过的那些分区之内的那些适当的缓冲站。

附图说明

图1是片上系统(SOC)集成电路裸片和多条总线互连线路的一个示例的示意性框图。

图2A是常规的SOC布局的俯视图，该布局包括多条沟道以承载这些各条互连线路。

图2B是根据在此所描述的一个实施例的SOC布局的俯视图，在该布局中，分区通过抵靠的互连而直接互相耦接在一起，而不需要使用单独沟道。

图2C是图2A中的虚线部分的放大图。

图2D是图2B中的虚线部分的放大图。

图3是根据在此所描述的一个实施例的集成电路裸片的横截面视图，在该集成电路裸片中，相邻的分区包括在芯片的顶部表面下面的金属化层内的多条抵靠的互连线路。

图4是根据如在此所描述的实施例的被划分为六个设计单元分区的集成电路架构的示意性俯视图。

图5是根据现有技术的用于包括多条沟道的电路的电路设计过程的流程图。

图6是根据如在此所披露的那些步骤的无沟道电路设计过程的流程图。

图7A至图7B展示了根据如在此所描述的实施例的对分区进行重新结构化的过程。

图8A至图8B展示了根据如在此所描述的一个实施例的将多个多扇出连接重新配置为多个一对一连接的过程。

图9至图10展示了根据如在此所描述的实施例的馈通插入的过程。

图11展示了如在自动化验证过程期间所检测到的对馈通插入规则的违背。

图12展示了如在自动化验证过程期间所检测到的对多扇出规则的违背。

图13展示了根据本披露的实施例的自动化时钟平衡过程。

具体实施方式

图2B展示了根据一个实施例的无沟道集成电路架构40。无沟道集成电路架构40在半导体衬底上被形成为具有多核架构的裸片，该多核架构包括未被布线在多条沟道内的许多总线线路。具体地，图2B的无沟道集成电路架构40通常包括被直接布线于部件12之间的多条总线16，而不需要使用占用芯片的顶部表面上的空间的专用沟道。无沟道集成电路架构40包括如之前关于图1所描述的多个集成电路部件。这些部件12中的每一个部件都被放置在半导体衬底的表面上的总芯片面积的选定区域或分区15内。这些部件12通过多条局部线路相互连接，这些局部线路被布线在芯片的顶部表面下方并且直接相互抵靠在如在图2B的放大视图中所示出的结点42处。在所示出的示例中，分区15a被连接至分区15b和15c。具体地，15a通过分别标记为16a和16b的两条总线连接至15c。分区15a通过总线16c被耦接至分区15b。分区15d通过互连总线16d被耦接至外围区域15e。可见，这些总线16直接从一个分区15延伸至另一个分区，穿过多个居间分区。这些互连总线线路可以全部或者基本上都在位于衬底表面的下方或接近衬底表面的层内。另外或替代性地，这些互连总线线路可以通过形成于集成电路裸片40中的多个互连过孔和触点而被竖直地布线至下面的层。裸片表面上的外露配线被限制于围绕无沟道集成电路芯片40的边缘的外围面积。因此，没有将总芯片面积的实质部分专用于这些总线16。

当总线16较长时(如16a)，出现的一个问题是：随着信号从在裸片的一侧上的分区15a传递至位于裸片的另一侧上的分区15c，信号的强度下降。因为总线信号所传播的距离以及所期望的低电压和低电流，在分区15a与分区15c之间行进的信号必须在这两个分区之间的各个中间位置处被增强或以其他方式被刷新，以便确保信号不会因为噪声、线路损耗或其他传输问题而被降级或完全丢失。相应地，沿总线16a提供了多个缓冲器电路，以便在信号在这些互连线路上从分区15a被承载至分区15c时对信号进行刷新和加强。缓冲器电路是在信号沿着信号线路传递时对信号进行加强和刷新的任何电路。缓冲器电路可以是多种可接受的电路(包括放大器、中继器电路、中继电路)中的任一种，或者是接受弱信号作为输入、通过对电压和/或电流进行提升来加强该信号并且然后将信号放回到传输线路上(该信号已经被恢复至其原始电压电平和电流电平，从而使得其可以继续朝向其目的地行进而不引起净损耗)的多种已知电路中的任一种。

根据在此所披露的实施例的原理，信号强度指的是传播该信号所使用的功率。至少有两种方式来增大强度、增大信号的电流和/或增大信号的电压。随着信号从第一位置被传输至第二位置，电流可能由于沿着路径的寄生元件而减小，这些寄生元件在传输线路上放置节点并且从传输线路中放掉少量电流。电压可能随着信号从第一位置被传输至第二位置而减小。即，由于传输线路中的电阻，在信号沿着该线路传输期间，电压可能会有减小。作为一个示例，假设其中数字1具有值为3伏特并且数字0具有值为0伏特的电路。在这种系统中，无法确切地确定信号在1.5V处的数字值。进一步地，如果该信号具有在1.3V与1.7V之间的值，一些电路可能在适当地将该信号识别为1或0的过程中出错。

如果将具有值为1的数字信号放置在具有值为3伏特的传输线路16上，随着该信号沿着该线路行进，电压可能会降到2.8伏特，然后在沿着线路的更远的点处，其可能为2.5V或2.3V。虽然在2.3伏特的值处其仍将被认为是逻辑1，如果其降得更远，其可能会达到某个值，在该值中其可能会被一些电路解释为数字0。令人期望的是，确保电压不会减小(或增大)足够多而使得其值可能被认为已经从其原始值发生变化。相应地，缓冲器电路将在2.3V上的信号作为输入而接收并且将信号输出在满3V上，或者作为.7伏特并且将其输出为0伏特。其还可以增大信号中的电流或者增大电压和电流两者。在一些实例中，这些缓冲器电路可以包括纠错电路、噪声消除电路以及其他电路，以便确保由在分区15a内的部件发送的原始信号被适当地刷新并继续沿着线路朝向其目的地分区15c而被传输。取决于所使用的电路类型，缓冲器电路可以涉及几打晶体管以便提供适当的放大和缓冲，或者在一些实例中，可以包括几百个或几千个晶体管。例如，单个分区15可以包括四百万个到八百万个范围内的晶体管。通过提供从总线16a向下到这些缓冲器电路所位于的硅衬底的多个连接过孔、触点和互连线路来将这些缓冲器电路放置在沿着传输总线线路16a的必要位置处。在分区15f之外分配非常小的空间以便提供用于总线线路16a的那些缓冲器电路。即，在总线线路16a正下方的少量面积被留出并且不被分区15f使用。此较小的面积(如之前所述，其可能包含几打晶体管，或者在一些情况下，几百个晶体管)提供了专用于对在总线线路16a上从分区15a行进至分区15c的信号进行缓冲的缓冲器电路。因此，其没有被其所位于的分区使用，而是被留出以用作用于穿过该分区的各条总线线路的缓冲站。

图3示出了根据一个实施例的在无沟道集成电路架构40的分区15d与外围区域15e之间的示例性结点42的横截面图。通常，无沟道集成电路架构40可以具有在八个到十五个范围内的金属层，其中，经常使用的是九个到十二个金属层电路。用于总线16a的互连线路将通常被承载在恰好位于裸片表面下方的那些上部金属层中，例如，在具有十二个金属层的无沟道集成电路架构40中的金属层9-12。在具有十个金属层的无沟道集成电路架构40中，用于总线16a的那些互连线路通常被承载在层7-10中。图3示出了在顶部金属层44中的在分区15d与外围区域15e之间的结点42处互相抵靠的多个示例性互连。不需要这些抵靠的互连在顶部金属层44中，然而，使用在无沟道集成电路架构40中用于总线16的最上部金属层44可能会更加方便和高效。

多个缓冲器电路形成于无沟道集成电路架构40的晶体管层46中。因此，从这些互连线路和上部金属层提供多个过孔48和多个触点50，以便向下延伸至硅衬底、向缓冲器电路提供输入信号并且然后从该缓冲器电路接收经刷新的输出，该输出然后被放回到在顶部金属层内的那些互连线路上并且继续沿着总线16a传递。一方面，这可以被认为是“穿通”在顶部金属层44与衬底之间的那些绝缘层并且然后为了向缓冲器电路进行分配而征用非常小的占用面积，通常占用用于与在具体分区15或部件12内的其余电路电隔离的缓冲器电路的空间的100-200平方纳米。

图4是根据一个实施例的无沟道集成电路架构40的分区布局的示意性示例。在图4的示例中，示出了被标记为分区1-6的六个分区15。这些分区1-6中的每个分区都包含一个或多个支持部件12和微处理器14，与图1中所示出的那些相对应。如在图4中可以看出的，这些分区1-6被成形为互相互补，从而使得它们直接互相抵靠，而在裸片的顶层上的分区之间不存在空间。具体地，建立多条规则以便创建一种集成电路架构，该集成电路架构不具有沟道或者在一些实例中具有非常少的沟道。第一条规则是：这些分区是包括一切的单元，意味着所有必要的接触焊盘、模拟单元、时钟源等都位于具体分区之内。第二条规则是：用针对那些互连接线的特定规则在顶部金属层44上仅创建两个引脚网，这两个引脚网穿通分区1-6以连接至位于硅衬底内的那些缓冲器电路。例如，这些引脚网是指特定金属层(如金属层8和9)。只有这两个金属层被准许具有多个过孔和多个触点，这些过孔和触点电连接至缓冲器电路并且电连接至传输线路所穿过的但是并不发起或接收信号的那些分区。如在对图4的观察中可以看出的，在非常顶层上没有接线或块。进一步地，形成所有的分区，其中，完全互补的边界直接并且完全地互相抵靠。

为清晰起见，图4中仅示出三条总线16：16x、16y和16z。总线16x将分区6连接至分区3；总线16y将分区3连接至分区5；并且总线16z将分区6连接至分区1。正如可以认识到的，标准的无沟道集成电路架构40将具有数百个互连，在此仅由三条这样的总线16来表示。

更详细地观察图4，可以看出，互连线路16z从在芯片的下侧上的分区6跨分区4和分区2延伸到达分区1。互连线路16z被选择为用于提供在必须被连接至位于分区1内的电路的位于分区6内的电路之间的最短可能路径，而无需考虑总线16z所穿过的那些居间分区。另外，选择信号路由，而无需考虑总线线路16z将要穿过的电路的类型。因此，总线16z可以穿过例如多个存储器电路，因为形成总线16z的那些中间互连线路位于远高于在这些单独的分区内部的操作电路中的任何操作电路的那些上部金属层上(例如，金属层7-10)。相应地，这些上部金属层可以被分配为用于总线线路16将这些各个分区互相互连。

在一个实施例中，集成电路裸片可以被认为具有在不同类型的芯片上的大量逻辑单元。广泛地说，微处理器14和支持部件12两者各自均可以被认为是逻辑单元。这两个部件都包含多个电路，这些电路执行多个逻辑功能并且由晶体管逻辑组成并且执行多个逻辑操作。这些逻辑单元12和14中的每个逻辑单元都被放置在分区15内并且通过直接抵靠的多条局部互连线路或通过如图4中所示出的多条总线16连接至其他逻辑单元(无论是12、14还是另一种类型的逻辑单元)。在所示出的示例中，一个分区15被连接至其他分区15，每个分区通常都包括两种类型的逻辑单元，微处理器部件14和支持部件12。具体地，沿着标记为16y的两条互连线路，分区编号5的那些逻辑单元被连接至分区3。在互连线路16x上，分区编号6的那些逻辑单元被耦接至的分区编号3的逻辑单元12。可见，这些互连线路16直接从一个分区延伸至另一个分区，在其他分区下方穿过。如之前所讨论的，当信号必须穿过在相对侧之间的整个芯片时，随着信号离开第一分区，其可能不具有足以到达目的地分区的强度。在现有技术中，通过具有包含多个缓冲器电路的多个专用沟道来适应这种情况以便在信号沿着这些沟道被承载时对这些信号进行刷新和缓冲。这些沟道在这些分区中的任何一个分区的外部并且是包含这些缓冲器电路的专用沟道区域。根据在此所披露的实施例，规定分配在线路16z所穿过的分区的中心附近被留出的非常小的区域(例如，几百平方纳米的芯片资产)以便提供用于从分区6传递至分区1的信号的多个缓冲器电路，而不是提供专用于多个缓冲器电路并且这些互连总线16中的每一个互连总线所穿过的分离沟道。具体地，分区4将具有大致定位在线路16z正下方、在其中心处的一个缓冲器电路以便对在分区6与分区1之间行进的信号进行刷新和加强。分区2也将在线路16z正下方包含一个或两个缓冲器电路，该一个或两个缓冲器电路作为专用空间被留出、被分配在该分区内并且不用于该分区的主要功能。例如，分区2可以包括具有各种微处理器功能的CPU或者专用于构成分区2的多个支持部件12的多个电路，其中，这些部件12包括ROM、RAM、专用寄存器以及对微处理器而言常用的其他电路。为传输线路16z服务的这些缓冲器电路不是此部件12的一部分，而是建立于仅用于传输线路16z的缓冲器电路的所留出的专用面积。这不需要硅衬底中的某个较小数量的资产，然而，这是显著小于如在图2中所示出的用于现有技术的那些宽沟道12所需的资产。具体地，总线线路16z没有延伸穿过专用区域。相反，几乎整个路径直接穿过在分区4和分区2中并且构成那个分区的那些功能电路的多个有用电路。仅在沿其路径的一个或两个位置处存在位于互连路径正下方的缓冲器电路，该缓冲器电路接收信号、对其进行刷新并且将其放回到传输线路16上。

图4中所示出的传输线路的其他示例包括将分区6连接至分区3的总线线路16x以及将分区3连接至分区5的总线线路16y。

当互连线路16较长时(如16z)，问题之一是：随着信号从在裸片的一侧上的分区6传递至在裸片的另一侧上的分区1，信号的强度下降。因为需要传播的距离以及所期望使用的低电压和低电流，在逻辑单元之间行进的信号必须在这两个分区之间的各个位置处被增强或以其他方式被刷新，以便确保信号不会因为噪声、线路损耗或其他传输问题而丢失。相应地，沿信号线路16z提供了多个缓冲器电路，以便在信号在这些互连线路上从分区编号6被承载至分区编号1时对信号进行刷新和加强。缓冲器电路是在信号沿着信号线路传递时对信号进行加强和刷新的任何电路。所使用的缓冲器电路可以是目前现有技术中已知的许多种缓冲器电路中的任何一种。在现有技术中已知的缓冲器电路之间是一对CMOS反相器，该对CMOS反相器接收略微小于全数字式反相器的输入并且在全数字式反相器处输出信号。其他缓冲器电路包括与门、与非门、或门和或非门的多种组合。已知多种可以发源电流和吸收电流的缓冲器电路，包括具有或者MOS晶体管和双极型晶体管或者其组合的那些缓冲器电路。缓冲器电路可以是多种可接受的电路(包括放大器、中继器电路、中继电路)中的任一种，或者是在其输入端接收弱信号、通过提供增大的电压或电流或两者来加强该信号并且然后将信号放回到传输线路上(该信号已经被恢复至较高的电压电平和/或电流电平以及在一些情况下其原始的电压电平和/或电流电平，从而使得其可以继续朝向其目的地行进而没有损耗)的多种已知电路中的任一种。在一些实例中，这些缓冲器电路可以包括纠错电路、噪声消除电路以及其他电路，以便确保由第一分区电路15发送的原始信号被适当地刷新并继续沿着线路朝向其目的地分区电路15而被传输。取决于所使用的电路类型，缓冲器电路可以涉及几打晶体管以便提供适当的放大和缓冲，或者在一些实例中可以包括几百个或几千个晶体管。例如，单个分区15可以包括四百万个到八百万个范围内的晶体管。通过提供从线路16z向下到这些缓冲器电路所位于的硅衬底的连接过孔、触点和互连线路来将这些缓冲器电路放置在沿着传输线路16z的必要位置处。在该线路所穿过的分区15之外分配非常小的空间以便提供用于线路16的那些缓冲器电路。即，在线路16正下方的少量面积被留出并且不在分区15内部的几个位置处被那个分区使用。此较小的面积(如之前所述，其可能包含几打晶体管，或者在一些情况下几百个晶体管)提供了专用于对在线路16上从分区编号6行进至分区编号1的信号进行缓冲的缓冲器电路。因此，此面积没有在分区编号4和3内部的具体位置处被使用，而是被留出以用作用于穿过该分区的总线线路的缓冲站。通常，较长线路(如16z)可能具有3到5个缓冲器站电路。因此，在分区6与分区1之间的3个(或者可能5个)不同位置处，多个过孔和多个触点向下连接至衬底从而使得它们可以到达位于分区编号4和分区编号2内的缓冲器电路。一些线路16可能仅需要单个缓冲器电路并且一些可能不需要。缓冲器电路逻辑仅占用其所位于的地方较小的空间，这将意味着在每个分区内仅留出在该分区内保持该缓冲器电路的较小的面积。进一步地，这些缓冲器电路仅位于需要它们的地方并且没有沿着每条线路16的整个长度。

图5示出了在目前集成电路设计公司通常用来组织和按顺序排列任务的类型的现有设计过程70中的一系列步骤。

在72处，首先设计了有待用于常规的集成电路裸片10中的单独的处理器14和支持部件12。如先前所解释的，每个集成电路芯片包含大量的部件12，并且每个部件足够复杂从而使得单个设计工程师团队被选择为将每个部件作为分离的设计单元来设计。从而，电源设计单元可以具有五到六位设计者的团队，CPU可以具有十二位设计者的团队，这些各个存储器在设计团队上也可以具有六人与十五人之间。在每个设计单元完成之后，对其进行检查和测试以确保在步骤72结束时其准备好组装到针对无沟道集成电路架构40的最终顶层设计中。

在74处，将这些设计单元组织到多个分区15中。在一些实施例中，一个以上的设计单元可以位于单个分区内。例如，通常微处理器14的所有部分都将在还可以包括各种类型的存储器(如ROM、RAM、EEPROM等)的单个分区内。

在76处，对指定用于每个分区15的边界的顶部平面图进行布设。然后，这些边界定义这些各个沟道17在分区15之间的被允许的位置，这些沟道将在这些设计单元之间对互连线路进行布线。然后，对总线架构进行布设，如在图2A中所示出的那样创建那些沟道17以将这些各个分区15互相连接。

在78处，在完成顶部平面图之后，以尽可能紧凑和高效的方式来组织对应于分区15的每个设计分区单元(PU)，并且决定多个连接引脚的位置。这些分区单元布局被相互平行地生成。

在80处，通过执行放置并旋转(P&R)操作来在裸片上安排这些设计分区单元。

在82处，与步骤78和80相平行地，设计那些上部金属层，以便根据沟道设计来互连所有的分区15。

在84处，设计根据顶层设计来继续进行对这些上部金属层的放置和旋转，连同那些时钟以及在这些各个分区之间的时序。时钟树同步(CTS)操作利用时钟树缓冲器来将多个时钟信号耦接至多个同步元件。该时钟树缓冲器对时序中的损耗进行补偿，并且这允许将时钟信号连接至多个部件。

在86处，执行静态时序分析(STA)以计算沿着具体通信路径需要多少缓冲器并且确认物理设计布局满足将确保适当的电路时序的多个预先确定的目标。

在88处，完成全芯片设计。

这些是在现有技术中已知的当前设计过程的步骤。

图6示出了在一种用于组织任务以通过修改基于沟道的集成电路架构10来创建无沟道集成电路架构40的设计方法90的一系列步骤。图6展示了用于一种芯片的那些设计步骤，在该芯片中，互连线路直接在各个部件和分区之间延伸而不需要使用所设计的沟道以承载总线互连结构。设计方法90用于确保在集成电路裸片40的顶层不存在配线。设计方法90可以用于创建新的芯片设计或适配现有的基于沟道的芯片设计以创建无沟道设计。

步骤72和74通常与在常规设计中是相同的，其中，在72处用于多个单独部件12的设计单元被平行地形成，并且然后在步骤74处这些设计单元被组织为目标分区。然而，在74处用于安排分区的规则通常对无沟道设计和对基于沟道的设计来说是不同的。从而，在74处，对无沟道设计进行重新结构化来安排这些分区以便包括更多或更少的设计单元。

通过将这些分区设计为包括一切的并且通过基于分区的通信需求来将它们互相邻近地放置，可以使总体芯片设计更高效，因为互连线路被缩短或被消除。例如，可以根据在图7B中所示出的包括标记为15-1至15-4的多个分区15的无沟道布局75来进一步对图7A中所示出的对设计单元的常规安排73进行重新安排。例如，可能有总共100个设计单元被安排到六个分区15中。在无沟道布局75中，推荐将集成电路芯片40的所有电路(如，数字部件12a、模拟部件12b、I/O部件12c、接口单元、存储器、电源电路等)都分组为顶层分区集，从而使得单独的设计单元并不保持在顶层设计中的多个分区之外。具体地，这些分区15被设计为包括一切的单元。在具体分区15内支持核微处理器14将需要的所有焊盘、模拟单元、时钟源和其他支持部件都包含在那个包括一切的分区内。分区15(在图7B中被示出为15-1、15-2、15-3和15-4)被组织为使得那些顶部单元的边界被拉伸为互相互补，而在沟道内不需要任何附加的配线。在芯片的顶层上的相邻分区之间不允许有空间。尽可能地，频繁地交换信号的相邻单元互相抵靠，例如，主存储器分区(如SRAM或DRAM)将直接抵靠相关联的CPU分区，这最大限度地利用了那个存储器。输入/输出电路将在芯片的边缘处并且直接抵靠频繁地访问输入和输出信号的CPU。这些分区可以以任何期望的物理形式被成形、组织并拉伸为互相抵靠，其示例之前已经在图4中示出。

然后，每个分区15-1至15-4都被设计为具有在至少一个或可能两个上部金属层内可用的开放连接，其中在单独分区P1-P4的第一个设计中留出用于可用的互连接线的空间。优选地，在顶部三个或四个金属层之下的所有金属层都被包含在分区自身内。这些上部金属层中的两个(如，层9和层10)或在具有较少金属层的芯片内的层7和层8具有可用的并且被预留以供形成总线16的网状互连结构使用的空间。此外，在步骤74期间，执行对将要提供互连接线的那些顶层网的初始布局，这些互连接线将把一个分区连接到另一个分区。

在92处，在对这些分区进行一般布设之后，执行多扇出固定过程。将要在分区P1-P4之间承载信号的每个单独电路连接在信号的发起或终止处开始并且直接延伸到用于有待被交换的信号的终止或发起的分区，而不是使这些互连线路中的许多互连线路分组到一起并作为单个总线跨集成电路裸片40从一个位置传递到另一个位置。在现有技术设计中，通常将所有的互连线路收集到公共面积内，所以它们跨裸片占用较宽广的占用面积并且作为从一个分区到另一个分区或者围绕如图2A中所示出的集成电路裸片的外周的沟道而被承载。然而，根据无沟道设计，优选仅有几条互连线路一起从一个分区延伸至另一个分区。如果一个分区通过来自该分区的不同部分的两条分离的互连线路而连接至另一个分区，那么使用多条分离的路径并且这些不需要被结合在一起。

在多扇出固定步骤92中，消除基于沟道的集成电路裸片10中所使用的多个连接扇出，如在图8A至图8B中所展示的。图8A示出了分区A与分区B之间的通常用于基于沟道的设计中的一对四扇出连接。该一对四连接包括扇出至多个输入引脚93a、93b、93c、93d的输出引脚93，每个输入引脚耦接至分区B中的不同部件12。可以通过将该一对四扇出重新指派为四个一对一连接95a、95b、95c和95d来在无沟道设计中对这种连接进行重新配置，如在图8B中所示出的。可以由计算机通过对多扇出连接进行标识并指定不允许这种连接的规则来自动执行该重新配置。

在94处，执行馈通插入过程，在该过程中，将用于在分区之间的那些单独互连线路的优选布线确定并记录为馈通规范。在这个步骤，将以其他方式沿芯片的顶部表面被布线至的最近的沟道的多个连接而是穿过一系列分区15、通过在芯片的顶部表面下方的多条金属线路被布线至目的地。如在图3中所示出的，在邻近分区内的那些金属线路互相抵靠。令人期望地，用来自顶层物理设计师、芯片架构师和总线设计师的输入来开发该馈通规范，以做出关于哪些分区将适于进行馈通的最佳决策。在做出馈通决策中有待考虑的变量包括引脚密度、平面图等。

图9和图10示出了网状拓扑94A和94B，用于在无沟道平面图布局之后在步骤94所进行的针对非相邻分区连接的馈通的示例。图9 示出了第一示例性网状拓扑94A，其中，两个双向馈通102和104被插入到四个不同分区15之间，如下：CPU分区、DQAM分区、D3分区和ETH分区。CPU分区是可能需要围绕其布线连接的非柔性分区的示例，而其他类型的分区在容纳馈通时更柔性。馈通102通过穿过分区D3来将CPU分区连接至ETH分区。馈通104也通过穿过分区D3来将CPU分区连接至DQAM分区。馈通102和104两者均提供连接路径，在这些连接路径中，信号可以在任何方向上行进，由双箭头所指示。可以在馈通表(如表I)中指定这些馈通。馈通表是促进通过计算机代码自动地生成馈通的规则表。值得注意的是，相邻分区不需要馈通。位于相邻分区内的总线线路的引脚互相抵靠而不需要馈通。表I可以进一步被指定为用于处理脚本的列表。

表I：馈通表列出了用于无需使用沟道而连接分区的规则

从	至	穿过
			Cpu	Eth	D3
Dqam	Cpu	D3
			D3	Cpu	无
D3	Dqam	无
			D3	Eth	无

图10示出了第二示例网状拓扑94B，其中，五个馈通106、108、110、112和114被插入到五个不同的分区15(标记为A、B、C、D和E)之间。馈通代码将创建穿过每个分区的路径以实现表II中所示出的规则：双向馈通106通过穿过分区C将分区A连接至分区E。单向馈通108通过穿过分区C、D和A将分区E连接至分区B。单向馈通110通过穿过分区D将分区C连接至分区B。单向馈通112通过穿过分区A和C将分区B连接至分区E。单向馈通114通过穿过分区A将分区B连接至分区C。

优选地，根据在由表I和表II例示的馈通表中所编码的这些各个规则来自动地对这些互连线路进行布设。一旦指定了必要的连接，计算机软件将执行无沟道平面图布局中的馈通插入。

表II：

馈通表列出了用于无需使用沟道而连接分区的规则

从	至	穿过
			A	E	C
B	C	A
			C	B	D
B	E	A、C
			E	B	C、D、A
A	B	无
			A	C	无
A	D	无
			B	D	无
C	D	无
			C	E	无
D	E	无

在96处，在定义这些分区并且指定在这些分区之间的互连之后，对每个分区A-E中的一些晶体管和电路略微进行重新安排以创建包括多个缓冲器电路的无沟道平面图。当重新安排这些分区内的电路时，也可能需要重新安排多个缓冲器电路。例如，将在常规设计中沿着多条沟道定位的多个时钟缓冲器移到在本无沟道设计中的多个分区内。因为这些分区15是包括一切的，多个时钟发生器和多个时钟缓冲器电路都位于每个分区内，所以它们可以互相更加靠近。然而，分区内用于这些缓冲器电路的面积非常小。即，每个分区A-E将通常具有四百万个至六百万个范围内的晶体管。另一方面，缓冲器电路将具有几打与几百个之间的晶体管。因此，在馈通插入步骤94之后，对分区A-E内的那些电路中的一些电路进行一些轻微的重新安排和移动来给触点和过孔以及构成缓冲器电路的晶体管留出空间。

这些缓冲器电路的位置被选择为这样的地方：其将不会造成对正被用于提供缓冲器电路硅的分区A-E的破坏。例如，缓冲器电路将不会被放置在任何存储器(SRAM、DRAM、EPROM等)的存储器阵列的中心。当然，其可以被放置在那些地址缓冲器的频繁地存在多余空间的中间。其还可以被放置在外围电路中，与其中频繁地存在多余空间的冗余电路或备份电路相邻并且还与在下方的备份地址电路或激光器相邻以提供冗余电路连接。

在那些传导总线16所穿过的但是并不在那个具体连接线路上交换信号或数据的分区A-E中，多个缓冲器电路被放置在那些馈通插入位置处。针对每条具体的互连接线的长度和布线位置来考虑该互连接线以确定是否将需要多个缓冲器电路或任何适当的放大器。由于这些分区A-E互相抵靠，在许多实例中，或者不需要互连线路或者将使用非常短的互连线路，从而在许多实例中可以避免缓冲器电路。然而，在互相分离开一定距离的包括芯片的大部分的多个分区中，将需要至少三个(并且有时为五个)缓冲器电路以便重新激励信号以确保当该信号到达目的地分区A-E时其具有足够的电压和电流。使用特定接线在那些上层金属层中仅创建两个金属互连接线(即，两个引脚网)以便穿通这些分区A-E来获得对较小硅区的接入，在该较小硅面积中，将建立从那个分区的剩余部分中所分割出来的定制缓冲器电路。即，每个分区A-E都将具有非常小的面积，如被留出以供用于缓冲器电路中的几百平方纳米，这些缓冲器电路将被用于对在穿过那个分区A-E的那些路径16中的任何一条路径上的信号进行放大和重新发送但是其并不与那个分区交换信号或数据。

根据哪些连接线路需要缓冲器并且这些缓冲器通常位于哪里来确定缓冲器使用。对针对这些分区中的每个分区的规范略微进行放松以便准许将适当的缓冲器电路放置在硅内。然后，对馈通规范的验证发生。这些网可以作为多个分区来传递。例如，如在图4中所示出的，连接分区的互连线路网络可以从分区6延伸至分区1并且穿过分区4。类似地，信号可以在相反的方向上从分区1行进至分区6并且具有在分区4中的缓冲器电路。

在98处，在确定根据需要的互连的位置以及缓冲器电路的位置之后，然后对无沟道平面图设计进行布设以完成完全抵靠的顶部设计。然后，以如图4中所示出的最终图案来将分区1-6选择性地放置在集成电路裸片40中以便在所有的低层金属层和中间层金属层处完全抵靠。即，将要在低于顶部两个或三个层的那些金属层中的任何一个金属层上连接的多个分区互相密切相邻以避免使用不必要的互连线路。无沟道平面图将利用作为承载形成总线16的互连的网的两个金属层来将这些分区1-6互相连接。单独的总线16被尽可能实用地分离开。相应地，该无沟道平面图布局完成。

最后，针对如之前关于现有技术所解释的全芯片设计，执行将分区15组织为多个分区单元的步骤78、P&R步骤82以及静态时序分析步骤86。在STA过程86期间，可以使用计算机辅助设计(CAD)工具来完成精确的设计规则检查(DRC)和验证以确保无沟道设计符合其旨在实现的规则。此外，可以在分区端口上定义转换为实际物理约束的固定I/O条件。

图11展示了在自动化检测程序期间所检测到的对馈通规则的示例性违背。作为示例，图11示出了具有如在图4中所示出的那样安排的多个分区的芯片。穿过DQAM分区从CPU分区至ETH分区对互连116进行布线。互连116违背了馈通规则，如由“X”所指示的。如所示出的，存在两个替代性布线选项：穿过D3而不是DQAM的第一连接118以及从SBC分区穿过CPU分区和D32分区到ETH分区的第二连接120。

图12展示了已经使用自动化验证工具所检测到的对多扇出规则的示例性违背。该违背被标识为位于分区D3内并且被标记出来以便进行纠正。具体地，源自分区15-2内的连接线路被示出为扇出至两个连接引脚，一个连接至分区15-5，并且另一个连接至分区15-6。该1:2扇出被标记为由位于居间分区15-4中的X所指示。然后，可以通过重复步骤92的多扇出固定过程来纠正该违背，其中，指定两个一对一连接来代替该1:2扇出。

方法90与方法92之间的区别之一是对时钟平衡进行不同的处理。图13中示出了用于方法92的示例性时钟平衡方案150。时钟平衡方案150通过在沿着分区之间的连接路径放置的多个时钟缓冲器之间引入多个延迟来确保在分区之间的时序是正确的。例如，这些时钟缓冲器可以沿常规沟道隔开100微米的间隔。然而，因为在本无沟道设计中，这些分区15互相更加靠近并且这些单独的总线线路在不同的位置中，所以需要较少的时钟平衡。因此，时钟缓冲器仅需要沿着完全抵靠的互连线路每隔200微米放置即可。

参照图13，使用无沟道时钟平衡方案150向多个分区单元PU1、PU2和PU3提供同步时钟信号152。然后，向时钟信号152施加抽头延迟154以创建分支或可以被分别地推向每隔分区单元的独立的时钟信号156、158和160。提供了一种平衡架构以确定正确的抽头延迟。如果在该分区单元中有多个电路需要具体的时序，为该时钟提供适当的时延电路以确保在这些分区中的每个分区中的适当时钟时序。当然，每个分区单元的单独设计团队将尝试实现最小时钟插入延迟。当这些分区时钟已经被测试并且是稳定的时，对在时钟的根处的多个抽头延迟进行调整以平衡在每个分区单元内的各个分段。可以根据需要通过向设计发出工程变更命令(ECO)来调整多个抽头延迟。

根据在此所解释的这些设计而准许的一个特征是：抽头延迟提供了所需范围以便以最小的面积和变化性来对时钟的不同电平进行延迟或纠偏。在时钟连接中的任何时钟延迟或抽头延迟对单独的分区单元来说都应该是透明的并且应该提供快速验证。一种可能的解决方案是使用具有基本单元的时钟延迟电路，该基本单元是具有固定负载的延迟缓冲器链。这可以用于根据需要对分区内或分区之间的时钟或时钟时延进行平衡。进一步地，提供了包含抽头延迟的单元，该抽头延迟内部具有多个抽头延迟实例。如果用户在具体分区中需要具有不同延迟的时钟，可以接入该单元的那些单独的抽头以得到具有适当时序和相位延迟的时钟。每个抽头延迟提供一个时钟输入以及由集成电路的总体时钟所控制的多个时钟输出。时钟平衡电路仅影响了具体分区内的配线变化。这准许对时钟变化进行隔离以便从一个分区到另一个分区进行平衡，并且准许延迟单元仅被包含在具体分区自身之内。这使得用于时钟平衡的设计周转时间非常快。

上面所描述的各个实施例可以被组合以提供进一步的实施例。在本说明书中所提及的和/或在申请资料表中所列出的所有美国专利、美国专利申请出版物、美国专利申请、国外专利、国外专利申请和非专利出版物都以其全文通过引用结合在此。如有必要，可以对实施例的各方面进行修改，以利用各专利、申请和出版物的概念来提供更进一步的实施例。

鉴于以上的详细说明，可以对实施例做出这些和其他改变。总之，在以下权利要求书中，所使用的术语不应当被解释为将权利要求书局限于本说明书和权利要求书中所披露的特定实施例，而是应当被解释为包括所有可能的实施例、连同这些权利要求有权获得的等效物的整个范围。相应地，权利要求书并不受到本披露的限制。

Claims (64)

1.一种方法，包括：

根据预定义的分割规则集，将集成电路芯片划分为多个设计单元分区；

配置沟道互连层，其具有被设置在分区之间的沟道化互连线，以形成被包含在所述多个设计单元分区内的无沟道互连层；以及

在所述多个设计单元分区中的至少一个设计单元分区中形成缓冲器电路。

2.根据权利要求1所述的方法，其中所述配置包括：

将所述沟道化互连线布线穿过相邻的分区；以及

布线所述集成电路芯片的多个沟道化多扇出互连线。

3.根据权利要求1所述的方法，还包括：

为所述集成电路芯片分配时钟缓冲区，所述时钟缓冲区与所述多个设计单元分区中的第一分区内的时钟源相邻；

定义所述第一分区的一个或多个输入/输出端口处的输入/输出条件；

确定待应用于所述集成电路芯片的不同部件的时钟信号的时钟延迟的数目；以及

在所述时钟缓冲区中形成时钟缓冲器，以提供所确定的数目的时钟延迟。

4.一种方法，包括：

选择包括微电子部件的多个设计单元；

将所述多个设计单元分配给分区；

构造所述分区，以减少将所述分区彼此电耦合的总线线路的数目；

消除多扇出连接；

产生包括无沟道互连网络的平面图，所述无沟道互连网络包括在所述分区的边界处彼此邻接的电连接；

根据所述平面图布置所述分区；

执行放置并旋转工艺；

执行系统时序分析；

执行时钟平衡程序；

基于所述系统时序分析，所述时钟平衡程序包括基于所述无信道互连网络的拓扑而将时钟缓冲器插入所述分区；以及

在至少一个所述分区中形成缓冲器电路。

5.根据权利要求4所述的方法，其中，消除所述多扇出连接包括：用一对一连接替换所述多扇出连接。

6.根据权利要求4所述的方法，其中，所述时钟平衡程序包括插入抽头延迟。

7.根据权利要求4所述的方法，其中，所述分区包括时钟发生器和时钟缓冲器。

8.根据权利要求4所述的方法，还包括：

根据规则表中编码的规范来执行馈通程序。

9.一种方法，包括：

形成具有多个分区的无沟道集成半导体电路裸片，形成所述无沟道集成半导体电路裸片包括：

在衬底上形成多个金属化层；

在所述衬底中形成多个集成电路部件，所述多个集成电路部件中的每个集成电路部件占据所述多个分区中的不同分区；

在所述多个金属化层中的第一金属化层中形成互连总线，所述第一金属化层通过所述多个金属化层中的至少第二金属化层与所述衬底间隔开，所述互连总线将所述多个分区中的第一分区中的第一集成电路部件电耦合至所述多个分区中的第二分区中的第二集成电路部件，所述互连总线跨所述多个分区中的第三分区延伸；以及

在所述第三分区中形成缓冲器电路，所述缓冲器电路被电耦合至所述互连总线。

10.根据权利要求9所述的方法，其中，形成所述无沟道集成半导体电路裸片包括：

通过在所述多个金属化层中的至少一个金属化层中形成多个互连过孔和触点，将所述缓冲器电路电耦合至所述互连总线。

11.根据权利要求9所述的方法，其中，形成所述多个集成电路部件包括形成微处理器、图形处理器、数字信号处理器、存储器阵列、总线桥和外围逻辑块中的至少一个。

12.根据权利要求9所述的方法，其中形成所述缓冲器电路包括形成所述缓冲器电路以增加信号的信号强度。

13.根据权利要求9所述的方法，其中，形成所述无沟道集成半导体电路裸片包括：

形成时钟缓冲器电路以延迟数字时钟信号；以及

将所述时钟缓冲器电路电耦合至互连总线。

14.一种方法，包括：

形成包括第一分区、第二分区和第三分区的无沟道集成半导体电路裸片，所述第三分区位于所述第一分区和所述第二分区之间，形成所述无沟道集成半导体电路裸片包括：

在衬底中形成第一逻辑单元、第二逻辑单元和所述第三逻辑单元，所述第一逻辑单元、所述第二逻辑单元和所述第三逻辑单元分别位于所述第一分区、所述第二分区和所述第三分区中；

分别在所述第一分区、所述第二分区和所述第三分区中形成第一互连线、第二互连线和第三互连线，所述第三互连线直接邻接所述第一互连线和所述第二互连线，所述第一互连线、所述第二互连线和所述第三互连线将所述第一逻辑单元和所述第二逻辑单元彼此电耦合；以及

在所述第三分区中形成缓冲器电路，所述缓冲器电路电耦合至所述互连总线。

15.根据权利要求14所述的方法，其中，形成所述第一逻辑单元包括形成微处理器，并且形成所述第二逻辑单元包括形成用于所述微处理器的支持部件。

16.根据权利要求14所述的方法，其中，形成所述缓冲器电路包括：形成所述缓冲器电路以接收作为输入的具有数据值的低功率信号，并输出具有相同数据值的高功率信号。

17.根据权利要求14所述的方法，其中，形成所述无沟道集成半导体电路裸片还包括：

形成多个导电过孔，所述多个导电过孔从所述互连总线延伸到所述缓冲器电路。

18.根据权利要求14所述的方法，其中，形成所述缓冲器电路包括：将所述缓冲器电路与所述第三逻辑单元的电路电隔离。

19.根据权利要求14所述的方法，其中，形成所述第三互连线包括：形成所述第三互连线以穿过所述第三逻辑单元。

20.根据权利要求14所述的方法，其中形成所述第一互连线、所述第二互连线和所述第三互连线包括：将所述第一互连线、所述第二互连线和所述第三互连线与所述衬底间隔开多个导电层。

21.一种方法，包括：

通过以下方式形成无沟道集成半导体芯片：

在衬底上形成第一多个导电层；

从第一多个导电层形成第一多个互连、第二多个互连和第三多个互连；

在所述衬底中形成第一逻辑电路、第二逻辑电路和第三逻辑电路，所述第一逻辑电路、所述第二逻辑电路和所述第三逻辑电路分别包括所述第一多个互连、所述第二多个互连和所述第三多个互连；

在所述第一多个导电层上形成第二多个导电层；

在所述第二多个导电层中的至少一个导电层中形成第一总线，所述第一总线将所述第一逻辑电路电耦合至所述第二逻辑电路，所述第一总线跨所述第三逻辑电路延伸；以及

在所述衬底中形成缓冲器电路，所述缓冲器电路电耦合至所述第一总线，所述第一逻辑电路通过所述缓冲器电路与所述第二逻辑电路间隔开。

22.根据权利要求21所述的方法，其中，形成所述第一总线包括：将所述第一总线的第一部分电耦合至所述缓冲器电路，并且将所述第一总线的第二部分电耦合至所述缓冲器电路。

23.根据权利要求22所述的方法，其中，形成所述缓冲器电路包括：形成所述缓冲器电路，以放大从所述第一总线的所述第一部分到所述第二部分的信号。

24.根据权利要求22所述的方法，其中，形成所述缓冲器电路包括：在所述第三逻辑电路中形成所述缓冲器电路。

25.根据权利要求21所述的方法，其中形成所述第一多个互连，所述第二多个互连和所述第三多个互连包括：将所述第一多个互连，所述第二多个互连和所述第三多个互连彼此电隔离。

26.根据权利要求21所述的方法，其中，形成所述无沟道集成半导体裸片包括：在所述第二多个导电层中的至少一个导电层中形成第二总线，所述第二总线将所述第一逻辑电路电耦合至所述第三逻辑电路。

27.一种方法，包括：

形成具有多个区域的无沟道集成半导体裸片，所述多个区域中的每个区域具有直接邻接所述多个区域中的另一区域的边界的边界，形成所述无沟道集成半导体裸片包括：

在衬底上形成第一组金属层；

从第一组金属层形成多个内部互连线；

在所述第一组金属层上形成第二组金属层；

形成多个逻辑单元，所述多个逻辑单元中的每个逻辑单元在所述多个区域之一的边界内；

从所述第二组金属层形成多个互连总线；

形成所述多个互连总线中的每个互连总线，以将数据信号从所述多个逻辑单元中的第一逻辑单元传输到所述多个逻辑单元中的第二逻辑单元，所述多个互连总线中的第一互连总线延伸穿过所述多个逻辑单元中的第三互连总线和第四互连总线；以及

通过将多个缓冲器电路中的第一缓冲器电路和第二缓冲器电路耦合至所述第一互连总线来形成所述多个缓冲器电路，所述多个缓冲器电路中的第一缓冲器电路与所述多个逻辑单元中的第三逻辑单元在同一边界内，所述多个缓冲器电路中的第二缓冲器电路与所述逻辑单元中的第四逻辑单元在同一边界内。

28.根据权利要求27所述的方法，其中，形成所述多个互连总线包括：通过所述多个逻辑单元中的所述第三逻辑单元和所述第四逻辑单元，将所述多个逻辑单元中的所述第一逻辑单元与所述多个逻辑单元中的所述第二逻辑单元间隔开。

29.根据权利要求28所述的方法，其中所述多个互连线中的每个互连线在相应的逻辑单元的边界内。

30.一种方法，包括：

通过以下方式形成无沟道集成半导体芯片：

在衬底上形成第一多个金属层；

从所述第一多个金属层形成第一多个互连线；

从所述第一多个金属层形成第二多个互连线；

在所述衬底的第一区域内形成具有多个晶体管和无源电路部件的第一逻辑单元，所述第一逻辑单元包括所述第一多个互连线；

在所述衬底的第二区域内形成具有多个晶体管和无源电路部件的第二逻辑单元，所述第二逻辑单元包括所述第二多个互连线；

在所述衬底的第三区域内形成具有多个晶体管和无源电路部件的第三逻辑单元；

在所述第一多个金属层上形成第二多个金属层；

在所述第二多个金属层中的金属层中形成第一总线，所述第一总线从第一逻辑单元延伸，跨所述第三逻辑单元，并且延伸至所述第二逻辑单元；以及

在所述衬底中形成缓冲器电路，所述缓冲器电路电耦合至所述第一总线。

31.根据权利要求30所述的方法，其中，形成所述第一总线包括：将所述第一总线电耦合至所述第一多个互连线和所述第二多个互连线。

32.根据权利要求31所述的方法，其中，形成所述无沟道集成半导体裸片包括：从所述第一多个金属层形成第三多个互连线，所述第三逻辑单元包括所述第三多个互连线。

33.根据权利要求32所述的方法，其中，形成所述第一总线包括：将所述第一总线与所述第三多个互连线电隔离。

34.根据权利要求32所述的方法，其中，所述第一总线穿过所述第三多个互连线和所述第三区域。

35.根据权利要求30所述的方法，其中，所述第一区域、所述第二区域和所述第三区域具有不重叠的边界。

36.根据权利要求30所述的方法，其中，形成所述无沟道集成半导体裸片包括：将所述第一多个互连线与所述第二多个互连线电隔离。

37.一种装置，包括：

无沟道集成半导体电路芯片，包括：

半导体衬底；

多个分区；

在所述衬底上的多个金属化层；

多个集成电路部件，具有被形成在所述半导体衬底中的晶体管，所述多个集成电路部件中的每个集成电路部件占据所述多个分区中的每个不同的分区；

互连总线，电连接在所述多个分区中的第一分区中的第一集成电路部件和所述多个分区的第二分区中的第二集成电路部件之间，所述互连总线跨所述多个分区的第三分区和第四分区延伸，所述互连总线由所述多个金属化层中的至少第一层形成，所述第一层通过所述多个金属化层中的至少第二层与所述衬底隔开；

电耦合至互连总线的第一缓冲器电路和第二缓冲器电路，所述第一缓冲器电路和所述第二缓冲器电路分别位于所述第三分区和所述第四分区中；以及

多个互连过孔和触点，将所述第一缓冲器电路和所述第二缓冲器电路电耦合至所述互连总线。

38.根据权利要求37所述的设备，其中，所述多个集成电路部件包括微处理器、图形处理器、数字信号处理器、存储器阵列、总线桥和外围逻辑块中的一个或多个。

39.根据权利要求37所述的装置，其中，所述第一缓冲器电路在操作中接收具有数据值的低强度信号，所述数据值从所述第一分区中的所述第一集成电路部件传输到所述第二分区中的所述第二集成电路部件，所述第一缓冲器电路在操作中输出具有所述数据值的高强度信号。

40.根据权利要求37所述的装置，还包括耦合至所述互连总线的时钟缓冲器电路，所述时钟缓冲器电路在操作中接收具有输入电压电平的数字时钟信号，并输出具有基本上等于所述输入电压电平的输出电压电平的延迟时钟信号。

41.一种电子设备，包括：

无沟道集成半导体电路芯片，包括：

半导体衬底；

第一分区、第二分区和第三分区，所述第三分区位于所述第一分区和所述第二分区之间；

第一逻辑单元、第二逻辑单元和第三逻辑单元，具有形成在半导体衬底中的晶体管，所述第一逻辑单元、所述第二逻辑单元和所述第三逻辑单元分别位于所述第一分区、所述第二分区和所述第三分区中；

互连总线，电连接在所述第一逻辑单元和所述第二逻辑单元之间，所述互连总线穿过所述第三逻辑单元，所述互连总线包括：

分别位于所述第一分区、所述第二分区和所述第三分区中的第一互连线、第二互连线和第三互连线，所述第三互连线直接邻接所述第一互连线和所述第二互连线；以及

缓冲器电路，电连接至所述互连总线并且位于所述第三分区中。

42.根据权利要求41所述的电子设备，其中，所述第一逻辑单元是微处理器，并且所述第二逻辑单元是用于该微处理器的支持部件。

43.根据权利要求41所述的电子设备，其中，所述无沟道集成半导体电路裸片还包括：

第四分区；以及

第四逻辑单元，具有形成在所述半导体衬底中的晶体管，所述第四逻辑单元位于所述第四分区中，所述第三分区和所述第四分区位于所述第一分区和所述第二分区之间。

44.根据权利要求41所述的电子设备，其中，所述缓冲器电路接收作为输入的、具有从所述第一逻辑单元发送到所述第二逻辑单元的数据值的低功率信号，并且所述缓冲器电路输出具有相同数据值的高功率信号。

45.根据权利要求41所述的电子设备，还包括多个导电过孔，所述多个导电过孔从所述互连总线延伸至所述缓冲器电路。

46.根据权利要求41所述的电子设备，其中，所述缓冲器电路与在所述第三逻辑单元中形成的电路物理隔离。

47.一种无沟道集成半导体电路芯片，包括：

第一分区、第二分区和第三分区，所述第三分区位于所述第一分区和所述第二分区之间，所述第三分区的边界直接邻接所述第一分区和所述第二分区的边界；

衬底；

第一逻辑单元、第二逻辑单元和第三逻辑单元分别位于所述第一分区、所述第二分区和所述第三分区中，所述第一逻辑单元、所述第二逻辑单元和所述第三逻辑单元包括被形成在所述衬底中的电子部件；

互连总线，其将所述第一逻辑单元和所述第二逻辑单元彼此电耦合，所述互连总线从所述第一分区延伸、跨所述第三分区、并且延伸至所述第二分区；所述缓冲器电路电耦合至所述互连总线，所述缓冲器电路在操作中放大在所述互连总线上传输的信号。

48.根据权利要求47所述的无沟道集成半导体电路裸片，其中所述互连总线通过多个导电层与所述衬底隔开。

49.一种装置，包括：

无沟道集成半导体芯片，包括：

具有多个区域的衬底，所述多个区域中的每个区域具有直接邻接所述多个区域中的另一区域的边界的边界；

在所述衬底上的第一组金属层；

在所述第一组金属层上的第二组金属层；

多个逻辑单元，每个逻辑单元形成在所述多个区域之一的边界内，所述多个逻辑单元中的每个逻辑单元具有由所述第一组金属层形成的第一多个内部互连线；

多个互连总线，每个互连总线形成在第二组金属层中，每个互连总线被配置为将数据信号从所述逻辑单元中的第一逻辑单元传输到所述逻辑单元中的第二逻辑单元，所述多个互连总线中的第一互连总线跨所述逻辑单元中第三逻辑单元和第四逻辑单元延伸；以及

多个缓冲器电路，所述多个缓冲器电路中的第一缓冲器电路和第二缓冲器电路电耦合至所述第一互连总线，所述缓冲器电路中的所述第一缓冲器电路被形成在与所述逻辑单元中的所述第三逻辑单元相同的边界内，所述第二缓冲器电路被形成在与所述逻辑单元中的第四逻辑单元相同的边界内。

50.根据权利要求49所述的设备，其中，所述逻辑单元中的第一逻辑单元与所述逻辑单元中的第二逻辑单元通过所述逻辑单元中的所述第三逻辑单元和所述第四逻辑单元间隔开。

51.根据权利要求50所述的装置，其中所述第一多个互连线中的每个互连线被形成在相应的逻辑单元的边界内。

52.一种电子设备，包括：

无沟道集成半导体芯片，包括：

衬底；

在所述衬底上形成多个下金属层；

在所述多个下金属层上形成多个上金属层；

第一逻辑单元，具有形成在所述衬底的第一区域内的多个晶体管和无源电路部件，所述第一逻辑单元包括形成有所述多个下金属层的第一多个互连线；

第二逻辑单元，具有形成在所述衬底的第二区域内的多个晶体管和无源电路部件，所述第二逻辑单元包括形成有所述多个下金属层的第二多个互连线；

第三逻辑单元，具有形成在衬底的第三区域内的多个晶体管和无源电路部件；

第一总线，被形成在所述多个上金属层中距所述衬底最远的金属层中，所述第一总线从所述第一逻辑单元耦合至所述第二逻辑单元，所述第一总线跨所述第三逻辑单元；以及

缓冲器电路，电耦合至所述第一总线。

53.根据权利要求52所述的电子设备，其中，所述第一总线耦合至所述第一逻辑单元中的所述第一多个互连线，所述第一总线耦合至所述第二逻辑单元中的所述第二多个互连线。

54.根据权利要求53所述的电子设备，其中，所述第三逻辑单元包括形成有所述多个下金属层的第三多个互连线。

55.根据权利要求54所述的电子设备，其中，所述第一总线不耦合至所述第三多个互连线。

56.根据权利要求55所述的电子设备，其中，所述第一总线穿过所述第三多个互连线和所述第三区域。

57.根据权利要求52所述的电子设备，其中，所述第一区域、所述第二区域和所述第三区域具有不重叠的边界。

58.根据权利要求52所述的电子设备，其中，所述第一多个互连线与所述第二多个互连线不同。

59.一种电子设备，包括：

无沟道集成半导体芯片，包括：

衬底；

在所述衬底上的第一多个导电层；

在所述衬底中的第一逻辑电路、第二逻辑电路和第三逻辑电路，所述第一逻辑电路、所述第二逻辑电路和所述第三逻辑电路中的每个逻辑电路包括：由第一多个导电层形成的多个互连；第二多个导电层，通过所述第一多个导电层与所述衬底隔开，所述第二多个导电层包括：

第一总线，将所述第一逻辑电路电耦合至所述第二逻辑电路，所述第一总线跨所述第三逻辑电路延伸；以及

在所述衬底中的缓冲器电路，所述缓冲器电路电耦合至所述第一总线，所述第一逻辑电路通过所述缓冲器电路与第二逻辑电路间隔开。

60.根据权利要求59所述的电子设备，其中，所述第一总线包括电耦合至所述缓冲器电路的第一部分和电耦合至所述缓冲器电路的第二部分。

61.根据权利要求60所述的电子设备，其中，所述缓冲器电路在操作中放大从所述总线的所述第一部分传输到所述第二部分的信号。

62.根据权利要求60所述的电子设备，其中，所述缓冲器电路位于所述第三逻辑电路中。

63.根据权利要求59所述的电子设备，其中，所述第一逻辑单元、所述第二逻辑单元和所述第三逻辑单元中的每个逻辑单元的所述多个互连彼此电隔离。

64.根据权利要求59所述的电子设备，其中，所述第二多个导电层包括将所述第一逻辑电路电耦合至所述第三逻辑电路的第二总线。