CN110262986A - 存储器控制器及其操作方法 - Google Patents

存储器控制器及其操作方法 Download PDF

Info

Publication number
CN110262986A
CN110262986A CN201811291212.4A CN201811291212A CN110262986A CN 110262986 A CN110262986 A CN 110262986A CN 201811291212 A CN201811291212 A CN 201811291212A CN 110262986 A CN110262986 A CN 110262986A
Authority
CN
China
Prior art keywords
data
logical address
request
cold
received
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811291212.4A
Other languages
English (en)
Other versions
CN110262986B (zh
Inventor
金世玹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mimi Ip Co ltd
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN110262986A publication Critical patent/CN110262986A/zh
Application granted granted Critical
Publication of CN110262986B publication Critical patent/CN110262986B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0656—Data buffering arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1673—Details of memory controller using buffers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0616—Improving the reliability of storage systems in relation to life time, e.g. increasing Mean Time Between Failures [MTBF]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/0652—Erasing, e.g. deleting, data cleaning, moving of data to a wastebasket
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7211—Wear leveling

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Read Only Memory (AREA)

Abstract

本发明涉及一种控制存储器装置的操作的存储器控制器，该存储器控制器包括请求接收电路和数据特性存储电路。请求接收电路从主机接收清除请求和与清除请求相对应的逻辑地址，并且响应于接收的清除请求生成控制信号。数据特性存储电路存储冷数据列表，并且响应于来自请求接收电路的控制信号更新冷数据列表。

Description

存储器控制器及其操作方法
相关申请的交叉引用
本申请要求于2018年3月12日提交的申请号为10-2018-0028831的韩国专利申请的优先权，其全部内容通过引用并入本文。
技术领域
本公开的各个实施例总体涉及一种电子装置。特别地，实施例涉及一种存储器控制器及其操作方法。
背景技术
存储器装置可被形成为串水平布置的二维结构，或者被形成为串垂直布置的三维结构。为克服二维半导体存储器装置中集成度的限制，设计了三维半导体存储器装置。三维半导体存储器装置可包括垂直堆叠在半导体衬底上的多个存储器单元。存储器控制器控制存储器装置的操作。
发明内容
实施例提供了一种能够提高存储器装置的操作可靠性的存储器控制器。
实施例还提供了一种能够提高存储器装置的操作可靠性的存储器控制器的操作方法。
根据本公开的一个方面，提供了一种用于控制存储器装置的操作的存储器控制器，该存储器控制器包括：请求接收电路，其被配置成从主机接收清除请求和与清除请求相对应的逻辑地址，并且响应于接收的清除请求生成控制信号；以及数据特性存储电路，其被配置成存储冷数据列表，并且响应于来自请求接收电路的控制信号更新冷数据列表。
数据特性存储电路可更新冷数据列表，以表示存储在与接收的清除请求相对应的逻辑地址处的数据是冷数据。
存储器控制器可进一步包括写入缓冲器，其被配置成存储从主机接收的写入数据。请求接收电路可控制写入缓冲器，使得与接收的清除请求相对应的写入数据被优先输出到存储器装置。
存储器控制器可进一步包括损耗均衡控制电路，其被配置成基于存储在数据特性存储电路中的冷数据列表来控制存储器装置的损耗均衡操作。
冷数据列表可被配置成存储与接收的清除请求相对应的逻辑地址条目。当冷数据列表中不存在与接收的清除请求相对应的逻辑地址条目时，数据特性存储电路可生成与接收的清除请求相对应的逻辑地址条目，并且更新冷数据列表以将与生成的逻辑地址条目相对应的数据的特性设置为冷数据。
当冷数据列表中存在与接收的清除请求相对应的逻辑地址条目时，数据特性存储电路可更新冷数据列表以将与逻辑地址条目相对应的数据的特性改变为正常数据，其中该逻辑地址条目对应于清除请求。
当被改变为正常数据的与逻辑地址条目相对应的数据的特性在阈值时间内未被改变回冷数据时，数据特性存储电路可更新冷数据列表以删除该逻辑地址条目。
当被改变为正常数据的与逻辑地址条目相对应的数据的特性在阈值时间内未被再次改变时，数据特性存储电路可更新冷数据列表以将与该逻辑地址条目相对应的数据的特性改变为冷数据。
当与包括在冷数据列表中的逻辑地址条目相对应的数据被删除时，数据特性存储电路可更新冷数据列表以删除该逻辑地址条目。
冷数据列表可被配置成存储与多个逻辑地址区域相关的清除写入数量，其中该多个逻辑地址区域与存储器装置的使用区域相对应。当与接收的清除请求相对应的逻辑地址区域的清除写入数量为0时，数据特性存储电路可将与接收的清除请求相对应的逻辑地址区域的清除写入数量增加1，并且更新冷数据列表以将与该逻辑地址区域相对应的数据的特性设置为冷数据。
当与接收的清除请求相对应的逻辑地址区域的清除写入数量为1时，数据特性存储电路可将与接收的清除请求相对应的逻辑地址区域的清除写入数量增加1，并且更新冷数据列表以将与该逻辑地址区域相对应的数据的特性设置为正常数据。
当与接收的清除请求相对应的逻辑地址区域的清除写入数量为2时，数据特性存储电路可更新冷数据列表，以保持与接收的清除请求相对应的逻辑地址区域的清除写入数量和与该逻辑地址区域相对应的数据的特性。
根据本公开的另一方面，提供了一种操作存储器控制器的方法，该存储器控制器用于控制存储器装置，该方法包括：从主机接收清除请求和与该清除请求相对应的逻辑地址；并且基于接收的清除请求和接收的逻辑地址来更新冷数据列表，其中冷数据列表包括指示存储在与接收的清除请求相对应的逻辑地址处的数据是否是冷数据的数据。
该方法可进一步包括控制存储器装置写入与接收的清除请求相对应的数据。
冷数据列表可被配置成存储与接收的清除请求相对应的逻辑地址条目。基于接收的清除请求和接收的逻辑地址来更新冷数据列表可包括：确定冷数据列表中是否存在与接收的清除请求相对应的逻辑地址条目；并且基于确定结果更新冷数据列表。
在基于确定结果更新冷数据列表中，当冷数据列表中不存在与接收的清除请求相对应的逻辑地址条目时，可生成与接收的清除请求相对应的逻辑地址条目，并且可将与生成的逻辑地址条目相对应的数据的特性设置为冷数据。
在基于确定结果更新冷数据列表中，当冷数据列表中存在与接收的清除请求相对应的逻辑地址条目时，可将与逻辑地址条目相对应的数据的特性改变为正常数据，其中该逻辑地址条目与接收的清除请求相对应。
根据本公开的另一方面，提供了一种存储器系统，包括：存储器装置，包括存储器单元阵列；以及控制器，其被配置成：响应于外部清除请求，控制存储器装置将数据清除到存储器单元阵列中，并且控制存储器装置根据存储在存储器单元阵列中的数据是否是冷数据来对存储器单元阵列执行损耗均衡操作，其中控制器将被清除一次的数据确定为冷数据。
附图说明
现将参照附图更详细地描述各个实施例；然而，本发明的元件和特征可以不同于本文所示或所述的元件和特征地来布置或配置。因此，本发明不限于本文阐述的实施例。相反地，提供这些实施例以使本公开彻底且完整，并且将实施例的范围充分地传达给本领域的技术人员。
在附图中，为了说明清楚，可夸大附图的尺寸。将理解的是，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的唯一元件，或者也可存在一个或多个中间元件。相同的附图标记始终表示相同的元件。
图1是示出根据本公开的实施例的包括存储器控制器的存储器系统的框图。
图2是示出图1的存储器装置的框图。
图3是示出图2的存储器单元阵列的实施例的示图。
图4是示出图3的存储块中的任意一个存储块的电路图。
图5是示出图3的存储块中的任意一个存储块的另一实施例的电路图。
图6是示出包括在图2的存储器单元阵列中的多个存储块中的任意一个存储块的实施例的电路图。
图7是示出图1的存储器控制器的示例的框图。
图8是更详细地示出图1的存储器控制器的示例的框图。
图9A至图9D是示出冷数据列表的实施例的示图。
图10A至图10F是示出冷数据列表的另一实施例的示图。
图11是示出根据本公开的实施例的存储器控制器的操作方法的流程图。
图12是示出作为图11所示的操作的更新冷数据列表的实施例的流程图。
图13是示出作为图11所示的操作的更新冷数据列表的另一实施例的流程图。
图14是示出包括图7所示的存储器控制器的存储器系统的另一实施例的示图。
图15是示出包括图7所示的存储器控制器的存储器系统的另一实施例的示图。
图16是示出包括图7所示的存储器控制器的存储器系统的另一实施例的示图。
图17是示出包括图7所示的存储器控制器的存储器系统的另一实施例的示图。
具体实施方式
在下面的详细描述中，仅通过示例的方式示出和描述本公开的实施例。如本领域技术人员将认识到的，在均不脱离本公开的精神或范围的情况下，所描述的实施例可以各种不同的方式修改。因此，附图和描述被认为在本质上是说明性而非限制性的。
在整个说明书中，当元件被称为“连接”或“联接”到另一元件时，它可以直接连接或联接到另一元件，或者利用插入的一个或多个中间元件而间接连接或联接到另一元件。另外，当元件被称为“包括”部件时，除非上下文另有说明，否则这表示该元件可进一步包括一个或多个其它部件，而非排除这些其它部件。而且，在整个说明书中，对“实施例”等的参考不一定仅针对一个实施例，并且对“实施例”等的不同参考不一定针对相同的实施例。
将参照附图详细描述本公开的各个实施例。相同的附图标记用于表示与其它附图中示出的元件相同的元件。在下面的描述中，可仅描述理解根据实施例的操作所需要的部分；可省略对已知技术材料的描述，以免模糊实施例的重要构思。
图1是示出根据本公开的实施例的包括存储器控制器的存储器系统的框图。
参照图1，存储器系统1000可包括用于存储数据的存储器装置1100和用于在主机2000的控制下控制存储器装置1100的存储器控制器1200。
主机2000可通过使用诸如以下的接口协议来与存储器系统1000通信：高速外围组件互连(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串列SCSI(SAS)。主机2000与存储器系统1000之间的接口协议不限于上述示例；可使用诸如通用串行总线(USB)、多媒体卡(MMC)、增强型小型磁盘接口(ESDI)和电子集成驱动器(IDE)的其它接口协议中的一种来代替。
存储器装置1100可在存储器控制器1200的控制下执行编程操作、读取操作或擦除操作。
存储器控制器1200可控制存储器系统1000的全部操作，并且控制主机2000与存储器装置1100之间的数据交换。例如，存储器控制器1200可响应于来自主机2000的请求，通过控制存储器装置1100来编程或读取数据。在一些实施例中，存储器装置1100可包括双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)和/或闪速存储器。
存储器控制器1200可执行损耗均衡操作，以便更有效地控制存储器装置1100的操作并最大化存储器装置1100的寿命。当编程/擦除操作在存储器装置1100的存储器区域中被频繁地或重复地执行而在另一存储器区域中很少被执行时，更频繁地执行编程/擦除操作的存储器区域变得劣化，并且因此，可能减少存储器装置1100的寿命。为了防止这种情况，存储器控制器1200执行损耗均衡操作，使得存储器装置1100的所有区域被同等地编程/擦除。可基于数据的特性，即存储在特定区域中的数据是热数据还是冷数据来执行损耗均衡操作。热数据经常被更新，而冷数据很少被更新。编程/擦除操作在存储热数据的存储器区域中被频繁执行，而在存储冷数据的存储器区域中很少被执行。因此，当存储器系统1000预先知道与存储在存储器装置110中的数据是热数据还是冷数据相关的可靠信息时，可更有效地执行损耗均衡操作。
根据本公开的实施例的存储器控制器1200基于清除请求确定与从主机2000接收的清除请求相对应的数据是否是冷数据。在各种情况下，主机2000可向存储器系统1000传送确保将数据写入存储器装置1100的清除请求。当从主机2000接收到清除请求时，存储器控制器1200可控制存储器装置1100的写入操作以首先处理与清除请求相对应的数据的写入。对于数据的特性，用于驱动在主机2000中执行的应用所需的数据或与特定应用相关的元数据可通过清除请求而被写入存储器装置1100。
当响应于清除请求而将特定数据清除到存储器装置1100时，与清除请求相对应的数据可能是冷数据。因此，根据本公开的实施例的存储器控制器1200基于清除请求确定与清除请求相对应的数据是否是冷数据。为此，存储器控制器1200可存储表示特定数据是否是冷数据的冷数据列表。存储器控制器1200可基于从主机2000接收的清除请求和对应于该清除请求的逻辑地址来更新冷数据列表。
因此，根据本公开的实施例的存储器控制器1200可以容易地确定特定数据是否是冷数据。因此，可以提高损耗均衡操作的效率，并且还可以提高存储器装置1100和包括该存储器装置的存储器系统1000的操作可靠性。下面参照图7和图8描述根据本公开的存储器控制器1200的实施例。
图2是示出图1的存储器装置的框图。
参照图2，存储器装置1100可包括存储数据的存储器单元阵列100。存储器装置1100可包括外围电路200，其被配置成执行用于将数据存储在存储器单元阵列100中的编程操作、用于输出所存储的数据的读取操作和用于擦除所存储的数据的擦除操作。存储器装置1100可包括控制逻辑300，控制逻辑300在存储器控制器(图1的1200)的控制下控制外围电路200。
存储器单元阵列100可包括多个存储块BLK1至BLKz(z为正整数)。局部线LL和位线BL1至BLn(n为正整数)可联接到存储块BLK1至BLKz。例如，局部线LL可包括第一选择线、第二选择线以及布置在第一选择线和第二选择线之间的多个字线。而且，局部线LL可进一步包括布置在第一选择线和字线之间以及第二选择线和字线之间的虚设(dummy)线。第一选择线可以是源极选择线，并且第二选择线可以是漏极选择线。例如，局部线LL可包括字线、漏极选择线、源极选择线以及公共源极线CSL。例如，局部线LL可进一步包括虚设线。例如，局部线LL可进一步包括管线。局部线LL可分别联接到存储块BLK1至BLKz，并且位线BL1至BLn可共同联接到存储块BLK1至BLKz。存储块BLK1至BLKz可以二维或三维结构来实施。例如，具有二维结构的存储块BLK1至BLKz中的存储器单元可在平行于衬底的方向上来布置。例如，具有三维结构的存储块BLK1至BLKz中的存储器单元可在垂直于衬底的方向上来布置。
外围电路200可被配置成在控制逻辑300的控制下对所选择存储块BLK1至BLKz执行编程操作、读取操作和擦除操作。例如，在控制逻辑300的控制下，外围电路200可将验证和通过电压施加给第一选择线、第二选择线和字线，选择性地使第一选择线、第二选择线和字线放电，并且验证与字线之中的所选择字线联接的存储器单元。例如，外围电路200可包括电压生成电路210、行解码器220、页面缓冲器组230、列解码器240、输入/输出电路250和感测电路260。
电压生成电路210可响应于操作信号OP_CMD而生成用于编程操作、读取操作和擦除操作的各种操作电压Vop。而且，电压生成电路210可响应于操作信号OP_CMD而选择性地使局部线LL放电。例如，在控制逻辑300的控制下，电压生成电路210可生成编程电压、验证电压、通过电压、导通电压、读取电压、擦除电压、源极线电压等。
行解码器220可响应于行地址RADD将操作电压Vop传输到与所选择存储块BLK1至BLKz联接的局部线LL。
页面缓冲器组230可包括联接到位线BL1至BLn的多个页面缓冲器PB1至PBn 231。页面缓冲器PB1至PBn 231可响应于页面缓冲器控制信号PBSIGNALS进行操作。例如，在读取操作或验证操作中，页面缓冲器PB1至PBn 231可临时存储通过位线BL1至BLn接收的数据，或者感测位线BL1至BLn的电压或电流。
列解码器240可响应于列地址CADD在输入/输出电路250和页面缓冲器组230之间传输数据。例如，列解码器240可通过数据线DL与页面缓冲器231交换数据，或者通过列线CL与输入/输出电路250交换数据。
输入/输出电路250可将从图1的存储器控制器1200接收的命令CMD和地址ADD传输到控制逻辑300，或者与列解码器240通信数据DATA。
在读取操作或验证操作中，感测电路260可响应于允许位VRY_BIT<#>生成参考电流，并且通过将从页面缓冲器组230接收的感测电压VPB与由参考电流产生的参考电压进行比较来输出通过信号PASS或失败信号FAIL。
控制逻辑300可通过响应于命令CMD和地址ADD输出操作信号OP_CMD、行地址RADD、页面缓冲器控制信号PBSIGNALS和允许位VRY_BIT<#>来控制外围电路200。而且，控制逻辑300可响应于通过信号PASS或失败信号FAIL来确定验证操作已经通过还是失败。
图3是示出图2的存储器单元阵列的实施例的示图。
参照图3，存储器单元阵列110包括多个存储块BLK1至BLKz。每一个存储块具有三维结构。每一个存储块包括堆叠在衬底上方的多个存储器单元。多个存储器单元沿+X、+Y和+Z方向布置。参照图4和图5更详细地描述每一个存储块的结构。
图4是示出图3的存储块BLK1至BLKz之中的任意一个存储块BLKa的电路图。
参照图4，存储块BLKa包括多个单元串CS11至CS1m和CS21至CS2m。在实施例中，多个单元串CS11至CS1m和CS21至CS2m中的每一个可形成为“U”形。在存储块BLKa中，m个单元串在行方向(即，+X方向)上布置。在图4中，示出了两个单元串在列方向(例如，+Y方向)上布置。然而，这是为了便于说明清楚；将理解的是，三个单元串可在列方向上布置。
多个单元串CS11至CS1m和CS21至CS2m中的每一个包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn、管道晶体管PT以及至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1至MCn可具有彼此相似的结构。在实施例中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可包括沟道层、隧道绝缘层、电荷存储层和阻挡绝缘层。在实施例中，可在每一个单元串中设置用于提供沟道层的柱(pillar)。在实施例中，可在每一个单元串中设置用于提供沟道层、隧道绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱。
每一个单元串的源极选择晶体管SST联接在公共源极线CSL和存储器单元MC1至MCp之间。
在实施例中，布置在相同行上的单元串的源极选择晶体管联接到在行方向上延伸的源极选择线，并且布置在不同行上的单元串的源极选择晶体管联接到不同的源极选择线。在图4中，第一行上的单元串CS11至CS1m的源极选择晶体管联接到第一源极选择线SSL1。第二行上的单元串CS21至CS2m的源极选择晶体管联接到第二源极选择线SSL2。
在另一实施例中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可共同联接到一个源极选择线。
每一个单元串的第一至第n存储器单元MC1至MCn联接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一至第n存储器单元MC1至MCn可被划分成第一至第p存储器单元MC1至MCp与第(p+1)至第n存储器单元MCp+1至MCn。第一至第p存储器单元MC1至MCp被顺序地布置在-Z方向上，并且串联联接在源极选择晶体管SST和管道晶体管PT之间。第(p+1)至第n存储器单元MCp+1至MCn被顺序地布置在+Z方向上，并且串联联接在管道晶体管PT和漏极选择晶体管DST之间。第一至第p存储器单元MC1至MCp和第(p+1)至第n存储器单元MCp+1至MCn通过管道晶体管PT联接。每一个单元串的第一至第n存储器单元MC1至MCn的栅极电极分别联接到第一至第n字线WL1至WLn。
每一个单元串的管道晶体管PT的栅极联接到管线PL。
每一个单元串的漏极选择晶体管DST联接在相应位线和存储器单元MCp+1至MCn之间。布置在行方向上的单元串联接到在行方向上延伸的漏极选择线。第一行上的单元串CS11至CS1m的漏极选择晶体管联接到第一漏极选择线DSL1。第二行上的单元串CS21至CS2m的漏极选择晶体管联接到第二漏极选择线DSL2。
在列方向上布置的单元串联接到在列方向上延伸的位线。在图4中，第一列上的单元串CS11和CS21联接到第一位线BL1。第m列上的单元串CS1m和CS2m联接到第m位线BLm。
布置在行方向上的单元串中的、联接到相同字线的存储器单元构成一个页面。例如，第一行上的单元串CS11至CS1m中的、联接到第一字线WL1的存储器单元构成一个页面。第二行上的单元串CS21至CS2m中的、联接到第一字线WL1的存储器单元构成另一页面。当选择了漏极选择线DSL1和DSL2中的任意一个时，可选择布置在一个行方向上的单元串。当选择了字线WL1至WLn中的任意一个时，可在所选择单元串中选择一个页面。
在另一实施例中，可设置偶数位线和奇数位线来替代第一至第m位线BL1至BLm。另外，布置在行方向上的单元串CS11至CS1m或CS21至CS2m之中的偶数编号的单元串可分别联接到偶数位线，布置在行方向上的单元串CS11至CS1m或CS21至CS2m之中的奇数编号的单元串可分别联接到奇数位线。
在实施例中，第一至第n存储器单元MC1至MCn中的至少一个可用作虚设存储器单元。例如，可设置虚设存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCp之间的电场。可选地，可设置虚设存储器单元以减小漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。当增加虚设存储器单元的数量时，提高了存储块BLKa的操作可靠性。另一方面，增加了存储块BLKa的大小。当减少虚设存储器单元的数量时，减少了存储块BLKa的大小。另一方面，可能使存储块BLKa的操作可靠性劣化。
为了有效地控制虚设存储器单元，虚设存储器单元可具有所需阈值电压。在存储块BLKa的擦除操作之前或之后，可对全部或部分虚设存储器单元执行编程操作。当在执行了编程操作之后执行擦除操作时，虚设存储器单元的阈值电压控制施加到与各个虚设存储器单元联接的虚设字线的电压，使得虚设存储器单元可以具有所需阈值电压。
图5是示出图3的存储块BLK1至BLKz中的一个存储块BLKb的另一实施例的电路图。
参照图5，存储块BLKb包括多个单元串CS11'至CS1m'和CS21'至CS2m'。多个单元串CS11'至CS1m'和CS21'至CS2m'中的每一个沿+Z方向延伸。多个单元串CS11'至CS1m'和CS21'至CS2m'中的每一个包括堆叠在存储块BLKb下方的衬底(未示出)上的至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn以及至少一个漏极选择晶体管DST。
每一个单元串的源极选择晶体管SST联接在共源线CSL和存储器单元MC1至MCn之间。布置在相同行上的单元串的源极选择晶体管联接到相同的源极选择线。布置在第一行上的单元串CS11'至CS1m'的源极选择晶体管联接到第一源极选择线SSL1。布置在第二行上的单元串CS21'至CS2m'的源极选择晶体管联接到第二源极选择线SSL2。在另一实施例中，单元串CS11'至CS1m'和CS21'至CS2m'的源极选择晶体管可共同联接到一个源极选择线。
每一个单元串的第一至第n存储器单元MC1至MCn串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。第一至第n存储器单元MC1至MCn的栅极电极分别联接到第一至第n字线WL1至WLn。
每一个单元串的漏极选择晶体管DST联接在相应位线和存储器单元MC1至MCn之间。布置在行方向上的单元串的漏极选择晶体管联接到在行方向上延伸的漏极选择线。第一行上的单元串CS11'至CS1m'的漏极选择晶体管联接到第一漏极选择线DSL1。第二行上的单元串CS21'至CS2m'的漏极选择晶体管联接到第二漏极选择线DSL2。
因此，图5的存储块BLKb具有类似于图4的存储块BLKa的电路。也就是说，图5的存储块BLKb中的每一个单元串不包括管道晶体管PT。
在另一实施例中，可设置偶数位线和奇数位线来替代第一至第m位线BL1至BLm。另外，布置在行方向上的单元串CS11'至CS1m'或CS21'至CS2m'之中的偶数编号的单元串可分别联接到偶数位线，布置在行方向上的单元串CS11'至CS1m'或CS21'至CS2m'之中的奇数编号的单元串可分别联接到奇数位线。
在实施例中，第一至第n存储器单元MC1至MCn中的至少一个可用作虚设存储器单元。例如，可设置虚设存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCn之间的电场。可选地，可设置虚设存储器单元以减小漏极选择晶体管DST与存储器单元MC1至MCn之间的电场。当增加虚设存储器单元的数量时，提高了存储块BLKb的操作可靠性。另一方面，存储块BLKb的大小增加。当减少虚设存储器单元的数量时，减少了存储块BLKb的大小。另一方面，可能使存储块BLKb的操作可靠性劣化。
为了有效地控制虚设存储器单元，虚设存储器单元可具有所需阈值电压。在存储块BLKb的擦除操作之前或之后，可对全部或部分虚设存储器单元执行编程操作。当在执行了编程操作之后执行擦除操作时，虚设存储器单元的阈值电压控制施加到与各个虚设存储器单元联接的虚设字线的电压，使得虚设存储器单元可以具有所需阈值电压。
如参照图3至图5所述，图2的存储器单元阵列110中的存储块BLK1至BLKz可被形成为三维结构。然而，如下所述，图2的存储器单元阵列110中的存储块BLK1至BLKz可被形成为二维结构形成。
图6是示出图2的存储器单元阵列110中的多个存储块BLK1至BLKz之中的任意一个存储块BLKc的实施例的电路图。
参照图6，存储块BLKc包括多个串CS1至CSm。多个串CS1至CSm可分别联接到多个位线BL1至BLm。多个单元串CS1至CSm中的每一个包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn以及至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可具有相似的结构。在实施例中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可包括沟道层、隧道绝缘层、电荷存储层和阻挡绝缘层。每一个单元串的源极选择晶体管SST联接在公共源极线CSL和存储器单元MC1至MCn之间。
每一个单元串中的第一至第n存储器单元MC1至MCn联接在源极选择晶体管SST和漏极选择晶体管DST之间。
每一个单元串的漏极选择晶体管DST联接在相应位线和存储器单元MC1至MCn之间。
联接到相同字线的存储器单元构成一个页面。当选择了漏极选择线DSL时，可选择单元串CS1至CSm。当选择了字线WL1至WLn中的任意一个时，可选择所选择单元串之中的一个页面。
在另一实施例中，可设置偶数位线和奇数位线来代替第一至第m位线BL1至BLm。布置的单元串CS1至CSm中的偶数编号的单元串可分别联接到偶数位线，并且单元串CS1至CSm中的奇数编号的单元串可分别联接到奇数位线。
如图6所示，图2的存储器单元阵列110中的存储块BLK1至BLKz可被形成为二维结构。然而，如参照图3至图5所述，图2的存储器单元阵列110中的存储块BLK1至BLKz可被形成为三维结构。
图7是示出图1的存储器控制器的示例的框图。
参照图7，存储器控制器1200包括请求接收电路1201和数据特性存储电路1203。请求接收电路1201从主机接收清除请求FRQ和与接收的清除请求FRQ相对应的逻辑地址LA。而且，请求接收电路1201响应于清除请求FRQ生成控制信号CTR_UP。控制信号CTR_UP可以是用于更新冷数据列表的信号。请求接收电路1201可从主机接收除清除请求FRQ之外的其它各种请求。当从主机接收的请求是清除请求FRQ时，请求接收电路1201可生成控制信号CTR_UP并将控制信号CTR_UP传输到数据特性存储电路1203。控制信号CTR_UP可包括与逻辑地址LA有关的信息，其中逻辑地址LA与接收的清除请求FRQ相对应。当从主机接收的请求不是清除请求FRQ时，请求接收电路1201可不生成控制信号CTR_UP。
数据特性存储电路1203存储冷数据列表。冷数据列表可包括表示与清除请求相对应的数据是否是冷数据的信息。为了存储冷数据列表，数据特性存储电路1203可包括SRAM、DRAM和/或其它合适的存储介质。数据特性存储电路1203可响应于从请求接收电路1201接收的控制信号CTR_UP来更新冷数据列表。更具体地，数据特性存储电路1203可基于与接收的清除请求FRQ相对应的逻辑地址LA来更新冷数据列表。因此，数据特性存储电路1203可更新冷数据列表，来表示与清除请求FRQ相对应的逻辑地址LA处存储的数据是冷数据。
下面参照图9A至图9D和图10A至图10F来描述冷数据列表及其更新方法的实施例。
图8是更详细地示出图1的存储器控制器的示例的框图。
图8中的存储器控制器1200包括图7所示的存储器控制器的请求接收电路1201和数据特性存储电路1203，并且进一步包括损耗均衡控制电路1205和写入缓冲器1207。请求接收电路1201和数据特性存储电路1203按照参照图7所描述的进行操作。
写入缓冲器1207可存储来自主机的写入数据。当主机将写入请求和与该写入请求相对应的写入数据传输到存储器系统1000时，写入数据首先被存储在存储器控制器1200的写入缓冲器1207中。在存储器控制器1200的控制下，存储在写入缓冲器1207中的写入数据与写入命令一起被传输到存储器装置1100。存储器装置1100可基于接收到的写入命令和接收到的写入数据来执行写入操作。
写入缓冲器1207可存储与多个写入请求相对应的数据。可由存储器控制器1200来控制与多个写入请求相对应的数据被传输到存储器装置1100的顺序。在示例中，存储器控制器1200可根据从主机接收写入数据的顺序来控制写入数据到存储器装置1100的传输。当从主机接收到清除请求FRQ时，存储器控制器1200的请求接收电路1201可生成缓冲器控制信号CTR_BFF，并且将该缓冲器控制信号CTR_BFF传输到写入缓冲器1207。响应于缓冲器控制信号CTR_BFF，写入缓冲器1207可首先将与接收的清除请求FRQ相对应的写入数据输出到存储器装置1100。
损耗均衡控制电路1205可基于存储在数据特性存储电路1203中的冷数据列表来控制存储器装置1100的损耗均衡操作。更具体地，数据特性存储电路1203可基于其中存储的冷数据列表，将指示哪些数据是冷数据的冷数据信息DCI输出到损耗均衡控制电路1205。损耗均衡控制电路1205可使用接收到的冷数据信息来控制存储器装置1100的损耗均衡操作。
图9A至图9D是示出冷数据列表的实施例的示图。
参照图9A至图9D，该实施例的冷数据列表可以查找表的形式来配置，并且包括两个字段。第一字段表示与逻辑地址(LA)条目相关的信息，并且第二字段表示与数据特性相关的信息。
与清除请求FRQ相对应的开始逻辑地址LA可被存储在LA条目字段中。可通过LA条目字段将多个条目彼此区分开。指示与LA条目相对应的数据是否是冷数据的信息可被存储在数据特性字段中。
冷数据列表最初可不存储任何LA条目。随后，当从主机接收到清除请求FRQ时，如图9A所示，可生成LA条目。
参照图9A，可以看出的是，当存储器控制器1200从主机接收到第一清除请求FRQ时，在冷数据列表中生成第一LA条目。LA条目字段的逻辑地址LA1可表示与接收的第一清除请求FRQ相对应的数据开始的逻辑地址。当在冷数据列表中生成LA条目时，相应数据的特性被设置为“Cold”。因此，参照图9A所示的冷数据列表，可以看出的是，从逻辑地址LA1开始的某个区域的数据是冷数据。可以各种方式来确定从逻辑地址LA1开始的对应于冷数据的区域大小。在实施例中，当预定由清除请求FRQ写入的数据的平均大小为1兆字节(MB)时，可确定从逻辑地址LA1起的1MB区域中存储的数据是冷数据。可选地，为了提供误差余量，可确定2MB区域中存储的数据是冷数据。将描述以下示例：从逻辑地址LA1起的1MB区域中存储的数据被确定为冷数据。
参照图9B，示出了以下情况：接收到第二清除请求FRQ并因此生成与第二清除请求FRQ相对应的数据的开始逻辑地址LA2。另外，与开始逻辑地址LA2相对应的数据的特性也被设置为“Cold”。如上所述，每当从主机接收到清除请求FRQ时，可更新冷数据列表。
参照图9A至图9C，可以看出的是，更新冷数据列表以表示响应于从主机接收的清除请求FRQ而清除的数据是冷数据。其原因在于，由于清除操作的特性，待被执行清除操作的这种数据很可能是冷数据。
参照图9C，可以看出的是，当重复地接收到新的清除请求FRQ时，在冷数据列表中连续生成条目。根据图9A至图9C，示出了用于以下的方法：当冷数据列表中不存在与接收的清除请求FRQ相对应的LA条目时，通过生成新的LA条目来更新冷数据列表以表示新LA条目对应于冷数据。参照图9D描述了用于以下的方法：当接收到与已被存储在冷数据列表中的LA条目相对应的清除请求FRQ时，更新冷数据列表。
图9D示出了用于以下的方法：在如图9C所示更新了冷数据列表的情况下，当存储器控制器1200从主机接收到与逻辑地址LA4相对应的清除请求FRQ时，更新冷数据列表。冷数据列表中已经存在与逻辑地址LA4相对应的条目。在这种情况下，当再次接收到与逻辑地址LA4相对应的清除请求FRQ时，更新与逻辑地址LA4相对应的数据。这表示与逻辑地址LA4相对应的数据，即被清除两次或更多次的数据，很可能不是冷数据。虽然被接收一次的清除请求FRQ写入的数据很可能是冷数据，但被接收多次的清除请求FRQ更新的数据不太可能是冷数据。因此，当冷数据列表中已存在与从主机接收的清除请求FRQ相对应的LA条目LA4时，存储器控制器1200的数据特性存储电路1203将与LA条目LA4相对应的数据的特性从“Cold”改变为“Not Cold”。具有“Not Cold”特性的数据可表示正常数据。此后，当再次接收到与LA条目LA4相对应的清除请求FRQ时，保持数据特性“Not Cold”。
如图9D所示，当数据特性被改变为“Not Cold”时，可能不需要将相对应LA条目保持在数据冷列表中。在实施例中，诸如在图9D的LA4的实施例中，在相应数据的特性被改变为“Not Cold”，即正常数据的条目的情况下，当相应数据在第一阈值时间内未从“NotCold”变回“Cold”时，删除对应条目，其中第一阈值时间可以被预定。例如，当与逻辑地址LA4相对应的数据在第一阈值时间内未从“NotCold”变回“Cold”时，删除与逻辑地址LA4相对应的LA条目。可根据热数据和冷数据的特性适当地选择第一阈值时间。
当将第一阈值时间设置得过短时，与逻辑地址LA4相对应的条目可被容易地从冷数据列表中删除，然后响应于随后的清除请求FRQ而被再次添加到冷数据列表中。当将第一阈值时间设置得过短时，虽然与逻辑地址LA4相对应的数据不是冷数据，但是冷数据列表中可包括与该数据相对应的LA条目，并且可能将该数据错误地确定为冷数据。
相反，当将第一阈值时间设置得过长时，与已被确定为“NotCold”的数据相对应的LA条目在冷数据列表中保持过长的时间段。因此，冷数据列表中可能包括过于大量不必要的LA条目，这需要巨大的容量来存储该冷数据列表。
因此，可通过考虑上述因素来适当地确定第一阈值时间。
在另一实施例中，如图9D所示，当在数据特性改变为“NotCold”之后，数据在长时间段内未改变时，该数据很可能是冷数据。在实施例中，诸如在图9D的LA4的实施例中，在数据的特性被改变为“Not Cold”的条目的情况下，即在这种数据被确定为正常数据的情况下，当对应数据在第二阈值时间内未改变时，相应条目的特性再次从“Not Cold”变为“Cold”，其中第二阈值时间可以被预定。可根据热数据和冷数据的特性适当地选择第二阈值时间。
当删除了与包括在冷数据列表中的LA条目中的任何一个相对应的数据时，可删除与该数据相对应的LA条目。在示例中，当删除了与逻辑地址LA4相对应的数据时，删除与逻辑地址LA4相对应的条目。在另一示例中，删除了与逻辑地址LA6相对应的数据，删除与逻辑地址LA6相对应的条目。
如参照图9A至图9D所述，根据本公开的实施例的存储器控制器可基于是否在首次接收到清除请求时相应数据被标记为冷数据来确定该数据是否是冷数据。因此，根据本公开的实施例的存储器控制器1200可以容易地确定特定数据是否是冷数据。因此，可以提高损耗均衡操作的效率，并且还可以提高存储器装置1100和包括该存储器装置的存储器系统1000的操作可靠性。
图10A至图10F是示出冷数据列表的另一实施例的示图。图10A至图10F所示的冷数据列表可以查找表的形式来配置，其中该查找表可以通过将存储器装置1100的存储器单元阵列110中的整个存储器区域划分为k个逻辑地址区域LAR1至LARk来获得。当存储器装置1100的可用存储器区域的容量为M字节时，在图10A的示例中，逻辑地址区域LAR1至LARk中的每一个具有M/k字节的大小。可将值k确定为根据需要适当选择的值。
冷数据列表存储与关于逻辑地址区域LAR1至LARk中的每一个的清除写入数量相关联的数据。在示例中，清除数量字段中的清除写入数量可以是2位二进制值。如图10A所示，逻辑地址区域LAR1至LARk中的每一个的清除写入数量可被设置为“00”。当清除写入数量为“00”时，这可表示相应逻辑地址区域的数据的特性为“Not Cold”。
参照图10B，示出了以下情况：接收到与逻辑地址区域LAR7相对应的清除请求FRQ。因此，更新与逻辑地址区域LAR7相对应的清除写入数量。更具体地，与逻辑地址区域LAR7相对应的清除写入数量从二进制值“00”增加到二进制值“01”。当清除写入数量为“01”时，这可表示相应逻辑地址区域的数据特性为“Cold”。
参照图10C，示出了以下情况：在接收到与逻辑地址区域LAR7相对应的清除请求FRQ之后，接收到与逻辑地址区域LAR12相对应的清除请求FRQ。因此，更新与逻辑地址区域LAR12相对应的清除写入数量。更具体地，与逻辑地址区域LAR12相对应的清除写入数量从“00”增加到“01”。
参照图10D，如上所述，示出了通过连续接收清除请求FRQ而更新的冷数据列表。图10D示出了以下情况：接收到与逻辑地址区域LAR(k-1)相对应的清除请求FRQ。因此，与逻辑地址区域LAR(k-1)相对应的清除写入数量从“00”增加到“01”。虽然未在图10D中示出，但可更新与位于逻辑地址区域LAR15和逻辑地址区域LAR(k-2)之间的逻辑地址区域中的至少一个相对应的清除写入数量。
参照图10E，示出了以下情况：再次接收与清除写入数量已被更新为“01”的逻辑地址区域LAR7相对应的清除请求FRQ。因此，更新与逻辑地址区域LAR7相对应的清除写入数量。更具体地，与逻辑地址区域LAR7相对应的清除写入数量从二进制值“01”增加到二进制值“10”。当清除写入数量为10时，这可表示相应逻辑地址区域的数据特性可表示为“NotCold”。
当再次接收到关于逻辑地址区域LAR7的清除请求FRQ时，其中如图10E所示该逻辑地址区域LAR7的清除写入数量被更新为“10”，可能不会增加清除写入数量。其原因在于，当再次接收到关于逻辑地址区域LAR7的清除请求FRQ时，其中该逻辑地址区域LAR7的数据特性已被标记为“Not Cold”，则数据特性“Not Cold”不会改变。因此，虽然在图10E所示的情况下重复地接收到关于逻辑地址区域LAR7的清除请求FRQ，但清除写入数量不变。
参照图10F，示出了当删除了与逻辑地址区域LAR7相对应的数据时所更新的冷数据列表。当删除了与清除写入数量为“10”的逻辑地址区域LAR7相对应的数据时，需要对逻辑地址区域LAR7的清除写入数量进行初始化。因此，逻辑地址区域LAR7的清除写入数量从“10”初始化到“00”。
当删除了关于清除写入数量为“01”的逻辑地址区域LAR4、LAR12和LAR(k-1)中的每一个的相应数据时，清除写入数量可从“01”初始化到“00”。
如参照图10A至图10F所述，根据本公开的实施例的存储器控制器基于是否在首次接收到清除请求时相应数据被标记为冷数据来确定数据是否是冷数据。因此，根据本公开的实施例的存储器控制器1200可以容易地确定特定数据是否是冷数据。因此，可以提高损耗均衡操作的效率，并且还可以提高存储器装置1100和包括该存储器装置的存储器系统1000的操作可靠性。
图11是示出根据本公开的实施例的存储器控制器的操作方法的流程图。
参照图11，根据本公开的实施例的存储器控制器的操作方法包括：步骤S100，接收清除请求FRQ和与FRQ相对应的逻辑地址LA；以及步骤S200，基于清除请求FRQ和逻辑地址LA来更新冷数据列表。
在步骤S100中，存储器控制器1200的请求接收电路1201可从主机接收清除请求FRQ和与该FRQ相对应的逻辑地址LA。随后，在步骤S200中，请求接收电路1201可响应于清除请求FRQ而生成控制信号CTR_UP，并且将控制信号CTR_UP传输到数据特性存储电路1203。数据特性存储电路1203可响应于接收到的控制信号CTR_UP来更新其中存储的冷数据列表。冷数据列表可包括指示存储在与清除请求FRQ相对应的逻辑地址LA处的数据是否是冷数据的数据。
在步骤S200中更新的冷数据列表可以各种方式来配置。根据本公开的实施例，冷数据列表可被配置成使得，存储器控制器确定响应于清除请求而被首先写入的数据是冷数据，并且然后确定响应于另外的清除请求而被改变的数据不是冷数据。在一个示例中，冷数据列表可如图9A至图9D所示来配置。在另一示例中，冷数据列表可如图10A至10F所示来配置。
下面参照图12和图13描述步骤S200的具体示例。
在一些实施例中，存储器控制器的操作方法可进一步包括步骤S300：控制存储器装置，使得在更新冷数据列表之后，将与清除请求FRQ相对应的数据清除到存储器装置中。参照图8，当请求接收电路1201接收到清除请求FRQ时，请求接收电路1201可将缓冲器控制信号CTR_BFF传输到写入缓冲器1207。因此，写入缓冲器1207优先将与清除请求FRQ相对应的数据传输到存储器装置1100。因此，在步骤S300中，存储器控制器可控制存储器装置，使得与清除请求FRQ相对应的数据被优先清除到存储器装置中。
如上所述，根据本公开的实施例，存储器控制器基于在首次接收到清除请求时相应数据是否被标记为冷数据来确定数据是否是冷数据。因此，存储器控制器1200可容易地确定特定数据是否是冷数据。因此，可以提高损耗均衡操作的效率，并且还可以提高存储器装置1100和包括该存储器装置的存储器系统1000的操作可靠性。
图12是示出图11所示的更新冷数据列表的步骤的实施例的流程图。更具体地，图12中示出了更新图9A至图9D所示的冷数据列表的方法。
参照图12，在步骤S210中，确定冷数据列表中是否存在与接收的逻辑地址LA相对应的条目。当冷数据列表中不存在与接收的逻辑地址LA相对应的条目，诸如图9A至图9C所示的第一至第六LA条目LA1至LA6(即，步骤S210中为“否”)时，在步骤S230中，添加与接收的逻辑地址LA相对应的条目，并且将所添加的条目的数据特性设置为冷数据。
当冷数据列表中存在与接收的逻辑地址LA相对应的条目，诸如图9D所示的第四LA条目LA4(即，步骤S210中为“是”)时，在步骤S220中，将相应条目的数据特性从冷数据改变为正常数据。图9D所示的特性“Not Cold”可表示如图12的步骤S220所示的正常数据。
图13是示出图11所示的更新冷数据列表的步骤的另一实施例的流程图。更具体地，图13示出了更新图10A至图10F所示的冷数据列表的方法。
参照图13，在步骤S240中，参照冷数据列表检查接收的逻辑地址区域的清除写入数量。随后，在步骤S250中，确定清除写入数量是否为0。步骤S250中的“0”可表示图10A至图10F的“00”。
当清除写入数量为“0”(即，步骤S250中为“是”)时，在步骤S260中，将相应逻辑地址区域的清除写入数量增加1，并且将相应逻辑地址区域的数据特性设置为冷数据。例如，如图10B所示，逻辑地址区域LAR7的清除写入数量可从“00”增加到“01”。
当清除写入数量不为“0”(即，步骤S250中为“否”)时，在步骤S270中，确定清除写入数量是否是“1”。步骤S270中的“1”可表示图10A至图10F的“01”。
当清除写入数量为“1”(即，步骤S270中为“是”)时，在步骤S280中，将相应逻辑地址区域的清除写入数量增加1，并且将相应逻辑地址区域的数据特性设置为正常数据(即，not cold)。例如，如图10E所示，逻辑地址区域LAR7的清除写入数量可从“01”增加到“10”。
当清除写入数量不为“1”(即，步骤S270中为“否”)时，相应逻辑地址区域的清除写入数量可以是“10”。因此，该方法结束而不增加清除写入数量。因此，相应逻辑地址区域的数据特性仍保持为“NotCold”，例如正常数据。
如上所述，根据本公开的实施例，存储器控制器基于在首次接收到清除请求时相应数据是否被标记为冷数据来确定数据是否是冷数据。因此，存储器控制器1200可容易地确定特定数据是否是冷数据。因此，可以提高损耗均衡操作的效率，并且还可以提高存储器装置1100和包括该存储器装置的存储器系统1000的操作可靠性。
图14是示出包括图7所示的存储器控制器的存储器系统的实施例的示图。
参照图14，存储器系统30000可被实施为蜂窝电话、智能电话、平板PC、个人数字助理(PDA)或无线通信装置。存储器系统30000可包括存储器装置1100和能够控制存储器装置1100的操作的存储器控制器1200。存储器控制器1200可在处理器3100的控制下控制存储器装置1100的数据访问操作，例如编程操作、擦除操作、读取操作等。
被编程在存储器装置1100中的数据可在存储器控制器1200的控制下通过显示器3200输出。
无线电收发器3300可通过天线ANT发送/接收无线电信号。例如，无线电收发器3300可将通过天线ANT接收到的无线电信号转换成可由处理器3100处理的信号。因此，处理器3100可处理从无线电收发器3300输出的信号，并将处理后的信号传送到存储器控制器1200或显示器3200。存储器控制器1200可将由处理器3100处理的信号传送到存储器装置1100。而且，无线电收发器3300可将从处理器3100输出的信号转换成无线电信号，并且通过天线ANT将转换后的无线电信号输出到外部装置。输入装置3400是能够输入用于控制处理器3100的操作的控制信号或待由处理器3100处理的数据的装置，并且可被实施为诸如触摸板或计算机鼠标的定点装置、小键盘或键盘。处理器3100可控制显示器3200的操作，使得从存储器控制器1200输出的数据、从无线电收发器3300输出的数据或从输入装置3400输出的数据可以通过显示器3200输出。
在一些实施例中，能够控制存储器装置1100的操作的存储器控制器1200可被实施为处理器3100的一部分，或者被实施为独立于处理器3100的芯片。
图15是示出包括图7所示的存储器控制器的存储器系统的实施例的示图。
参照图15，存储器系统40000可被实施为个人计算机(PC)、平板PC、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器。
存储器系统40000可包括存储器装置1100和能够控制存储器装置1100的数据处理操作的存储器控制器1200。
处理器4100可根据通过输入装置4200输入的数据通过显示器4300输出存储在存储器装置1100中的数据。例如，输入装置4200可被实施为诸如触摸板或计算机鼠标的定点装置、小键盘或键盘。
处理器4100可控制存储器系统40000的全部操作，并且控制存储器控制器1200的操作。在一些实施例中，能够控制存储器装置1100的操作的存储器控制器1200可被实施为处理器4100的一部分，或者被实施为独立于处理器4100的芯片。
图16是示出包括图7所示的存储器控制器的存储器系统的实施例的示图。
参照图16，存储器系统50000可被实施为例如数码相机的图像处理装置，或者附设有数码相机的诸如移动终端、智能电话或平板PC的其它装置。
存储器系统50000可包括存储器装置1100和存储器控制器1200，其中存储器控制器1200能够控制存储器装置1100的数据处理操作，例如编程操作、擦除操作或读取操作。
存储器系统50000的图像传感器5200可将光学图像转换成数字信号，并且转换后的数字信号可被传送到处理器5100或存储器控制器1200。在处理器5100的控制下，转换后的数字信号可通过显示器5300输出，或通过存储器控制器1200而被存储在存储器装置1100中。另外，在处理器5100或存储器控制器1200的控制下，存储在存储器装置1100中的数据可通过显示器5300输出。
在一些实施例中，能够控制存储器装置1100的操作的存储器控制器1200可被实施为处理器5100的一部分，或者被实施为独立于处理器5100的芯片。
图17是示出包括图7所示的存储器控制器的存储器系统的实施例的示图。
参照图17，存储器系统70000可被实施为存储卡或智能卡。存储器系统70000可包括存储器装置1100、存储器控制器1200和卡接口7100。
存储器控制器1200可控制存储器装置1100和卡接口7100之间的数据交换。在一些实施例中，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但本公开不限于此。
卡接口7100可根据主机60000的协议来接口连接主机60000和存储器控制器1200之间的数据交换。在一些实施例中，卡接口7100可支持通用串行总线(USB)协议和芯片间(IC)-USB协议。卡接口7100可包括能够支持由主机60000使用的协议的硬件、嵌入在硬件中的软件或信号传输方案。
当存储器系统70000联接到诸如PC、平板PC、数码相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒的主机60000的主机接口6200时，主机接口6200可在微处理器6100的控制下，通过卡接口7100和存储器控制器1200执行与存储器装置1100的数据通信。
根据本公开，提供了一种能够提高存储器装置的操作可靠性的存储器控制器。
进一步地，根据本公开，提供了一种能够提高存储器装置的操作可靠性的存储器控制器的操作方法。
本文已经公开了各个实施例，并且尽管采用了特定的术语，但是这些术语以一般的和描述性的意义来使用并理解，而不是为了限制的目的。在一些情况下，如从本申请提交起对于本领域普通技术人员而言显而易见的是，除非另外明确指出，否则结合特定实施例描述的特征、特性和/或元件可单独使用或与结合其它实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解的是，在不脱离如所附权利要求中阐述的本公开的精神和范围的情况下，可进行形式和细节上的各种改变。

Claims (18)

1.一种存储器控制器，所述存储器控制器用于控制存储器装置的操作，所述存储器控制器包括：
请求接收电路，从主机接收清除请求和与所述清除请求相对应的逻辑地址，并且响应于接收的清除请求生成控制信号；以及
数据特性存储电路，存储冷数据列表，并且响应于来自所述请求接收电路的所述控制信号更新所述冷数据列表。
2.根据权利要求1所述的存储器控制器，其中所述数据特性存储电路更新所述冷数据列表，以表示存储在与所述接收的清除请求相对应的逻辑地址处的数据是冷数据。
3.根据权利要求1所述的存储器控制器，进一步包括写入缓冲器，所述写入缓冲器存储从所述主机接收的写入数据，
其中所述请求接收电路控制所述写入缓冲器，使得与所述接收的清除请求相对应的写入数据被优先输出到所述存储器装置。
4.根据权利要求1所述的存储器控制器，进一步包括损耗均衡控制电路，所述损耗均衡控制电路基于存储在所述数据特性存储电路中的所述冷数据列表来控制所述存储器装置的损耗均衡操作。
5.根据权利要求1所述的存储器控制器，其中所述冷数据列表存储与所述接收的清除请求相对应的逻辑地址条目，
其中当所述冷数据列表中不存在与所述接收的清除请求相对应的逻辑地址条目时，所述数据特性存储电路生成与所述接收的清除请求相对应的逻辑地址条目，并且更新所述冷数据列表以将与所生成的逻辑地址条目相对应的数据的特性设置为冷数据。
6.根据权利要求5所述的存储器控制器，其中当所述冷数据列表中存在与所述接收的清除请求相对应的逻辑地址条目时，所述数据特性存储电路更新所述冷数据列表以将与所述逻辑地址条目相对应且与所述接收到的清除请求相对应的数据的特性改变为正常数据。
7.根据权利要求6所述的存储器控制器，其中当被改变为正常数据的与所述逻辑地址条目相对应的所述数据的特性在阈值时间内未被改变回冷数据时，所述数据特性存储电路更新所述冷数据列表以删除所述逻辑地址条目。
8.根据权利要求6所述的存储器控制器，其中当被改变为正常数据的与所述逻辑地址条目相对应的所述数据的特性在阈值时间内未被再次改变时，所述数据特性存储电路更新所述冷数据列表以将与所述逻辑地址条目相对应的数据的特性改变为冷数据。
9.根据权利要求6所述的存储器控制器，其中当与包括在所述冷数据列表中的逻辑地址条目相对应的数据被删除时，所述数据特性存储电路更新所述冷数据列表以删除所述逻辑地址条目。
10.根据权利要求1所述的存储器控制器，其中所述冷数据列表存储与多个逻辑地址区域相关的清除写入数量，其中所述多个逻辑地址区域与所述存储器装置的使用区域相对应，
其中当与所述接收的清除请求相对应的逻辑地址区域的所述清除写入数量为0时，所述数据特性存储电路将与所述接收的清除请求相对应的所述逻辑地址区域的清除写入数量增加1，并且更新所述冷数据列表以将与所述逻辑地址区域相对应的所述数据的特性设置为冷数据。
11.根据权利要求10所述的存储器控制器，其中当与所述接收的清除请求相对应的所述逻辑地址区域的所述清除写入数量为1时，所述数据特性存储电路将与所述接收的清除请求相对应的所述逻辑地址区域的清除写入数量增加1，并且更新所述冷数据列表以将与所述逻辑地址区域相对应的所述数据的特性设置为正常数据。
12.根据权利要求10所述的存储器控制器，其中当与所述接收的清除请求相对应的所述逻辑地址区域的所述清除写入数量为2时，所述数据特性存储电路更新所述冷数据列表，以保持与所述接收的清除请求相对应的所述逻辑地址区域的清除写入数量和与所述逻辑地址区域相对应的所述数据的特性。
13.一种操作存储器控制器的方法，所述存储器控制器用于控制存储器装置，所述方法包括：
从主机接收清除请求和与所述清除请求相对应的逻辑地址；并且
基于接收的清除请求和接收的逻辑地址更新冷数据列表，
其中所述冷数据列表包括指示存储在与所述接收的清除请求相对应的逻辑地址处的数据是否是冷数据的数据。
14.根据权利要求13所述的方法，进一步包括控制所述存储器装置写入与所述接收的清除请求相对应的数据。
15.根据权利要求13所述的方法，其中所述冷数据列表存储与所述接收的清除请求相对应的逻辑地址条目，
其中所述基于接收的清除请求和接收的逻辑地址更新冷数据列表包括：
确定所述冷数据列表中是否存在与所述接收的清除请求相对应的逻辑地址条目；并且
基于确定结果更新所述冷数据列表。
16.根据权利要求15所述的方法，其中在所述基于确定结果更新所述冷数据列表中，当所述冷数据列表中不存在与所述接收的清除请求相对应的逻辑地址条目时，生成与所述接收的清除请求相对应的逻辑地址条目，并且将与所生成的逻辑地址条目相对应的数据的特性设置为冷数据。
17.根据权利要求15所述的方法，其中在所述基于确定结果更新所述冷数据列表中，当所述冷数据列表中存在与所述接收的清除请求相对应的逻辑地址条目时，将与所述逻辑地址条目相对应且与所述接收的清除请求相对应的数据的特性改变为正常数据。
18.一种存储器系统，其包括：
存储器装置，包括存储器单元阵列；以及
控制器：
响应于外部清除请求，控制所述存储器装置将数据清除到所述存储器单元阵列中；并且
根据存储在所述存储器单元阵列中的数据是否是冷数据，来控制所述存储器装置对所述存储器单元阵列执行损耗均衡操作，
其中所述控制器将被清除一次的数据确定为冷数据。
CN201811291212.4A 2018-03-12 2018-10-31 存储器控制器及其操作方法 Active CN110262986B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020180028831A KR20190107504A (ko) 2018-03-12 2018-03-12 메모리 컨트롤러 및 그 동작 방법
KR10-2018-0028831 2018-03-12

Publications (2)

Publication Number Publication Date
CN110262986A true CN110262986A (zh) 2019-09-20
CN110262986B CN110262986B (zh) 2023-05-16

Family

ID=67843866

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811291212.4A Active CN110262986B (zh) 2018-03-12 2018-10-31 存储器控制器及其操作方法

Country Status (3)

Country Link
US (1) US11126370B2 (zh)
KR (1) KR20190107504A (zh)
CN (1) CN110262986B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4042283A4 (en) * 2019-10-09 2023-07-12 Micron Technology, Inc. SELF-ADAPTING WEAR COMPENSATION METHOD AND ALGORITHM

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080104308A1 (en) * 2006-10-25 2008-05-01 Yeon-Jin Mo System with flash memory device and data recovery method thereof
CN102163179A (zh) * 2010-02-16 2011-08-24 株式会社东芝 半导体存储器装置
WO2012040723A2 (en) * 2010-09-24 2012-03-29 Intel Corporation Apparatus, method, and system for implementing micro page tables
US20120297121A1 (en) * 2011-05-17 2012-11-22 Sergey Anatolievich Gorobets Non-Volatile Memory and Method with Small Logical Groups Distributed Among Active SLC and MLC Memory Partitions
US20130275650A1 (en) * 2010-12-16 2013-10-17 Kabushiki Kaisha Toshiba Semiconductor storage device
CN104143357A (zh) * 2013-05-07 2014-11-12 爱思开海力士有限公司 存储系统、半导体存储器件及其操作方法
US20150138900A1 (en) * 2013-11-18 2015-05-21 SK Hynix Inc. Data storage device and operating method thereof
US20150310937A1 (en) * 2014-04-24 2015-10-29 Seagate Technology Llc Methods and systems including at least two types of non-volatile cells
WO2016067328A1 (ja) * 2014-10-27 2016-05-06 株式会社日立製作所 不揮発メモリデバイスを有するストレージ装置、及び、不揮発メモリデバイス
CN106294194A (zh) * 2015-06-22 2017-01-04 三星电子株式会社 数据存储装置和具有该数据存储装置的数据处理系统

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9396103B2 (en) 2007-06-08 2016-07-19 Sandisk Technologies Llc Method and system for storage address re-mapping for a memory device
US20090271562A1 (en) 2008-04-25 2009-10-29 Sinclair Alan W Method and system for storage address re-mapping for a multi-bank memory device
KR101757560B1 (ko) 2015-12-18 2017-07-12 한양대학교 산학협력단 비휘발성 메모리의 접근 패턴을 이용하는 하이브리드 메모리 암호화 방법 및 장치

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080104308A1 (en) * 2006-10-25 2008-05-01 Yeon-Jin Mo System with flash memory device and data recovery method thereof
CN102163179A (zh) * 2010-02-16 2011-08-24 株式会社东芝 半导体存储器装置
WO2012040723A2 (en) * 2010-09-24 2012-03-29 Intel Corporation Apparatus, method, and system for implementing micro page tables
EP2619675A2 (en) * 2010-09-24 2013-07-31 Intel Corporation Apparatus, method, and system for implementing micro page tables
US20130275650A1 (en) * 2010-12-16 2013-10-17 Kabushiki Kaisha Toshiba Semiconductor storage device
US20120297121A1 (en) * 2011-05-17 2012-11-22 Sergey Anatolievich Gorobets Non-Volatile Memory and Method with Small Logical Groups Distributed Among Active SLC and MLC Memory Partitions
CN104143357A (zh) * 2013-05-07 2014-11-12 爱思开海力士有限公司 存储系统、半导体存储器件及其操作方法
US20150138900A1 (en) * 2013-11-18 2015-05-21 SK Hynix Inc. Data storage device and operating method thereof
US20150310937A1 (en) * 2014-04-24 2015-10-29 Seagate Technology Llc Methods and systems including at least two types of non-volatile cells
WO2016067328A1 (ja) * 2014-10-27 2016-05-06 株式会社日立製作所 不揮発メモリデバイスを有するストレージ装置、及び、不揮発メモリデバイス
CN106294194A (zh) * 2015-06-22 2017-01-04 三星电子株式会社 数据存储装置和具有该数据存储装置的数据处理系统

Also Published As

Publication number Publication date
CN110262986B (zh) 2023-05-16
KR20190107504A (ko) 2019-09-20
US11126370B2 (en) 2021-09-21
US20190278512A1 (en) 2019-09-12

Similar Documents

Publication Publication Date Title
US10168913B2 (en) Data storage device and data maintenance method thereof
JP5002201B2 (ja) メモリシステム
US20240004789A1 (en) Memory controller, memory system and operating method of memory device
US9182928B2 (en) Lower page only host burst writes
KR20160008365A (ko) 저장 매체, 메모리 시스템 및 메모리 시스템에서의 저장 영역 관리 방법
US9940058B2 (en) Data storage device and data maintenance method thereof
KR102245822B1 (ko) 불휘발성 메모리 장치를 포함하는 저장 장치 및 그것의 프로그램 방법
JP2008009919A (ja) カードコントローラ
KR102287760B1 (ko) 메모리 시스템 및 상기 메모리 시스템의 동작 방법
KR20070092642A (ko) 반도체 집적 회로 장치의 데이터 기록 방식
US10755785B2 (en) Memory system and method of operating the same
KR102717019B1 (ko) 메모리 컨트롤러 및 그것의 동작 방법
CN110047549A (zh) 存储器系统及其操作方法
CN109426446A (zh) 存储器系统及其操作方法
CN110399091A (zh) 存储器控制器、存储器系统及其操作方法
KR20190092941A (ko) 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법
KR20190105326A (ko) 반도체 메모리 장치 및 그 동작 방법
KR20210157544A (ko) 메모리 시스템, 메모리 컨트롤러 및 메모리 시스템의 동작 방법
CN110174995A (zh) 存储器控制器及其操作方法
CN109933541A (zh) 非易失性存储器系统及其操作方法
KR20190111608A (ko) 반도체 메모리 장치 및 그 동작 방법
CN110262986A (zh) 存储器控制器及其操作方法
CN110364196A (zh) 存储器系统及其操作方法
CN110413534A (zh) 存储器控制器及其操作方法
CN109491590A (zh) 存储器控制器、具有其的存储器系统及其操作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20240613

Address after: American Texas

Patentee after: Mimi IP Co.,Ltd.

Country or region after: U.S.A.

Address before: Gyeonggi Do, South Korea

Patentee before: Sk Hynix Inc.

Country or region before: Republic of Korea

TR01 Transfer of patent right