CN110253421A - Iii-v族半导体晶圆的减薄方法 - Google Patents

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Abstract

本发明公开了一种III‑V族半导体晶圆的减薄方法，所述III‑V族半导体晶圆具有通过多条分割线划分出的多个器件单元的正面以及与所述正面相对的背面，首先将所述III‑V族半导体晶圆分割成多个独立的小块晶圆；然后对所述多个独立的小块晶圆的背面同时进行研磨，以使小块晶圆的厚度减薄。相比现有技术，本发明能大幅提高晶圆背面的研磨速率，从而可在保证质量的前提下提升生产效率。

Description

III-V族半导体晶圆的减薄方法
技术领域
本发明涉及一种III-V族半导体晶圆的减薄方法，属于半导体器件制造技术领域。
背景技术
III-V族化合物，是元素周期表中III族的B，Al，Ga，In和V族的N，P，As，Sb形成的化合物，通常所说的III-V族半导体是由上述III族和V族元素所形成的两元化合物，其成分化学比为1：1。III-V族化合物半导体材料在光电子器件、光电集成、超高速微电子器件和超高频微波器件及电路上已得到了重要应用，具有广阔前景。目前工业上所使用的III-V族半导体主要为砷化镓（GaAs）、磷化铟（InP）和氮化镓（GaN）。
在实际应用中，出于散热和减小芯片电路尺寸需要，III-V族半导体器件一般需要减薄至50～200 um。通常的做法是先通过外延生长、蚀刻等工艺在整块晶圆的正面制作出由一系列分割线划分出的多个器件单元，然后通过对整块晶圆的背面进行研磨来将厚度减薄，最后按照分割线将完成减薄后的晶圆分隔为一系列独立的半导体器件（芯片）。
由于III-V族半导体与硅半导体在物理性能和化学性能方面存在的较大差异，现有成熟的硅半导体研磨工艺往往无法应用于III-V族半导体，这就为III-V族半导体的减薄工艺带来了一系列问题，尤其是生产效率的问题。以GaAs晶圆减薄为例，如图1所示，现有的工艺流程是：先在砷化镓晶圆1（包括砷化镓衬底101和外延及电路层102）正面涂覆保护层3进行保护，然后用粘结剂4将晶圆1贴在托盘2上（起固定作用），用顶针7对托盘2施以压力（托盘背面中心位置有半球形凹槽设计，顶针顶住凹槽位置），将其压在研磨盘6上；研磨盘6以一定的转速转动，托盘2在摩擦力的作用下会跟着研磨盘6朝同一个时针方向旋转，同时在研磨盘6上供给研磨液5（主要成分是像氧化铝这样的高硬度颗粒或者还包括像氯化物这样具有化学蚀刻作用的成分）进行研磨。
其原理是通过硬度较高的高硬度颗粒对硬度较低的砷化镓衬底进行切削。基于此原理，研磨速率主要和压力、研磨盘转速、研磨液颗粒尺寸以及研磨液颗粒浓度有关。从当前工艺条件进行分析：1、压力越大，研磨速率越高，但加大压力后晶圆容易被压裂，另外压力增大后托盘不容易跟着研磨盘旋转，导致研磨不均，容易发生裂片。2、研磨盘转速越快，研磨速率越高；但受设备能力限制，当前转速已接近上限，优化空间有限3、研磨液颗粒尺寸越大，切削能力越强，故研磨速率越高；但使用大颗粒的研磨液会容易发生裂片，且背面粗糙度会增加，降低芯片抗压能力。4、研磨液颗粒浓度越高，研磨速率越快，但研磨液越容易凝固，从而堵塞研磨液管路。以4寸砷化镓晶圆为例，当前工艺条件下的研磨速率约为10um/min，要使原始厚度650um的晶圆减薄至140~160um的厚度，则整个研磨时间约50min，研磨速率低，研磨时间过长。
因此需要平衡研磨速率和研磨质量，而目前的工艺参数优化的空间有限，很难做到既保证产品品质，又能有效提升研磨速率。
发明内容
本发明所要解决的技术问题在于克服现有技术的不足，提供一种III-V族半导体晶圆的减薄方法，能大幅提高晶圆背面的研磨速率，从而可在保证质量的前提下提升生产效率。
本发明具体采用以下技术方案解决上述技术问题：
一种III-V族半导体晶圆的减薄方法，所述III-V族半导体晶圆具有通过多条分割线划分出的多个器件单元的正面以及与所述正面相对的背面，首先将所述III-V族半导体晶圆分割成多个独立的小块晶圆；然后对所述多个独立的小块晶圆的背面同时进行研磨，以使小块晶圆的厚度减薄。
优选地，沿部分所述分割线将所述III-V族半导体晶圆分割成多个独立的小块晶圆。
优选地，所述多个独立的小块晶圆的面积基本相同。
进一步优选地，沿相互垂直的两个解理方向将所述III-V族半导体晶圆分割成四个形状、尺寸基本相同的小块晶圆。
优选地，所述研磨过程具体如下：
S1、在所述小块晶圆的正面覆盖可塑性胶质材料，并使其固化形成保护层；
S2、利用粘结剂并通过所述保护层将小块晶圆粘附于研磨载具的底面；
S3、在施加一定的压力并供给研磨液的条件下对小块晶圆的背面进行研磨，直至达到预定厚度；
S4、将小块晶圆从研磨载具上取下，去除小块晶圆正面的保护层及粘结剂后对其进行清洁。
进一步优选地，所述可塑性胶质材料为以下任一种材料：辐射固化材料、热固化材料、电场固化材料、化学试剂固化材料。
更进一步优选地，所述可塑性胶质材料为光刻胶。
进一步优选地，所述粘结剂为以下任一种材料：辐射固化材料、热固化材料、电场固化材料、化学试剂固化材料。
更进一步优选地，所述粘结剂为石蜡。
优选地，所述III-V族半导体为GaN、GaAs或InP。
相比现有技术，本发明技术方案具有以下有益效果：
本发明可大大增加晶圆背面的研磨速率，减少单片研磨时间，通过实测，研磨速率可由10um/min提升至50um/min，单片研磨时间由50min缩短为10min；并且在研磨速率提升的同时可以提升研磨机的产能、减少研磨液的使用量和研磨废液的回收成本；由于研磨后晶圆变的很薄，整片晶圆，特别是大尺寸晶圆（4寸及以上），在操作时特别容易破片，对产品良率和性能是致命的，而分成小块后的操作风险大大减低；此外，整片晶圆研磨后翘曲大，放到测试机平台上真空无法吸附，而将其分成小块后翘曲降低，真空吸附正常，从而有利于后道工序的加工。
附图说明
图1为现有GaAs晶圆的研磨工艺原理示意图；
图2为晶圆分割示意图；
图3为保护层形成示意图；
图4a和图4b为小块晶圆粘附于研磨载具的结构示意图，其中图4a为仰视图，图4b为主视图；
图5为小块晶圆的研磨工艺原理示意图；
图中包含以下附图标记：
1、晶圆，101、衬底，102、外延及电路层，2、托盘，3、保护层，4、粘结剂，5、研磨液，6、研磨盘，7、顶针。
具体实施方式
针对现有III-V族半导体晶圆减薄工艺难以在保证质量的前提下提高效率的问题，本发明提出了一种能够在保证质量的前提下提升生产效率的III-V族半导体晶圆的减薄方法，通过将整块晶圆半成品分块后进行背面研磨以大幅提高研磨速率；具体而言，所述III-V族半导体晶圆具有通过多条分割线划分出的多个器件单元的正面以及与所述正面相对的背面，首先将所述III-V族半导体晶圆分割成多个独立的小块晶圆；然后对所述多个独立的小块晶圆的背面同时进行研磨，以使小块晶圆的厚度减薄。
发明人经过大量实验发现：把整块晶圆分割为独立的多块小块晶圆后，对这些小块晶圆采用原有设备和原有工艺条件同时进行背面研磨，则研磨速率可获得大幅提升，并且研磨质量并无下降。由于整块晶圆分割前后的整个研磨面积并未发生改变，因此这一现象似乎与本领域的常规认知相悖。
发明人经过仔细研究后初步认为：研磨的过程中，研磨液颗粒通过晶圆的边缘进入内部，对衬底进行切削。整片晶圆研磨过程中，研磨液颗粒只能通过外弧边进入，数量少。加上晶圆面积大，所以单位面积上的研磨液颗粒就少，因此导致整体研磨速率低。将整块晶圆分成多个小块晶圆后，多出数条边，研磨液颗粒进入内部的机会大幅增加，单个晶圆面积小，所以单位面积上的研磨液颗粒多，从而导致研磨工艺条件保持不变的条件下，研磨速率大大加快。
基于这一原理可以想到，假如在整块晶圆背面预先利用光刻或蚀刻方法制作出若干连通晶圆边缘两点的沟槽，沟槽深度接近目标研磨厚度，则可在研磨过程中使得研磨液颗粒进入内部的机会大幅增加，同样可提高研磨速率。但这一方案的实现难度及实现成本都过高，因此优选采用把整块晶圆分割为独立的多块小块晶圆后研磨背面的方式，并且最好是沿晶圆正面的分割线对晶圆进行分割，一方面分割更简单，一方面不会破坏器件单元的结构；并且最好将整块晶圆分割为多个面积基本相同的小块晶圆，一方面分割更简单，一方面各小块晶圆的研磨一致性也更好。
所述研磨过程的优选工艺如下：
S1、在所述小块晶圆的正面覆盖可塑性胶质材料，并使其固化形成保护层；
S2、利用粘结剂并通过所述保护层将小块晶圆粘附于研磨载具的底面；
S3、在施加一定的压力并供给研磨液的条件下对小块晶圆的背面进行研磨，直至达到预定厚度；
S4、将小块晶圆从研磨载具上取下，去除小块晶圆正面的保护层及粘结剂后对其进行清洁。
保护层的目的是为了对晶圆正面的器件单元（外延及电路层）提供保护，因此应采用可在外部作用下固化为弹性或近刚性的可塑性胶质材料，例如可以为现代工业中已广泛应用的辐射（UV）固化材料、热固化材料、电场固化材料、化学试剂固化材料等。从减少物料种类，降低采购成本的角度考虑，本发明优选采用其他工序中所使用的光刻胶作为保护层材料。
粘结剂的作用是将晶圆平稳固定在研磨载具的底面，从粘接性能以及后续清除的便捷程度考虑，粘结剂同样优选辐射固化材料、热固化材料、电场固化材料、化学试剂固化材料等可在外部作用下固化为弹性或近刚性的材料，例如丙烯酸树脂、环氧树脂、聚氨酯丙烯酸酯低聚物、水溶性树脂、石蜡等。从成本和易于清除的角度考虑，本发明优选采用石蜡作为粘结剂。
为了便于公众理解，下面通过一个具体实施例来对本发明的技术方案进行详细说明：
本实施例以4英寸砷化镓晶圆的减薄为例，其具体工艺流程如下：
步骤1、先将包括衬底101和外延及电路层102的砷化镓晶圆1进行切割，分成多个小块晶圆（如图2所示，以横竖两个解理方向进行切割，分成4个等份的1/4小块晶圆为最佳）。
步骤2、如图3所示，将每个小块晶圆表面涂覆2~6um厚度的光刻胶保护层3。
步骤3、如图4a、图4b所示，用粘结剂4（本实施例中为石蜡）将每个小块晶圆贴附在同一块托盘2上（呈中心对称摆放为最佳，若托盘面积够大，可贴附来自多个整片砷化镓晶圆切割而成的小块晶圆）。
步骤4、如图5所示，将托盘2安装在顶针7下方，顶针7对托盘2施以100~300N的压力；研磨盘6以30~60转/分钟的转速，带动托盘2一起以逆时针方向旋转，同时配合研磨液5对衬底101进行研磨，使其达到工艺需求的140~160um厚度；再用去离子水配合无尘布，对托盘和小块晶圆边冲洗边擦拭；最后用氮气枪将托盘2和晶圆上的水吹干；上述研磨液为氧化铝水基成分，颗粒尺寸3~10um，研磨液按重量百分比计，其组成包括5% ~20%的氧化铝，0.1~2%的冷却剂，0.5~5%的分散剂余量为去离子水。通过实测，研磨速率可由现有的10um/min提升至50um/min，单片研磨时间由50min缩短为10min。
步骤5、将贴附有研磨完成之小块砷化镓晶圆的托盘放入丙酮溶液内加热浸泡，温度设定≥50℃，去除砷化镓晶圆和托盘之间的石蜡和光刻胶，使得两者分离。
步骤6、将去除石蜡和光刻胶之后的小块砷化镓晶圆分别在丙酮和异丙醇溶液内浸泡，温度设定≥50℃，对砷化镓晶圆进一步清洗，剔除残留的石蜡和光刻胶，最终得到干净的多个小块砷化镓晶圆。
经过上述减薄处理后的砷化镓晶圆即可进行后道的电气检测、划片、封装等工序，完成最终的半导体器件制造。

Claims (10)

1.一种III-V族半导体晶圆的减薄方法，所述III-V族半导体晶圆具有通过多条分割线划分出的多个器件单元的正面以及与所述正面相对的背面，其特征在于，首先将所述III-V族半导体晶圆分割成多个独立的小块晶圆；然后对所述多个独立的小块晶圆的背面同时进行研磨，以使小块晶圆的厚度减薄。
2.如权利要求1所述III-V族半导体晶圆的减薄方法，其特征在于，沿部分所述分割线将所述III-V族半导体晶圆分割成多个独立的小块晶圆。
3.如权利要求1所述III-V族半导体晶圆的减薄方法，其特征在于，所述多个独立的小块晶圆的面积基本相同。
4.如权利要求3所述III-V族半导体晶圆的减薄方法，其特征在于，沿相互垂直的两个解理方向将所述III-V族半导体晶圆分割成四个形状、尺寸基本相同的小块晶圆。
5.如权利要求1所述III-V族半导体晶圆的减薄方法，其特征在于，所述研磨过程具体如下：
S1、在所述小块晶圆的正面覆盖可塑性胶质材料，并使其固化形成保护层；
S2、利用粘结剂并通过所述保护层将小块晶圆粘附于研磨载具的底面；
S3、在施加一定的压力并供给研磨液的条件下对小块晶圆的背面进行研磨，直至达到预定厚度；
S4、将小块晶圆从研磨载具上取下，去除小块晶圆正面的保护层及粘结剂后对其进行清洁。
6.如权利要求5所述III-V族半导体晶圆的减薄方法，其特征在于，所述可塑性胶质材料为以下任一种材料：辐射固化材料、热固化材料、电场固化材料、化学试剂固化材料。
7.如权利要求6所述III-V族半导体晶圆的减薄方法，其特征在于，所述可塑性胶质材料为光刻胶。
8.如权利要求5所述III-V族半导体晶圆的减薄方法，其特征在于，所述粘结剂为以下任一种材料：辐射固化材料、热固化材料、电场固化材料、化学试剂固化材料。
9.如权利要求8所述III-V族半导体晶圆的减薄方法，其特征在于，所述粘结剂为石蜡。
10.如权利要求1所述III-V族半导体晶圆的减薄方法，其特征在于，所述III-V族半导体为GaN、GaAs或InP。
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