CN110247656A - 用于锁相环的损坏的时钟检测电路 - Google Patents

用于锁相环的损坏的时钟检测电路 Download PDF

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Abstract

本申请公开了用于锁相环的损坏的时钟检测电路。选择电路(202)接收多个参考时钟。选择电路(202)由控制信号控制，以输出多个参考时钟中的一个。锁相环(204)耦合到选择电路(202)的输出，并使用所选择的参考时钟来对输出时钟进行锁相。包括多个参考时钟窗口检测器电路(210)。每个参考时钟窗口检测器电路(210)接收单独的参考时钟。每个参考时钟窗口检测器电路(210)响应于提早参考时钟边沿误差而断言误差信号，其中参考时钟窗口检测器电路(210)在提早时间窗口期满之前检测参考时钟边沿。此外，每个参考时钟窗口检测器电路(210)响应于推迟参考时钟边沿误差而断言误差信号，其中参考时钟窗口检测器电路(210)在推迟时间窗口期满之后检测参考时钟边沿。

Description

用于锁相环的损坏的时钟检测电路
相关申请
本申请要求2018年3月9日提交的美国临时申请第62/640,603号的优先权，其通过引用并入于此。
背景技术
锁相环(PLL)是生成输出时钟的电路，该输出时钟被锁相到输入参考时钟。PLL用于各种目的，包括例如通信系统、计算机等。PLL可以是数字PLLS(DPLL)或模拟PLL(APLL)。
发明内容
在至少一个示例中，一种电路包括选择电路，其经耦合以接收多个参考时钟。选择电路由控制信号控制，以输出多个参考时钟中的一个。锁相环耦合到选择电路的输出，并且使用来自选择电路的输出参考时钟来对由锁相环生成的输出时钟进行锁相。包括多个参考时钟窗口检测器电路。每个参考时钟窗口检测器电路经耦合以接收多个参考时钟中的单独一个。每个参考时钟窗口检测器电路响应于提早(early)参考时钟边沿误差而断言误差信号，其中参考时钟窗口检测器电路在提早时间窗口期满之前检测参考时钟边沿。此外，每个参考时钟窗口检测器电路响应于推迟(late)参考时钟边沿误差来断言误差信号，其中参考时钟窗口检测器电路在推迟时间窗口期满之后检测参考时钟边沿。
在另一个示例中，一种方法包括检测与在第一计数器期满之前出现的参考时钟的第一边沿对应的第一误差条件，检测与在第二计数器期满之后出现的参考时钟的第二边沿对应的第二误差条件，响应于检测到第一误差条件而断言误差信号，以及响应于检测到第二误差条件而断言误差信号。
附图说明
对于各种示例的详细描述，现在将参考附图，其中：
图1是说明推迟参考时钟的时序图。
图2示出了实施提早时间窗口和推迟时间窗口以检测提早参考时钟边沿或推迟参考时钟边沿的电路的示意图。
图3示出了图2的示意图中可用的参考时钟窗口检测器的示例实施方式。
图4是说明在出现提早时钟时电路的操作的时序图。
图5是说明在出现推迟时钟时电路的操作的时序图。
图6说明了由图3的参考时钟窗口检测器实施的提早时间窗口和推迟时间窗口。
具体实施方式
如上所述，PLL将输出时钟锁相到参考时钟。参考时钟应具有恒定频率，并且因此具有恒定周期。然而，周期可能能够从参考时钟的循环到循环而变化。抖动或其他影响可能导致参考时钟的周期的变化。PLL应尽可能快地检测损坏的参考时钟，以消除PLL的输出时钟上的相位扰动。
一些PLL包括缺失时钟检测能力，如图1所说明的。图1说明了理想参考时钟50和损坏的参考时钟60的几个循环。理想参考时钟50具有在相对固定的时间周期出现的上升沿。也就是说，理想参考时钟50的每个循环的时间周期(T1)不变化，或者至少变化很小而不会在使用理想参考时钟的PLL中引起性能问题。如图所示，损坏的参考时钟60的前两个循环具有恒定的周期T2。然而，损坏的参考时钟60的脉冲65具有上升沿，该上升沿基本上比它应该所在的(如虚线68所表示的)位置延迟。
一些PLL系统包括推迟时钟检测能力，其中实施有效窗口70。如果在当前有效窗口70结束之前检测到下一个时钟边沿(如73处所说明的)，那么该时钟循环被认为是有效的。然而，如果有效窗口70在下一个参考时钟边沿(例如，边沿75)出现之前结束，则生成缺失时钟检测信号80，并且PLL系统以合适的方式进行响应。
虽然通常满足于检测推迟时钟或缺失时钟，但是利用该方案不能检测提早时钟。提早时钟(即，基本上在其应该出现之前出现的时钟边沿)也会损害PLL的性能。本文中所描述的示例有利地检测提早时钟和推迟时钟。
图2示出了检测提早参考时钟和推迟参考时钟的电路200的示例。在图2的示例中所示的电路包括：选择电路202、PLL 204、参考时钟窗口检测器电路210和有限状态机(FSM)220。选择电路202可以包括多路复用器(诸如
图2中所示出的)或其他形式的选择电路，并且在本文中称为多路复用器202。将一个或更多个参考时钟(REFCLK_1至REFCLK_n)提供给多路复用器202的输入，其选择输入参考时钟中的一个作为PLL 204的输入参考时钟(REFCLK_IN)。PLL 204可包括DPLL和/或APLL。
每个REFCLK_1至REFCLK_n被提供给单独的参考时钟窗口检测器210。REFCLK_1被提供给参考时钟窗口检测器210a，以及REFCLK_n被提供给参考时钟窗口检测器210n(参考时钟窗口检测器电路210a至210n统称为参考时钟窗口检测器电路210)。参考时钟窗口检测器电路210中的每个向FSM 220断言误差信号(ERROR)，以指示是否已检测到针对对应参考时钟的提早误差条件或推迟误差条件。例如，断言为高的ERROR指示提早误差条件或推迟误差条件，为低的ERROR指示不存在任何一种提早/推迟误差，反之亦然。每个参考时钟窗口检测器210响应于提早参考时钟边沿误差而断言ERROR，在提早参考时钟边沿误差中，参考时钟窗口检测器电路在提早时间窗口期满之前检测参考时钟边沿。每个参考时钟窗口检测器电路还响应于推迟参考时钟边沿误差而断言ERROR，在推迟参考时钟边沿误差中，参考时钟窗口检测器电路在推迟时间窗口期满之后检测参考时钟边沿。因此，实施两个单独的时间窗口——一个用于检测错误的提早参考时钟，并且另一个用于检测错误的推迟参考时钟。在该示例中，被断言到FSM 220的ERROR不区分已经出现了哪种类型的误差条件——无论哪种方式出现了参考时钟误差以及FSM 220将采取校正动作。
如果当前正通过多路复用器202选择REFCLK_1至REFCLK_n中的一个以向PLL 204提供REFCLK_IN并且针对该特定参考时钟的参考时钟窗口检测器210检测到提早或推迟条件，则该参考时钟窗口检测器断言是到FSM 220的ERROR信号。作为响应，FSM 220监视来自其他参考时钟窗口检测器210的ERROR信号，选择另一个参考时钟(假设对应的参考时钟窗口检测器还没有主动断言其ERROR信号)，并且向多路复用器202断言控制信号222以切换到不同的参考时钟。在一些示例中，在将多个其他参考时钟提供给多路复用器202的情况下，选择使用哪个参考时钟被预先配置到FSM逻辑中。
图3提供了参考时钟窗口检测器210的示例实施方式。该示例实施方式包括提早计数器310、推迟计数器350、触发器315、320、330、355、360和385、反相器322、或(OR)门380、时钟同步器332和基于参考的清零电路362。提供采样时钟以对提早计数器310和推迟计数器350进行钟控/定时钟(clock)。采样时钟从高频振荡器得到，然后被分频到合适的采样频率，该合适的采样频率大于参考时钟REFCLK_x的频率。时钟同步器电路332使REFCLK_x与采样时钟同步，并且出于此目的可以包括一个或更多个触发器。来自时钟同步器的输出被标记为REFCLK_IN，其被提供给提早计数器310和推迟计数器350的负载输入。
负载输入的断言(例如，REFCLK_IN的上升沿)致使每个计数器310、350将其自身重置为初始计数值并开始对采样时钟的脉冲进行计数。初始计数值被设置为在两个计数器之间不同，以便实施比提早窗口长的推迟窗口。提早计数器310的计数值显示为“n”，而推迟计数器350的计数值显示为“m”。在该示例中，值m大于值n。
在图3的示例中，计数器310、350是倒计数计数器，因为在重置事件之后，每个计数器从其编程计数值(如图所示的n或m)开始倒计数到零。每个计数器310、350的输出为低，同时倒计数直到达到终端值(0)，此时输出被断言为高。也就是说，当提早计数器310达到0时，其输出311(标记为提早计数器输出，ECOUT)被断言。类似地，当推迟计数器350达到0时，其输出351(标记为推迟计数器输出，LCOUT)被断言。提早计数器311的输出311被提供给触发器315的时钟输入，并且推迟计数器350的输出351被提供给触发器355的时钟输入。触发器315和355二者的数据(D)输入被约束到逻辑高电平。因此，如果并且当提早计数器310达到0时，其输出从低转变为高，从而在触发器315的Q输出(标记为Q1)上定时钟逻辑高。类似地，如果并且当推迟计数器350达到0时，其输出从低转变为高，从而在触发器355的Q输出(标记为Q3)上定时钟逻辑高。
触发器315和355的Q输出分别被提供给触发器320和360的数据输入。采样时钟用于对触发器360定时钟。触发器320由触发器330的Q输出(标记为Q2)定时钟。触发器320的Q条(QB)输出是标记为提早标志(EARLY FLAG)的信号。触发器330由REFCLK_x定时钟。触发器360的Q输出是标记为推迟标志(LATE FLAG)的信号。在没有提早参考时钟的情况下，触发器320的QB输出(EARLY FLAG)是逻辑低。类似地，在没有推迟参考时钟的情况下，触发器360的Q输出(LATE FLAG)也是逻辑低。触发器330的数据输入被约束到逻辑高。触发器330的Q输出在REFCLK_X的上升沿时从低转变为高。触发器330用于引入小的时间延迟，使得REFCLK_x的后续边沿用于从重置提早计数器310的REFCLK_x(REFCLK_IN)的边沿对触发器330定时钟。
或门380耦合到触发器320的QB输出和触发器360的Q输出，以将“EARLY FLAG”和“LATE FLAG”一起在逻辑上进行或操作以生成ERROR信号。触发器385用作锁存器以在其Q输出上保持到FSM 220的ERROR。到FSM 220的ERROR信号可以是或门380的输出或来自触发器385的锁存输出。
以下讨论解释了提早窗口检测提早参考时钟的操作。对于提早参考时钟检测，虽然提早计数器310正在倒计数，但在到达其终端计数之前，提早计数器的输出311为0并且触发器315的Q输出为0。触发器320已经由反相器322的输出(经由FSM 220)预设，并且因此其QB输出(EARLY FLAG)为逻辑0。在出现提早参考时钟时(即，在提早计数器310已被重置之后并且正在倒计数而在提早计数器310达到0之前出现的参考时钟上升沿)，对触发器330定时钟，从而迫使其Q输出从低转变为高并且对触发器320定时钟。此时的触发器320利用其D输入为0被定时钟，这然后致使EARLY FLAG转换到高逻辑电平并且ERROR经由或门380被断言为高。
以下讨论解释了推迟窗口检测推迟参考时钟的操作。对于推迟参考时钟检测，虽然推迟计数器350正在倒计数，但在到达其终端计数之前，推迟计数器的输出351为0并且触发器315的Q输出为0。触发器360已经由FSM 220清零，并且因此其Q输出(LATE FLAG)为逻辑0。一旦推迟计数器350倒计数到0，则对触发器355定时钟，从而迫使触发器355的Q输出为逻辑高电平，这进而迫使触发器360的Q输出(LATE)FLAG在采样时钟的下一个上升沿时变为逻辑高。或门380然后响应于LATE FLAG为高而致使其ERROR输出信号变为逻辑高。如果在推迟计数器350期满之前出现REFCLK_x的下一个上升沿，则推迟计数器350将被REFCLK_x边沿重置并且不允许倒计数到0。
基于参考的清零电路362响应于REFCLK_IN生成清零信号以将触发器330、315和355清零。在一个示例中，基于参考的清零电路362在REFCLK_IN的上升沿时将清零信号断言为高，并在下一个采样时钟上升沿时对清零信号取消断言。
图4是进一步说明参考时钟窗口检测器电路210的操作的时序图。所示信号包括REFCLK_IN、ECOUNT 311、LCOUNT 351、Q1、Q2、Q3、EARLY FLAG、LATE FLAG和ERROR。REFCLK_IN的三个循环被示出具有上升沿400、401和403。虚线406指示在参考时钟中没有任何提早或推迟扰动的情况下何时应该出现REFCLK_IN的上升沿。在该示例中，上升沿401在适当的时间(不太提早且不太推迟)出现，但是上升沿403提早出现。提早计数器310在REFCLK_IN的上升沿400时从其初始计数值开始朝向零计数并且倒计数到零，从而在时间点405处定义提早窗口。提早计数器310在上升沿401处被再次重置并且再次在时间点407倒计数到零。一旦提早计数器310达到零，其ECOUT 311被断言为高，如410所示。一旦上升沿401出现，提早计数器310再次被重置并且ECOUT被迫回到逻辑低电平。在提早计数器310再次达到0时，ECOUT再次在412处变为逻辑高。
只要Q1为逻辑高，当Q2被断言为高时，EARLY FLAG保持逻辑低。上升沿401在提早窗口期满之后出现，该提早窗口在405处结束，并且因此如420处所示，EARLY FLAG保持在逻辑0电平处，因为当Q2变高时Q1为高。提早EARLY FLAG在430处被断言为高，因为当Q2经历上升沿425时Q1为低。一旦EARLY FLAG被断言为高，根据OR门380和/或根据锁存触发器385，ERROR在440处也被断言为高。
在REFCLK_IN的每个上升沿时，计数器310、350二者都被重置。推迟计数器350被重置并且在它达到零之前，并且因此LCOUT保持低，如图所示。LCOUT为低时，LATE FLAG也保持低。
图5示出了用于说明在推迟参考时钟的情况下参考时钟窗口检测器210的操作的时序图。在该示例中，上升沿502出现。虚线503指示由提早计数器310计数的提早时间窗口的结束，以及虚线504指示由推迟计数器350计数的推迟时间窗口的结束。REFCLK_IN的上升沿502在推迟窗口的结束(504)之后出现。当出现这种情况时，LCOUT已经为高(510)，因为推迟计数器350已经达到0并且因此Q3也被触发器355迫使为高(512)。在采样时钟的下一个边沿，LATE FLAG在514处也被迫使为高。LATE FLAG为高导致或门380将ERROR断言为高，并且在520处示出。
图6说明了经由提早计数器310实施的提早时间窗口610和经由推迟计数器350实施的推迟时间窗口620。每个提早时间窗口610和每个推迟时间窗口620在REFCLK_IN的上升沿时开始。提早时间窗口610基于提早计数器310的计数值结束，该计数值小于推迟计数器350的计数值。提早时间窗口610期满和推迟时间窗口620期满之间的时间625是有效窗口，假设存在有效的REFCLK_IN，则在该有效窗口期间应出现REFCLK_IN的上升沿。
波形600示出了理想参考时钟的多个循环。波形602示出了参考时钟的示例，在该示例中的边沿中的一个603过于提早地出现。波形602示出了参考时钟的示例，在该示例中的边沿中的一个605出现得太推迟。边沿603在有效时间窗口630开始之前出现，该条件致使EARLY FLAG被断言为高(640)。边沿605在有效时间窗口630开始期满之后出现，该条件致使LATE FLAG被断言为高(650)。
在本说明书中，术语“耦合”(“couple”或者“couples”)表示间接或直接有线或无线连接。因此，如果第一设备耦合到第二设备，则该连接可以通过直接连接或通过经由其他设备和连接的间接连接。表述“基于”表示“至少部分地基于”。因此，如果X基于Y，则X可以是Y和任何数量的其他因素的函数。
在所描述的实施例中，修改是可能的，并且在权利要求的范围内，其他实施例也是可能的。

Claims (20)

1.一种电路，其包括：
选择电路，其经耦合以接收多个参考时钟，所述选择电路由控制信号控制，以输出所述多个参考时钟中的一个；
锁相环，其耦合到所述选择电路的输出，并且使用来自所述选择电路的输出参考时钟，用于对来自所述锁相环的输出时钟进行锁相；以及
多个参考时钟窗口检测器电路，每个参考时钟窗口检测器电路经耦合以接收所述多个参考时钟中的单独一个，并且其中每个参考时钟窗口检测器电路响应于提早参考时钟边沿误差而断言误差信号，其中所述参考时钟窗口检测器电路在提早时间窗口期满之前检测参考时钟边沿；
其中每个参考时钟窗口检测器电路响应于推迟参考时钟边沿误差而断言所述误差信号，其中所述参考时钟窗口检测器电路在推迟时间窗口期满之后检测参考时钟边沿。
2.根据权利要求1所述的电路，其中每个参考时钟窗口检测器电路包括：
第一计数器，其用于在与所述提早时间窗口对应的时间段内对采样时钟计数，以及
第二计数器，其用于在与所述推迟时间窗口对应的时间段内对所述采样时钟计数。
3.根据权利要求1所述的电路，其中每个参考时钟窗口检测器电路包括第一计数器和第二计数器，并且所述第一计数器利用与所述第二计数器不同的计数值被编程。
4.根据权利要求2所述的电路，其中每个参考时钟窗口检测器电路还包括数字电路，其耦合到第一计数器的输出和第二计数器的输出以生成所述误差信号，所述数字电路包括多个触发器。
5.根据权利要求4所述的电路，其中所述数字电路包括耦合到所述第一计数器的所述输出的第一触发器和耦合到所述第二计数器的所述输出的第二触发器。
6.根据权利要求1所述的电路，其中每个参考时钟窗口检测器电路包括：
第一触发器，其用于响应于所述提早参考时钟边沿误差而生成提早标志；
第二触发器，其用于响应于所述推迟参考时钟边沿误差而生成推迟标志；以及
逻辑门，其耦合到所述第一触发器和所述第二触发器二者，所述逻辑门用于生成所述误差信号。
7.根据权利要求6所述的电路，其中所述逻辑门包括或门。
8.根据权利要求1所述的电路，还包括耦合所述多个参考时钟窗口检测器电路的有限状态机，所述有限状态机是向所述选择电路断言所述控制信号，以响应于由所述参考时钟窗口检测器电路断言的误差信号，选择与当前选择的参考时钟不同的参考时钟用于所述锁相环，所述参考时钟窗口检测器电路经耦合以接收所述当前选择的参考时钟。
9.根据权利要求1所述的电路，其中所述选择电路包括多路复用器。
10.一种电路，其包括：
第一计数器，其包括第一时钟输入、第一负载输入和第一计数输出；
第二计数器，其包括第二时钟输入、第二负载输入和第二计数输出，所述第一时钟输入和所述第二时钟输入经耦合以接收相同的采样时钟，以及所述第一负载输入和所述第二负载输入经耦合以接收参考时钟；
数字电路，其耦合到所述第一计数输出和所述第二计数输出，所述数字电路响应于在所述第一计数器到达其终端计数之前接收所述参考时钟的时钟边沿而生成误差信号；以及
数字电路，其用于响应于在所述第二计数器到达其终端计数之后接收所述参考时钟的时钟边沿而生成所述误差信号。
11.根据权利要求10所述的电路，其中所述第一计数器和所述第二计数器是用于针对所述采样时钟的不同数量的边沿进行计数。
12.根据权利要求10所述的电路，其中所述数字电路包括经耦合以接收所述第一计数输出的第一触发器和经耦合以接收所述第二计数输出的第二触发器。
13.根据权利要求10所述的电路，还包括：
第一触发器，其用于响应于在所述第一计数器到达其终端计数之前出现的参考时钟边沿而生成第一误差标志；以及
第二触发器，其用于响应于在所述第二计数器到达其终端计数之后出现的参考时钟边沿而生成第二标志。
14.根据权利要求13所述的电路，还包括耦合到所述第一触发器和所述第二触发器二者的逻辑门，所述逻辑门用于响应于所述第一标志或所述第二标志的断言而生成误差信号。
15.根据权利要求14所述的电路，其中所述逻辑门包括或门。
16.根据权利要求10所述的电路，还包括锁相环，其经耦合以接收所述参考时钟。
17.根据权利要求10所述的电路，其中所述第一计数器和所述第二计数器包括倒计数计数器。
18.一种方法，其包括：
检测与在第一计数器期满之前出现的参考时钟的第一边沿对应的第一误差条件；
检测与在第二计数器期满之后出现的所述参考时钟的第二边沿对应的第二误差条件；
响应于检测到所述第一误差条件而断言误差信号；以及
响应于检测到所述第二误差条件而断言所述误差信号。
19.根据权利要求18所述的方法，其中检测所述第一误差条件包括致使第一计数器针对第一时间窗口进行计数，并且其中检测所述第二误差条件包括致使第二计数器针对与所述第一时间窗口不同长度的第二时间窗口进行计数。
20.根据权利要求17所述的方法，还包括基于所述误差信号选择不同的参考时钟用于锁相环。
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