CN110232887A - 移位寄存器及其驱动方法、栅极驱动电路和显示装置 - Google Patents

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Abstract

本公开提供了一种移位寄存器，包括：预充复位电路和输出电路，其中，预充复位电路用于在预充阶段时响应于第一控制信号端所提供的第一控制信号的控制，将信号输入端所提供的处于有效电平状态的输入信号写入至上拉节点，以及用于在复位阶段时响应于第二控制信号端所提供的第二控制信号的控制，将信号输入端所提供的处于非有效电平状态的输入信号写入至上拉节点；输出电路用于在输出阶段时响应于上拉节点处处于有效电平状态的电信号的控制，将时钟信号端所提供的处于有效电平状态的时钟信号写入至信号输出端，以及用于在复位阶段时响应于第二控制信号的控制，将时钟信号端所提供的处于非有效电平状态的时钟信号写入至信号输出端。

Description

移位寄存器及其驱动方法、栅极驱动电路和显示装置
技术领域
本公开涉及显示技术领域，特别涉及一种移位寄存器及其驱动 方法、栅极驱动电路和显示装置。
背景技术
现有技术中采用阵列基板行驱动(Gate Driver on Array，简称 GOA)技术将薄膜场效应晶体管(Thin Film Transistor，简称TFT)栅 极开关电路集成在显示面板的阵列基板上，以形成对显示面板的扫描 驱动，从而可以省掉栅极驱动IC的部分。其中，GOA电路由多个级 联的移位寄存器(Shift Register)构成。在移位寄存器输出处于 有效电平状态的驱动信号后，需要将移位寄存器内的上拉节点以及移 位寄存器的信号输出端进行复位处理。
在现有技术中，为实现上述复位处理，需要布置一个能够提供 处于非有效电平状态的电压信号(复位电压)的复位用电源，为将该 复位用电源所提供的复位电压引入至移位寄存器内，则需要布置相应 的信号走线，该信号走线会占用一定的边框区域，不利于窄边框设计。
发明内容
本公开旨在至少解决现有技术中存在的技术问题之一，提出了 一种移位寄存器及其驱动方法、栅极驱动电路和显示装置。
第一方面，本公开实施例提供了一种移位寄存器，包括：预充 复位电路和输出电路，所述预充复位电路和输出电路连接于上拉节 点；
所述预充复位电路与信号输入端、第一控制信号端、第二控制 信号端连接，用于在预充阶段时响应于所述第一控制信号端所提供的 第一控制信号的控制，将所述信号输入端所提供的处于有效电平状态 的输入信号写入至所述上拉节点，以及用于在复位阶段时响应于所述 第二控制信号端所提供的第二控制信号的控制，将所述信号输入端所 提供的处于非有效电平状态的所述输入信号写入至所述上拉节点；
所述输出电路与信号输出端、时钟信号端、所述第二控制信号 端连接，用于在输出阶段时响应于所述上拉节点处处于有效电平状态 的电信号的控制，将所述时钟信号端所提供的处于有效电平状态的时 钟信号写入至所述信号输出端，以及用于在复位阶段时响应于所述第 二控制信号的控制，将所述时钟信号端所提供的处于非有效电平状态 的时钟信号写入至所述信号输出端。
在一些实施例中，所述预充复位电路包括：第一晶体管和第二 晶体管；
所述第一晶体管的控制极与所述第一控制信号端连接，所述第 一晶体管的第一极与所述信号输入端连接，所述第一晶体管的第二极 与所述上拉节点连接；
所述第二晶体管的控制极与所述第二控制信号端连接，所述第 二晶体管的第一极与所述上拉节点连接，所述第二晶体管的第二极与 所述信号输入端连接。
在一些实施例中，所述输出电路包括：第三晶体管、第四晶体 管和第一电容。
所述第三晶体管的控制极与所述上拉节点连接，所述第三晶体 管的第一极与所述时钟信号端连接，所述第三晶体管的第二极与所述 信号输出端连接；
所述第四晶体管的控制极与所述第二控制信号端连接，所述第 四晶体管的第一极与所述时钟信号端连接，所述第四晶体管的第二极 与所述信号输出端连接。
在一些实施例中，还包括：防上拉电路；
所述防上拉电路与时钟信号端、所述上拉节点和所述信号输出 端连接，用于在所述输出阶段时响应于所述上拉节点处处于有效电平 状态的电信号的控制，将所述上拉节点与所述信号输出端电连接。
在一些实施例中，所述防上拉电路包括：第五晶体管；
所述第五晶体管的控制极与所述时钟信号端连接，所述第五晶 体管的第一极与所述上拉节点连接，所述第五晶体管的第二极与所述 信号输出端连接。
在一些实施例中，所述预充复位电路包括：第一晶体管、第二 晶体管和第六晶体管；
所述第一晶体管的控制极与所述第一控制信号端连接，所述第 一晶体管的第一极与所述信号输入端连接，所述第一晶体管的第二极 与所述上拉节点连接；
所述第二晶体管的控制极与所述第二控制信号端连接，所述第 二晶体管的第一极与所述上拉节点连接，所述第二晶体管的第二极与 所述第六晶体管的第一极连接；
所述第六晶体管的控制极与第三控制信号端连接，所述第三晶 体管的第二极与所述信号输入端连接。
在一些实施例中，所述移位寄存器内的全部晶体管均为N型晶 体管；或者，
所述移位寄存器内的全部晶体管均为P型晶体管。
第二方面，本公开实施例还提供了一种栅极驱动电路，包括： 若干个级联的移位寄存器，所述移位寄存器采用上述的移位寄存器；
除第一级移位寄存器外，对于其他任意一级移位寄存器，该移 位寄存器的信号输入端与位于该移位寄存器的前一级的一个移位寄 存器的信号输出端连接。
在一些实施例中，当所述移位寄存器内的预充复位电路包括第 一晶体管和第二晶体管时，所述栅极驱动电路配置有两条时钟信号控 制线，分别为：第一时钟信号线和第二时钟信号线；
对于任意一级移位寄存器，该移位寄存器的第一控制信号端与 该移位寄存器的信号输入端连接；
除最后一级移位寄存器外，对于其他任意一级移位寄存器，该 移位寄存器的第二控制信号端与位于该移位寄存器的后一级的一个 移位寄存器的信号输出端连接；
对于位于奇数级的任意一级移位寄存器，该移位寄存器的时钟 信号端与所述第一时钟信号线连接；
对于位于偶数级的任意一级移位寄存器，该移位寄存器的时钟 信号端与所述第二时钟信号线连接。
在一些实施例中，当所述移位寄存器内的预充复位电路包括第 一晶体管、第二晶体管和第六晶体管时，所述栅极驱动电路配置有四 条时钟信号控制线，分别为：第一时钟信号线、第二时钟信号线、第 三时钟信号线和第四时钟信号线；
其中，从第一级移位寄存器和第二级位移寄存器外，对于其他 任意一级移位寄存器，该移位寄存器的第一控制信号端与位于该移位 寄存器的前两级的一个移位寄存器内的上拉节点连接；
对于位于第4n-3级的任意一级移位寄存器，该移位寄存器的第 二控制信号端与所述第一时钟信号线连接，该移位寄存器的第三控制 信号端与所述第二时钟信号线连接，该移位寄存器的时钟信号端与所 述第三时钟信号线连接；
对于位于第4n-2级的任意一级移位寄存器，该移位寄存器的第 二控制信号端与所述第二时钟信号线连接，该移位寄存器的第三控制 信号端与所述第三时钟信号线连接，该移位寄存器的时钟信号端与所 述第四时钟信号线连接；
对于位于第4n-1级的任意一级移位寄存器，该移位寄存器的第 二控制信号端与所述第三时钟信号线连接，该移位寄存器的第三控制 信号端与所述第四时钟信号线连接，该移位寄存器的时钟信号端与所 述第一时钟信号线连接；
对于位于第4n级的任意一级移位寄存器，该移位寄存器的第二 控制信号端与所述第四时钟信号线连接，该移位寄存器的第三控制信 号端与所述第一时钟信号线连接，该移位寄存器的时钟信号端与所述 第二时钟信号线连接。
第三方面，本公开实施例还提供了一种显示装置，包括：如上 述的栅极驱动电路。
第四方面，本公开实施例还提供了一种栅极驱动方法，所述栅 极驱动方法基于上述的移位寄存器，所述栅极驱动方法包括：
在预充阶段，所述预充复位电路响应于所述第一控制信号端所 提供的第一控制信号的控制，将所述信号输入端所提供的处于有效电 平状态的输入信号写入至所述上拉节点；
在输出阶段，所述输出电路响应于所述上拉节点处处于有效电 平状态的电信号的控制，将所述时钟信号端所提供的处于有效电平状 态的时钟信号写入至所述信号输出端；
在复位阶段，所述预充复位电路响应于所述第二控制信号端所 提供的第二控制信号的控制，将所述信号输入端所提供的处于非有效 电平状态的所述输入信号写入至所述上拉节点；所述输出电路响应于 所述第二控制信号的控制，将所述时钟信号端所提供的处于非有效电 平状态的时钟信号写入至所述信号输出端。
附图说明
图1为本公开实施例提供的一种移位寄存器的电路结构示意图；
图2为本公开实施例提供的另一种移位寄存器的电路结构示意 图；
图3为图2所示移位寄存器的一种工作时序图；
图4为本公开实施例提供的又一种移位寄存器的电路结构示意 图；
图5为图4所示移位寄存器的一种工作时序图；
图6为本公开实施例提供的再一种移位寄存器的电路结构示意 图；
图7为图6所示移位寄存器的一种工作时序图；
图8a为图6所示移位寄存器采用图7所示时序进行驱动且处于 预充阶段时的等效电路示意图；
图8b为图6所示移位寄存器采用图7所示时序进行驱动且处于 第一输出子阶段时的等效电路示意图；
图8c为图6所示移位寄存器采用图7所示时序进行驱动且处于 第二输出子阶段时的等效电路示意图；
图8d为图6所示移位寄存器采用图7所示时序进行驱动且处于 复位阶段时的等效电路示意图；
图8e为图6所示移位寄存器采用图7所示时序进行驱动且处于 第二复位子阶段时的等效电路示意图；
图9为本公开实施例提供的一种栅极驱动电路的结构示意图；
图10为本公开实施例提供的另一种栅极驱动电路的结构示意 图；
图11为本公开实施例提供的一种栅极驱动方法的流程图。
具体实施方式
为使本领域的技术人员更好地理解本公开的技术方案，下面结 合附图对本公开提供的一种移位寄存器及其驱动方法、栅极驱动电路 和显示装置进行详细描述。
本公开中的晶体管可以为薄膜晶体管或场效应晶体管或其他特 性相同的开关器件。晶体管一般包括三个极：栅极、源极和漏极，晶 体管中的源极和漏极在结构上是对称的，根据需要两者是可以互换 的。在本公开中，控制极是指晶体管的栅极，第一极和第二极中的一 者为源极，另一者为漏极。
此外，按照晶体管特性，可将晶体管分为N型晶体管和P型晶 体管；当晶体管为N型晶体管时，其导通电压为高电平电压，截止电 压为低电平电压；当晶体管为P型晶体管时，其导通电压为低电平电 压，截止电压为高电平电压。
本公开中的“有效电平状态”是指信号处于能够控制相应晶体 管导通的电压状态，“非有效电平状态”是指信号能够控制相应晶体 管截止的电压状态；因此，当晶体管为N型晶体管时，有效电平状态 是指高电平状态，非有效电平状态是指低电平状态；当晶体管为P 型晶体管时，有效电平状态是指低电平状态，非有效电平状态是指高 电平状态。另外，本公开中对某个节点/电极/端进行复位，是指将该 节点/电极/端处电信号置于非有效电平状态。
在下述实施例中，以像素电路中的全部晶体管均为N型晶体管 为例进行示例性描述。本领域技术人员应该理解的是，像素电路中全 部晶体管均为N型晶体管的情况，仅为本公开中的一种优选实施方 案，可使得像素电路中的全部晶体管基于同一制备工艺得以同时制 备，该情况不会对本公开的技术方案产生限制。同理，本公开中像素 电路中全部晶体管均为P型晶体管的情况也属于本公开中的一种优 选实施方案(此种情况未进行示例性描述)。
图1为本公开实施例提供的一种移位寄存器的电路结构示意图， 如图1所示，该移位寄存器包括：预充复位电路1和输出电路2，预 充复位电路1和输出电路2连接于上拉节点PU。
其中，预充复位电路1与信号输入端INPUT、第一控制信号端 CL1、第二控制信号端CL2连接；预充复位电路1用于在预充阶段时 响应于第一控制信号端CL1所提供的第一控制信号的控制，将信号输 入端INPUT所提供的处于有效电平状态的输入信号写入至上拉节点PU，以及用于在复位阶段时响应于第二控制信号端CL2所提供的第二 控制信号的控制，将信号输入端INPUT所提供的处于非有效电平状态 的输入信号写入至上拉节点PU。
输出电路2与信号输出端OUTPUT、时钟信号端CLK、第二控制 信号端CL2连接；输出电路2用于在输出阶段时响应于上拉节点PU 处处于有效电平状态的电信号的控制，将时钟信号端CLK所提供的处 于有效电平状态的时钟信号写入至信号输出端OUTPUT，以及用于在复位阶段时响应于第二控制信号的控制，将时钟信号端CLK所提供的 处于非有效电平状态的时钟信号写入至信号输出端OUTPUT。
在本公开中，在预充阶段时，预充复位电路1响应于第一控制 信号的控制，将信号输入端INPUT所提供的处于有效电平状态的输入 信号写入至上拉节点PU；在输出阶段时，输出电路2响应于上拉节 点PU处处于有效电平状态的电信号的控制，将时钟信号端CLK所提 供的处于有效电平状态的时钟信号写入至信号输出端OUTPUT，以实 现处于有效电平状态的驱动信号的输出；在复位阶段时，预充复位电 路1响应于第二控制信号的控制，将信号输入端INPUT所提供的处于 非有效电平状态的输入信号写入至上拉节点PU，以对上拉节点PU进 行复位处理；与此同时，输出电路2响应于第二控制信号的控制，将 时钟信号端CLK所提供的处于非有效电平状态的时钟信号写入至信 号输出端OUTPUT，以对信号输出端OUTPUT进行复位处理。
通过上述内容可见，本公开提供的移位寄存器通过利用信号输 入端INPUT所提供的处于非有效电平状态的输入信号和时钟信号端CLK所提供的处于非有效电平状态的时钟信号，来分别对上拉节点PU 和信号输出端OUTPUT进行复位处理，因此针对该移位寄存器无需设 置复位用电源和相应的信号走线，从而可有效缩小边框区域的面积， 有利于窄边框的实现。
图2为本公开实施例提供的另一种移位寄存器的电路结构示意 图，如图2所示，图2所示移位寄存器为基于图1所示移位寄存器的 一种可选具体化方案。
其中，可选地，预充复位电路1包括：第一晶体管T1和第二晶 体管T2；其中，第一晶体管T1的控制极与第一控制信号端CL1连接， 第一晶体管T1的第一极与信号输入端INPUT连接，第一晶体管T1 的第二极与上拉节点PU连接；第二晶体管T2的控制极与第二控制信号端CL2连接，第二晶体管T2的第一极与上拉节点PU连接，第二晶 体管T2的第二极与信号输入端INPUT连接。
可选地，输出电路2包括：第三晶体管T3、第四晶体管T4和第 一电容C1；其中，第三晶体管T3的控制极与上拉节点PU连接，第 三晶体管T3的第一极与时钟信号端CLK连接，第三晶体管T3的第二 极与信号输出端OUTPUT连接；第四晶体管T4的控制极与第二控制信 号端CL2连接，第四晶体管T4的第一极与时钟信号端CLK连接，第 四晶体管T4的第二极与信号输出端OUTPUT连接。
下面将结合附图来对图2所示移位寄存器的工作过程进行详细 描述。图3为图2所示移位寄存器的一种工作时序图，如图3所示， 该移位寄存器的一个工作周期包括如下三个阶段：预充阶段S1、输 出阶段S2和复位阶段S3。
在预充阶段S1，信号输入端INPUT提供的输入信号处于高电平 状态，第一控制信号端CL1提供的第一控制信号处于高电平状态，第 二控制信号端CL2提供的第二控制信号处于低电平状态，时钟信号端 CLK提供的时钟信号处于低电平状态。此时，第一晶体管T1和第三 晶体管T3导通，第二晶体管T2和第四晶体管T4均截止。
其中，第一晶体管T1导通，处于高电平状态的输入信号通过第 一晶体写入至上拉节点PU，上拉节点PU处的电信号处于高电平状态， 第三晶体管T3导通，处于低电平状态的时钟信号通过第三晶体管T3 写入至信号输出端OUTPUT，信号输出端OUTPUT输出低电平信号。
在输出阶段S2，信号输入端INPUT提供的输入信号处于低电平 状态，第一控制信号端CL1提供的第一控制信号处于低电平状态，第 二控制信号端CL2提供的第二控制信号处于低电平状态，时钟信号端 CLK提供的时钟信号处于高电平状态。此时，第三晶体管T3导通， 第一晶体管T1、第二晶体管T2和第四晶体管T4均截止。
由于第一晶体和第二晶体管T2均截止，因此上拉节点PU处于 浮接状态，上拉节点PU处的电信号维持高电平状态，第三晶体管T3 维持导通，此时处于高电平状态的时钟信号通过第三晶体管T3写入 至信号输出端OUTPUT，信号输出端OUTPUT输出高电平信号。需要说明的是，在信号输出端OUTPUT由输出低电平信号切换至输出高电平 信号的时刻，在第一电容C1的自举作用下，上拉节点PU处的电信号 的电压被上拉，上拉节点PU处的电压被上拉至更高水平。
在复位阶段S3，信号输入端INPUT提供的输入信号处于低电平 状态，第一控制信号端CL1提供的第一控制信号处于低电平状态，第 二控制信号端CL2提供的第二控制信号处于高电平状态，时钟信号端 CLK提供的时钟信号处于低电平状态。此时，第二晶体管T2和第四 晶体管T4导通，第一晶体管T1和第三晶体管T3均截止。
由于第二晶体管T2导通，则处于低电平状态的输入信号通过第 二晶体管T2写入至上拉节点PU，以对上拉节点PU进行复位处理； 上拉节点PU处的电信号处于低电平状态，第三晶体管T3截止。
由于第四晶体管T4导通，则处于低电平状态的时钟信号通过第 四晶体管T4写入至信号输出端OUTPUT，以对信号输出端OUTPUT进 行复位处理，信号输出端OUTPUT输出低电平信号。
需要说明的是，图2所示移位寄存器采用图3中所示时序进行 驱动的情况，仅为本公开中的一种可选驱动方案，其不会对本公开的 技术方案产生限制。
在实际应用中发现，在图2所示移位寄存器中，由于在输出阶 段S2时上拉节点PU处于浮接状态，在第一电容C1的自举作用下会 使得上拉节点PU处的电压被上拉至过高水平，此时第三晶体管T3 处于“高压”状态下，容易导致第三晶体管T3的使用寿命缩短。
为解决上述技术问题，本公开实施例提供了又一种移位寄存器。 图4为本公开实施例提供的又一种移位寄存器的电路结构示意图，如 图4所示，图4所示移位寄存器为基于图2所示移位寄存器的进一步 改进。与图2中不同的是，图4所示移位寄存器中还包括：防上拉电 路3；防上拉电路3与时钟信号端CLK、上拉节点PU和信号输出端 OUTPUT连接，防上拉电路3用于在输出阶段时响应于上拉节点PU处 处于有效电平状态的电信号的控制，将上拉节点PU与信号输出端 OUTPUT电连接。
作为一种可选方案，防上拉电路3包括：第五晶体管T5；第五 晶体管T5的控制极与时钟信号端CLK连接，第五晶体管T5的第一极 与上拉节点PU连接，第五晶体管T5的第二极与信号输出端OUTPUT 连接。
需要说明的是，图4中所示预充复位电路1的具体结构并不限 于图2中所示情况，本实施例中预充复位电路1还可以采用其他结构， 具体可参见后续实施例。
下面将结合附图来对图4所示移位寄存器的工作过程进行详细 描述。图5为图4所示移位寄存器的一种工作时序图，如图5所示， 该移位寄存器的一个工作周期包括如下三个阶段：预充阶段S1、输 出阶段S2和复位阶段S3。
需要说明的是，图4中预充复位电路1和输出电路2在三个阶 段的具体工作过程与图2中相同，此处不再赘述；下面仅对防上拉电 路3的在三个阶段的具体工作过程进行详细描述。
在预充阶段S1时，由于时钟信号端CLK提供的时钟信号处于低 电平状态，因此第五晶体管T5截止，上拉节点PU与信号输出端 OUTPUT之间断路。
在输出阶段S2时，由于时钟信号端CLK提供的时钟信号处于高 电平状态，因此第五晶体管T5导通，上拉节点PU与信号输出端 OUTPUT之间导通，此时上拉节点PU的电压与信号输出端OUTPUT的 电压相等，即上拉节点PU在输出阶段不会被第一电容C1上拉至更高 水平，可避免第三晶体管T3因处于“高压”状态下而出现使用寿命 缩短的问题。
在复位阶段S3，由于时钟信号端CLK提供的时钟信号处于低电 平状态，因此第五晶体管T5截止，上拉节点PU与信号输出端OUTPUT 之间断路。
需要说明的是，图4所示移位寄存器采用图5中所示时序进行 驱动的情况，仅为本公开中的一种可选驱动方案，其不会对本公开的 技术方案产生限制。
图6为本公开实施例提供的再一种移位寄存器的电路结构示意 图，如图6所示，与图2和图4中不同的是，本实施例所提供的移位 寄存器中的预充复位电路1不但包括第一晶体管T1和第二晶体管 T2，还包括第六晶体管T6。
具体地，第一晶体管T1的控制极与第一控制信号端CL1连接， 第一晶体管T1的第一极与信号输入端INPUT连接，第一晶体管T1 的第二极与上拉节点PU连接；第二晶体管T2的控制极与第二控制信 号端CL2连接，第二晶体管T2的第一极与上拉节点PU连接，第二晶体管T2的第二极与第六晶体管T6的第一极连接；第六晶体管T6的 控制极与第三控制信号端CL3连接，第三晶体管T3的第二极与信号 输入端INPUT连接。
下面将结合附图来对图6所示移位寄存器的工作过程进行详细 描述。图7为图6所示移位寄存器的一种工作时序图，如图7所示， 针对图6所示的移位寄存器，该移位寄存器的第一控制信号端CL1 连接至位于该移位寄存器的前两级的一个移位寄存器内的上拉节点 PU_n-2，该移位寄存器的第二控制信号端CL2、第三控制信号端CL3 和时钟信号端CLK分别连接至三条不同的时钟信号线。
为方便描述，该三条不同的时钟信号线分别记第一时钟信号线 CK1、第二时钟信号线CK2和第三时钟信号线CK3，第二控制信号端 CL2连接至第一时钟信号线CK1，第三控制信号端连接至第二时钟信 号线CK2，时钟信号端CLK连接至第三时钟信号线CK3。第一时钟信 号线CK1、第二时钟信号线CK2和第三时钟信号线CK3分别提供第一 时钟信号、第二时钟信号和第三时钟信号，第一时钟信号、第二时钟 信号和第三时钟信号的周期相同且占空比(在一个周期内，信号处于 有效电平状态的时长与周期的比)均为50％，以第一时钟信号作为参 考基准，第二时钟信号和第三时钟信号由非有效电平状态切换至有效 电平状态的时刻依次延后T/4，T为一个周期。此时，第二控制信号 端CL2、第三控制信号端CL3和时钟信号端CLK所提供电信号的波形 可参见图7中所示。
该移位寄存器的一个工作周期包括如下四个阶段：预充阶段S 1、 输出阶段S2、复位阶段S3和持续阶段S4。
图8a为图6所示移位寄存器采用图7所示时序进行驱动且处于 预充阶段时的等效电路示意图，如图8a所示，在预充阶段S1，信号 输入端INPUT提供的输入信号处于高电平状态，第一控制信号端CL1 提供的第一控制信号(位于该移位寄存器的前两级的一个移位寄存器 内上拉节点PU_n-2处的电信号)处于高电平状态，第二控制信号端 CL2提供的第二控制信号(第一时钟信号线CK1提供的第一时钟信号) 处于高电平状态，第三控制信号端CL3提供的第三控制信号(第二时 钟信号线CK2提供的第二时钟信号)处于高电平状态，时钟信号端 CLK提供的时钟信号(第三时钟信号线CK3提供的第三时钟信号)处 于低电平状态。此时，第一晶体管T1、第二晶体管T2、第三晶体管 T3、第四晶体管T4、第六晶体管T6均导通，第五晶体管T5截止。
由于第一晶体管T1导通，则处于高电平状态的输入信号可通过 第一晶体管T1写入至上拉节点PU；与此同时，由于第二晶体管T2 和第六晶体管T6导通，则处于高电平状态的输入信号也可通过第二 晶体管T2、第二晶体管T2写入至上拉节点PU，此时两个支路同时对 上拉节点PU进行充电，上拉节点PU处的电压可以在较短时间内被充 电至高电平状态。
由于上拉节点PU处电信号处于高电平状态，因此第三晶体管T3 导通，处于低电平状态的第三时钟信号通过第三晶体管T3写入至信 号输出端OUTPUT。与此同时，由于第四晶体管T4，则处于低电平状 态的第三时钟信号通过第四晶体管T4写入至信号输出端OUTPUT，此 时两个支路同时对上信号输出端OUTPUT进行充电。
图8b为图6所示移位寄存器采用图7所示时序进行驱动且处于 第一输出子阶段时的等效电路示意图，图8c为图6所示移位寄存器 采用图7所示时序进行驱动且处于第二输出子阶段时的等效电路示 意图，如图8b和图8c所示，输出阶段S2可划分为第一输出子阶段S201和第二输出子阶段S202。
参见图8b所示，在第一输出子阶段S201，信号输入端INPUT 提供的输入信号处于高电平状态，第一控制信号端CL1提供的第一控 制信号(位于该移位寄存器的前两级的一个移位寄存器内上拉节点 PU_n-2处的电信号)处于低电平状态，第二控制信号端CL2提供的 第二控制信号(第一时钟信号线CK1提供的第一时钟信号)处于低电 平状态，第三控制信号端CL3提供的第三控制信号(第二时钟信号线 CK2提供的第二时钟信号)处于高电平状态，时钟信号端CLK提供的 时钟信号(第三时钟信号线CK3提供的第三时钟信号)处于高电平状 态。此时，第三晶体管T3、第五晶体管T5和第六晶体管T6导通， 第一晶体管T1、第二晶体管T2和第四晶体管T4截止。
由于第三晶体管T3导通，则处于高电平状态的第三时钟信号通 过第三晶体管T3写入至信号输出端OUTPUT。与此同时，由于第五晶 体管T5导通，信号输出端OUTPUT处处于高电平状态的电信号通过第 五晶体管T5写入至上拉节点PU，由于此时上拉节点PU不处于浮接 状态，因此上拉节点PU不会被第一电容C1上拉。
参见图8c所示，在第二输出子阶段S202，信号输入端INPUT 提供的输入信号处于低电平状态，第一控制信号端CL1提供的第一控 制信号(位于该移位寄存器的前两级的一个移位寄存器内上拉节点 PU_n-2处的电信号)处于低电平状态，第二控制信号端CL2提供的 第二控制信号(第一时钟信号线CK1提供的第一时钟信号)处于低电 平状态，第三控制信号端CL3提供的第三控制信号(第二时钟信号线 CK2提供的第二时钟信号)处于低电平状态，时钟信号端CLK提供的 时钟信号(第三时钟信号线CK3提供的第三时钟信号)处于高电平状 态。此时，第三晶体管T3和第五晶体管T5导通，第一晶体管T1、 第二晶体管T2、第四晶体管T4和第六晶体管T6截止。
在第二输出子阶段过程中，上拉节点PU和信号输出端OUTPUT 均维持第一输出子阶段时的状态。
图8d为图6所示移位寄存器采用图7所示时序进行驱动且处于 第一复位子阶段时的等效电路示意图，图8e为图6所示移位寄存器 采用图7所示时序进行驱动且处于第二复位子阶段时的等效电路示 意图，如图8d和图8e所示，复位阶段S3可划分为第一复位子阶段S301和第二复位子阶段S302。
参见图8d所示，在第一复位子阶段S301，信号输入端INPUT 提供的输入信号处于低电平状态，第一控制信号端CL1提供的第一控 制信号(位于该移位寄存器的前两级的一个移位寄存器内上拉节点 PU_n-2处的电信号)处于低电平状态，第二控制信号端CL2提供的 第二控制信号(第一时钟信号线CK1提供的第一时钟信号)处于高电 平状态，第三控制信号端CL3提供的第三控制信号(第二时钟信号线 CK2提供的第二时钟信号)处于低电平状态，时钟信号端CLK提供的 时钟信号(第三时钟信号线CK3提供的第三时钟信号)处于低电平状 态。此时，第二晶体管T2和第四晶体管T4导通，第一晶体管T1、 第三晶体管T3、第五晶体管T5和第六晶体管T6截止。
由于第一晶体管T1、第五晶体管T5和第六晶体管T6均截止， 则上拉节点PU处于浮接状态；由于第四晶体管T4处于导通状态，处 于低电平状态的第三时钟信号通过第四晶体管T4写入至信号输出端 OUTPUT，信号输出端OUTPUT输出的信号由高电平切换至低电平。此时，由于上拉节点PU处于状态，则在第一电容C1的自举作用下，上 拉节点PU处的电信号也将由高电平状态下拉至低电平状态，因此第 三晶体管T3截止。
参见图8e所示，在第二复位子阶段S302，信号输入端INPUT 提供的输入信号处于低电平状态，第一控制信号端CL1提供的第一控 制信号(位于该移位寄存器的前两级的一个移位寄存器内上拉节点 PU_n-2处的电信号)处于低电平状态，第二控制信号端CL2提供的 第二控制信号(第一时钟信号线CK1提供的第一时钟信号)处于高电 平状态，第三控制信号端CL3提供的第三控制信号(第二时钟信号线 CK2提供的第二时钟信号)处于高电平状态，时钟信号端CLK提供的 时钟信号(第三时钟信号线CK3提供的第三时钟信号)处于低电平状 态。此时，第二晶体管T2、第四晶体管T4和第六晶体管T6导通， 第一晶体管T1、第三晶体管T3和第五晶体管T5截止。
由于第二晶体管T2和第六晶体管T6导通，则处于低电平状态 的输入信号通过第六晶体管T6和第二晶体管T2写入至上拉节点PU， 以维持上拉节点PU处于低电平状态。
由于第四晶体管T4导通，则处于低电平状态的第三时钟信号通 过第四晶体管T4写入至信号输出端OUTPUT，以维持信号输出端 OUTPUT输出低电平信号。
在复位阶段S3结束至下一帧周期的预充阶段开始的时间段为持 续阶段S4。在持续阶段S4中，持续阶段可划分为第一持续子阶段 S401、第二持续子阶段S402、第三持续子阶段S403和第四持续子阶 段S404，该四个持续子阶段循环执行，下面仅对各持续子阶段中的 重要过程进行描述。
其中，在第一持续子阶段S401和第二持续子阶段S402过程中， 虽然第三时钟信号处于高电平状态，但由于第三晶体管T3和第四晶 体管T4均截止，因此处于高电平状态的第三时钟信号无法写入至信 号输出端OUTPUT，因此信号输出端OUTPUT维持第一持续子阶段中的 低电平状态。
在第三持续子阶段S403，第二晶体管T2和第四晶体管T4处于 导通状态，此时处于低电平状态的第三时钟信号通过第四晶体管T4 写入至信号输出端OUTPUT，以维持信号输出端OUTPUT输出低电平信 号，从而起到对信号输出端OUTPUT进行降噪的作用。
在第四持续子阶段S404，由于第一时钟信号和第二时钟信号处 于高电平状态，因此第二晶体管T2、第四晶体管T4和第六晶体管T6 处于导通状态，此时处于低电平状态的输入信号通过第六晶体管T6 和第二晶体管T2写入至上拉节点PU，以维持上拉节点PU处于低电 平状态，从而起到对上拉节点PU进行降噪的作用；与此同时，处于 低电平状态的第三时钟信号通过第四晶体管T4写入至信号输出端 OUTPUT，以维持信号输出端OUTPUT输出低电平信号，从而起到对信 号输出端OUTPUT进行降噪的作用。
需要说明的是，图7所示移位寄存器采用图6中所示时序进行 驱动的情况，仅为本公开中的一种可选驱动方案，其不会对本公开的 技术方案产生限制。
本公开实施例还提供了一种栅极驱动电路，该栅极驱动电路包 括多个级联的移位寄存器，其中各移位寄存器采用前述实施例中提供 的移位寄存器，对于移位寄存器的具体结构，此处不再赘述。
在上述多个级联的移位寄存器中，除第一级移位寄存器外，对 于其他任意一级移位寄存器，该移位寄存器的信号输入端与位于该移 位寄存器的前一级的一个移位寄存器的信号输出端连接。
图9为本公开实施例提供的一种栅极驱动电路的结构示意图， 如图9所示，作为一种可选实施方案，当移位寄存器内的预充复位电 路1为图2和图4中所示时(即预充复位电路1包括第一晶体管T1 和第二晶体管T2)，针对该栅极驱动电路配置有两条时钟信号控制线，分别为：第一时钟信号线CK1和第二时钟信号线CK2。
对于任意一级移位寄存器，该移位寄存器的第一控制信号端CL1 与该移位寄存器的信号输入端INPUT连接。
除最后一级移位寄存器外，对于其他任意一级移位寄存器，该 移位寄存器的第二控制信号端CL2与位于该移位寄存器的后一级的 一个移位寄存器的信号输出端OUTPUT连接。
对于位于奇数级的任意一级移位寄存器SR_2n-1，该移位寄存器 SR_2n-1的时钟信号端CK与第一时钟信号线CK1连接。
对于位于偶数级的任意一级移位寄存器SR_2n，该移位寄存器 SR_2n的时钟信号端CK与第二时钟信号线CK2连接。
图10为本公开实施例提供的另一种栅极驱动电路的结构示意 图，如图10所示，作为一种可选实施方案，当移位寄存器内的预充 复位电路1为图6中所示时(即预充复位电路1包括第一晶体管T1、 第二晶体管T2和第六晶体管T6)，针对该栅极驱动电路配置有四条时钟信号控制线，分别为：第一时钟信号线CK1、第二时钟信号线CK2、 第三时钟信号线CK3和第四时钟信号线CK4。
在本实施例中，假定移位寄存器的数量为4N个，N为一个预设 正整数。
其中，从第一级移位寄存器和第二级位移寄存器外，对于其他 任意一级移位寄存器，该移位寄存器的第一控制信号端CL1与位于该 移位寄存器的前两级的一个移位寄存器内的上拉节点PU连接。
对于位于第4n-3级的任意一级移位寄存器SR_4n-3，该移位寄 存器SR_4n-3的第二控制信号端CL2与第一时钟信号线CLK1连接， 该移位寄存器SR_4n-3的第三控制信号端CL3与第二时钟信号线 CLK2连接，该移位寄存器SR_4n-3的时钟信号端CLK与第三时钟信号线CLK3连接。其中，n为小于或等于N的正整数。
对于位于第4n-2级的任意一级移位寄存器SR_4n-2，该移位寄 存器SR_4n-2的第二控制信号端CL2与第二时钟信号线CK2连接，该 移位寄存器SR_4n-2的第三控制信号端CL3与第三时钟信号线CK3 连接，该移位寄存器SR_4n-2的时钟信号端CLK与第四时钟信号线 CK4连接。
对于位于第4n-1级的任意一级移位寄存器SR_4n-1，该移位寄 存器SR_4n-1的第二控制信号端CL2与第三时钟信号线CK3连接，该 移位寄存器SR_4n-1的第三控制信号端CL3与第四时钟信号线CK4 连接，该移位寄存器SR_4n-1的时钟信号端CLK与第一时钟信号线 CK1连接。
对于位于第4n级的任意一级移位寄存器SR_4n，该移位寄存器 SR_4n的第二控制信号端CL2与第四时钟信号线CK4连接，该移位寄 存器SR_4n的第三控制信号端CL3与第一时钟信号线CK1连接，该移 位寄存器SR_4n的时钟信号端CLK与第二时钟信号线CK2连接。
第一时钟信号线CK1、第二时钟信号线CK2、第三时钟信号线CK3 和第四时钟信号线CK4分别提供第一时钟信号、第二时钟信号、第三 时钟信号和第四时钟信号。在栅极驱动电路对显示面板中的各栅线进 行驱动的过程中，第一时钟信号、第二时钟信号、第三时钟信号和第 四时钟信号的周期相同且占空比均为50％，以第一时钟信号作为参考 基准，第二时钟信号、第三时钟信号和第四时钟信号由非有效电平状 态切换至有效电平状态的时刻依次延后T/4，T为一个周期。
本公开实施例还提供了一种显示装置，该显示装置包括：栅极 驱动电路，该栅极驱动电路可采用前述实施例所提供的栅极驱动电 路，对于栅极驱动电路的具体结构，此处不再赘述。
需要说明的是，本公开中的显示装置可以为：液晶面板、电子 纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、 数码相框、导航仪等任何具有显示功能的产品或部件。
图11为本公开实施例提供的一种栅极驱动方法的流程图，如图 11所示，该栅极驱动方法基于前述实施例提供的移位寄存器，该栅 极驱动方法包括：
步骤101、在预充阶段，预充复位电路响应于第一控制信号端所 提供的第一控制信号的控制，将信号输入端所提供的处于有效电平状 态的输入信号写入至上拉节点。
步骤102、在输出阶段，输出电路响应于上拉节点处处于有效电 平状态的电信号的控制，将时钟信号端所提供的处于有效电平状态的 时钟信号写入至信号输出端。
步骤103、在复位阶段，预充复位电路响应于第二控制信号端所 提供的第二控制信号的控制，将信号输入端所提供的处于非有效电平 状态的输入信号写入至上拉节点；输出电路响应于第二控制信号的控 制，将时钟信号端所提供的处于非有效电平状态的时钟信号写入至信 号输出端。
对于步骤101～步骤103的具体描述，可参见前述对移位寄存器 进行描述的相关内容，此次不再赘述。
可以理解的是，以上实施方式仅仅是为了说明本公开的原理而 采用的示例性实施方式，然而本公开并不局限于此。对于本领域内的 普通技术人员而言，在不脱离本公开的精神和实质的情况下，可以做 出各种变型和改进，这些变型和改进也视为本公开的保护范围。

Claims (12)

1.一种移位寄存器，其特征在于，包括：预充复位电路和输出电路，所述预充复位电路和输出电路连接于上拉节点；
所述预充复位电路与信号输入端、第一控制信号端、第二控制信号端连接，用于在预充阶段时响应于所述第一控制信号端所提供的第一控制信号的控制，将所述信号输入端所提供的处于有效电平状态的输入信号写入至所述上拉节点，以及用于在复位阶段时响应于所述第二控制信号端所提供的第二控制信号的控制，将所述信号输入端所提供的处于非有效电平状态的所述输入信号写入至所述上拉节点；
所述输出电路与信号输出端、时钟信号端、所述第二控制信号端连接，用于在输出阶段时响应于所述上拉节点处处于有效电平状态的电信号的控制，将所述时钟信号端所提供的处于有效电平状态的时钟信号写入至所述信号输出端，以及用于在复位阶段时响应于所述第二控制信号的控制，将所述时钟信号端所提供的处于非有效电平状态的时钟信号写入至所述信号输出端。
2.根据权利要求1所述的移位寄存器，其特征在于，所述预充复位电路包括：第一晶体管和第二晶体管；
所述第一晶体管的控制极与所述第一控制信号端连接，所述第一晶体管的第一极与所述信号输入端连接，所述第一晶体管的第二极与所述上拉节点连接；
所述第二晶体管的控制极与所述第二控制信号端连接，所述第二晶体管的第一极与所述上拉节点连接，所述第二晶体管的第二极与所述信号输入端连接。
3.根据权利要求1所述的移位寄存器，其特征在于，所述输出电路包括：第三晶体管、第四晶体管和第一电容。
所述第三晶体管的控制极与所述上拉节点连接，所述第三晶体管的第一极与所述时钟信号端连接，所述第三晶体管的第二极与所述信号输出端连接；
所述第四晶体管的控制极与所述第二控制信号端连接，所述第四晶体管的第一极与所述时钟信号端连接，所述第四晶体管的第二极与所述信号输出端连接。
4.根据权利要求3所述的移位寄存器，其特征在于，还包括：防上拉电路；
所述防上拉电路与时钟信号端、所述上拉节点和所述信号输出端连接，用于在所述输出阶段时响应于所述上拉节点处处于有效电平状态的电信号的控制，将所述上拉节点与所述信号输出端电连接。
5.根据权利要求4所述的移位寄存器，其特征在于，所述防上拉电路包括：第五晶体管；
所述第五晶体管的控制极与所述时钟信号端连接，所述第五晶体管的第一极与所述上拉节点连接，所述第五晶体管的第二极与所述信号输出端连接。
6.根据权利要求1所述的移位寄存器，其特征在于，所述预充复位电路包括：第一晶体管、第二晶体管和第六晶体管；
所述第一晶体管的控制极与所述第一控制信号端连接，所述第一晶体管的第一极与所述信号输入端连接，所述第一晶体管的第二极与所述上拉节点连接；
所述第二晶体管的控制极与所述第二控制信号端连接，所述第二晶体管的第一极与所述上拉节点连接，所述第二晶体管的第二极与所述第六晶体管的第一极连接；
所述第六晶体管的控制极与第三控制信号端连接，所述第三晶体管的第二极与所述信号输入端连接。
7.根据权利要求1-6中任一所述的移位寄存器，其特征在于，所述移位寄存器内的全部晶体管均为N型晶体管；或者，
所述移位寄存器内的全部晶体管均为P型晶体管。
8.一种栅极驱动电路，其特征在于，包括：若干个级联的移位寄存器，所述移位寄存器采用上述权利要求1至7中任意一项的所述移位寄存器；
除第一级移位寄存器外，对于其他任意一级移位寄存器，该移位寄存器的信号输入端与位于该移位寄存器的前一级的一个移位寄存器的信号输出端连接。
9.根据权利要求8所述的栅极驱动电路，其特征在于，当所述移位寄存器采用上述权利要求2中所述的移位寄存器时，所述栅极驱动电路配置有两条时钟信号控制线，分别为：第一时钟信号线和第二时钟信号线；
对于任意一级移位寄存器，该移位寄存器的第一控制信号端与该移位寄存器的信号输入端连接；
除最后一级移位寄存器外，对于其他任意一级移位寄存器，该移位寄存器的第二控制信号端与位于该移位寄存器的后一级的一个移位寄存器的信号输出端连接；
对于位于奇数级的任意一级移位寄存器，该移位寄存器的时钟信号端与所述第一时钟信号线连接；
对于位于偶数级的任意一级移位寄存器，该移位寄存器的时钟信号端与所述第二时钟信号线连接。
10.根据权利要求8所述的栅极驱动电路，其特征在于，当所述移位寄存器采用上述权利要求6中所述的移位寄存器时，所述栅极驱动电路配置有四条时钟信号控制线，分别为：第一时钟信号线、第二时钟信号线、第三时钟信号线和第四时钟信号线；
其中，从第一级移位寄存器和第二级位移寄存器外，对于其他任意一级移位寄存器，该移位寄存器的第一控制信号端与位于该移位寄存器的前两级的一个移位寄存器内的上拉节点连接；
对于位于第4n-3级的任意一级移位寄存器，该移位寄存器的第二控制信号端与所述第一时钟信号线连接，该移位寄存器的第三控制信号端与所述第二时钟信号线连接，该移位寄存器的时钟信号端与所述第三时钟信号线连接；
对于位于第4n-2级的任意一级移位寄存器，该移位寄存器的第二控制信号端与所述第二时钟信号线连接，该移位寄存器的第三控制信号端与所述第三时钟信号线连接，该移位寄存器的时钟信号端与所述第四时钟信号线连接；
对于位于第4n-1级的任意一级移位寄存器，该移位寄存器的第二控制信号端与所述第三时钟信号线连接，该移位寄存器的第三控制信号端与所述第四时钟信号线连接，该移位寄存器的时钟信号端与所述第一时钟信号线连接；
对于位于第4n级的任意一级移位寄存器，该移位寄存器的第二控制信号端与所述第四时钟信号线连接，该移位寄存器的第三控制信号端与所述第一时钟信号线连接，该移位寄存器的时钟信号端与所述第二时钟信号线连接。
11.一种显示装置，其特征在于，包括：如上述权利要求8-10中任意一项所述的栅极驱动电路。
12.一种栅极驱动方法，其特征在于，所述栅极驱动方法基于上述权利要求1-7中任意一项所述的移位寄存器，所述栅极驱动方法包括：
在预充阶段，所述预充复位电路响应于所述第一控制信号端所提供的第一控制信号的控制，将所述信号输入端所提供的处于有效电平状态的输入信号写入至所述上拉节点；
在输出阶段，所述输出电路响应于所述上拉节点处处于有效电平状态的电信号的控制，将所述时钟信号端所提供的处于有效电平状态的时钟信号写入至所述信号输出端；
在复位阶段，所述预充复位电路响应于所述第二控制信号端所提供的第二控制信号的控制，将所述信号输入端所提供的处于非有效电平状态的所述输入信号写入至所述上拉节点；所述输出电路响应于所述第二控制信号的控制，将所述时钟信号端所提供的处于非有效电平状态的时钟信号写入至所述信号输出端。
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