CN110011755A - 一种ldpc编码的方法、装置及数据发送的方法、装置 - Google Patents

一种ldpc编码的方法、装置及数据发送的方法、装置 Download PDF

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Abstract

本发明实施例公开了一种LDPC编码的方法、装置及数据发送的方法、装置，其中，所述LDPC编码的方法，包括：获取准循环低密度奇偶校验码QC‑LDPC码本，根据所述QC‑LDPC码本确定奇偶校验矩阵；其中，对于上行信道和下行信道，采用相同的QC‑LDPC码本；根据所述奇偶校验矩阵和待编码信息序列确定校验位，得到LDPC编码序列。在本发明实施例中，上行信道与下行信道可以使用同一套LDPC码本，降低了系统设计的复杂度。

Description

一种LDPC编码的方法、装置及数据发送的方法、装置
技术领域
本申请涉及通信领域，尤指一种LDPC(Low Density Parity Check Code，低密度奇偶校验码)的编码方法、装置、LDPC编码及数据发送的方法、装置和数据传输设备。
背景技术
EPON(Ethernet Passive Optical Network，以太网无源光网络)/GPON(Gigabit-Capable Passive Optical Network，吉比特容量无源光网络)上行信道与下行信道通常使用RS(255,223)或者RS(255,239)的编码方式，但是随着50Gbps EPON/GPON系统引进LDPC编码，下行信道与上行信道会根据各自的业务需求，设计两套独立的LDPC码本。下行信道是高速连续业务，主要需求是获得更高的编码增益，因此块长较大的码本可以满足下行信道的业务需求；上行信道是突发时延敏感业务，主要需求是ONU(Optical Network Unit，光网络单元)编码简单、端到端编解码时延短，因此可以稍微牺牲一点编码增益，采用块长较小的码本以换取更短的时延和更低的复杂度。
但是，上行信道和下行信道各自设计一套LDPC编解码码本，会要求OLT(OpticalLine Terminal，光线路终端)和ONU在发射端、接收端设计两套不同的编解码系统，增加了系统设计的难度。
发明内容
本发明实施例提供了一种LDPC的编码方法、装置、LDPC编码及数据发送的方法、装置和数据传输设备，以降低系统设计难度。
本发明实施例提供了一种LDPC编码的方法，包括：
获取准循环低密度奇偶校验码QC-LDPC码本，根据所述QC-LDPC码本确定奇偶校验矩阵；其中，对于上行信道和下行信道，采用相同的QC-LDPC码本；
根据所述奇偶校验矩阵和待编码信息序列确定校验位，得到LDPC编码序列。
本发明实施例还提供了一种LDPC编码的装置，包括：
确定模块，用于获取QC-LDPC码本，根据所述QC-LDPC码本确定奇偶校验矩阵；其中，对于上行信道和下行信道，采用相同的QC-LDPC码本；
LDPC编码模块，用于根据所述奇偶校验矩阵和待编码信息序列确定校验位，得到LDPC编码序列。
本发明实施例还提供了一种LDPC编码器，包括：
处理器；
用于存储所述处理器可执行指令的存储器；
其中，所述处理器用于执行以下操作：
获取QC-LDPC码本，根据所述QC-LDPC码本确定奇偶校验矩阵；其中，对于上行信道和下行信道，采用相同的QC-LDPC码本；
根据所述奇偶校验矩阵和待编码信息序列确定校验位，得到LDPC编码序列。
本发明实施例还提供了一种数据发送的方法，包括：
获取QC-LDPC码本，根据所述QC-LDPC码本确定奇偶校验矩阵；其中，对于上行信道和下行信道，采用相同的QC-LDPC码本；
根据所述奇偶校验矩阵和待编码信息序列确定校验位，得到LDPC编码序列；
根据所述LDPC编码序列得到待发送数据，将所述待发送数据发送出去。
本发明实施例还提供了一种数据发送的装置，包括：
确定模块，用于获取QC-LDPC码本，根据所述QC-LDPC码本确定奇偶校验矩阵；其中，对于上行信道和下行信道，采用相同的QC-LDPC码本；
LDPC编码模块，用于根据所述奇偶校验矩阵和待编码信息序列确定校验位，得到LDPC编码序列；
发送模块，用于根据LDPC编码序列得到待发送数据，将所述待发送数据发送出去；
本发明实施例还提供了一种数据传输设备，包括：
处理器；
用于根据所述处理器的控制进行数据收发通信的传输装置；
用于存储所述处理器可执行指令的存储器；
其中，所述处理器用于执行以下操作：
获取QC-LDPC码本，根据所述QC-LDPC码本确定奇偶校验矩阵；其中，对于上行信道和下行信道，采用相同的QC-LDPC码本；
根据所述奇偶校验矩阵和待编码信息序列确定校验位，得到LDPC编码序列；
根据LDPC编码序列得到待发送数据，控制所述传输装置将所述待发送数据发送出去。
在本发明实施例中，上行信道与下行信道可以使用同一套LDPC码本，降低了系统设计的复杂度。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。
图1为本发明实施例的LDPC编码的方法的流程图；
图2为本发明实施例的数据发送的方法的流程图；
图3为应用实例一中8*40*200的QC-LDPC码本的编码增益示意图；
图4为本发明实施例的LDPC编码的装置的示意图；
图5为本发明实施例的数据发送的装置的示意图。
具体实施方式
下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行。并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。
如图1所示，本发明实施例的LDPC编码的方法，包括：
步骤101，获取QC-LDPC(Quasi Cyclic Low Density Parity Check Code，准循环低密度奇偶校验码)码本，根据所述QC-LDPC码本确定奇偶校验矩阵；其中，对于上行信道和下行信道，采用相同的QC-LDPC码本。
在一实施例中，本步骤包括：针对M行N列的QC-LDPC码本中每个单元值，根据提升值Z生成Z行Z列的单位矩阵，根据所述单元值对所述单位矩阵进行循环右移位，生成M*Z行N*Z列，子矩阵大小为Z的奇偶校验矩阵。
步骤102，根据所述奇偶校验矩阵和待编码信息序列确定校验位，得到LDPC编码序列。
在一实施例中，本步骤包括：选择(N-Q)*Z比特的待编码信息序列作为矢量s，根据[s,p]*HT＝0，计算得到校验位p，其中，N为所述QC-LDPC码本中基础矩阵的列数，Q为校验位的列数，Z为提升值，H为奇偶校验矩阵；
将s和p合并，得到LDPC编码序列。
在本发明实施例中，上行信道与下行信道可以使用同一套LDPC码本，降低了系统设计的复杂度。
在一实施例中，所述步骤101之前，还包括：根据基础矩阵系数和提升值确定QC-LDPC码本。
其中，基础矩阵系数包括行数和列数，提升值为子矩阵的大小。
在一实施例中，所述基础矩阵系数为8行40列，所述提升值为200；或者所述基础矩阵系数为6行26列，所述提升值为512。
也就是说，所述QC-LDPC码本为8*40*200的码本，或者，为6*26*512的码本。
对于LDPC的大码本方案，其比特数通常在18K或更多，这种方案计算复杂度高，译码处理时延较大，有10us左右，对于时延敏感的高速业务，是不可接受的。本发明实施例采用8*40*200的码本，或者，为6*26*512的码本，其码本长度限定在8000到12288比特之间，复杂度只是18K码本的2/3～1/2，时延是18K码本的1/2～1/3，降低了复杂度和时延，同时适用于下行信道和上行信道。
在一实施例中，所述根据基础矩阵系数和提升值Z确定QC-LDPC码本，包括：
根据基础矩阵系数和提升值，选择将误码率从0.01降至10-12以下的QC-LDPC码本。
采用LDPC编码是为了降低误码率，不同的码本降低误码率的效果不同，可以采用计算机仿真的方式，对多个码本进行仿真实验，确定能够将误码率从0.01降至10-12以下的QC-LDPC码本。
在一实施例中，采用的QC-LDPC码本为：
这种码本为8*40*200码本。
或者采用的QC-LDPC码本为：
这种码本为6*26*512码本。
如图2所示，本发明实施例的数据发送的方法，包括：
步骤201，获取QC-LDPC码本，根据所述QC-LDPC码本确定奇偶校验矩阵；其中，对于上行信道和下行信道，采用相同的QC-LDPC码本；
步骤202，根据所述奇偶校验矩阵和待编码信息序列确定校验位，得到LDPC编码序列；
步骤203，根据LDPC编码序列得到待发送数据，将所述待发送数据发送出去。
其中，步骤201～202与步骤101～102相同，不再赘述。
在一实施例中，所述步骤203中，所述根据LDPC编码序列得到待发送数据，包括：
将所述LDPC编码序列作为待发送数据；或者
将所述LDPC编码序列中信息位部分去掉一列或多列，作为待发送数据。
在一实施例中，所述信息位部分为20列，所述将所述LDPC编码序列中信息位部分去掉一列或多列，作为待发送数据，包括：
将所述LDPC编码序列中信息位部分中的前两列去掉，作为待发送数据。
其中，针对6*26*512码本，信息位部分为前20列，校验位部分为后6列，传输数据时，最前2列的信息位部分不传，这种方式称为凿孔，通过这种方式，能够提高码率，将码率从0.77提高到0.83。
下面以应用实例进行说明。
应用实例一
选择8*40*200的QC-LDPC码本，将BER(Bit Error Rate，误码率)从0.01纠正到10-12以下。奇偶校验矩阵即H矩阵大小为8行40列，子矩阵大小为200；其中H矩阵的前32列为信息位，后8列对应于校验位，上行信道和下行信道使用同样的码本，复杂度只是18K码本的1/2。
8*40*200的QC-LDPC码本为：
将(40-8)*200＝6400bit的待编码信息序列作为一个矢量s，根据[s,p]*HT＝0，计算得到校验位p，p是一个8*200＝1600bit的矢量，将s和p合并，得到LDPC编码序列，完成编码过程。
传输数据时，将所述LDPC编码序列作为待发送数据，发送出去。
如图3所示，为采用上述码本的编码增益示意图，其中，EbN0为信噪比，从图中可以看出，当没有编码的原始数据的BER为0.01时，经过LDPC编码后，可以将BER纠正至10-12以下。
应用实例二
选择6*26*512的QC-LDPC码本，将BER从0.01纠正到10-12以下。奇偶校验矩阵即H矩阵大小为6行26列，子矩阵大小为512；其中H矩阵的前20列为信息位，后6列对应于校验位，支持信息长度为10K，码率为0.77。上行信道和下行信道使用同样的码本，复杂度只是18K码本的2/3。
6*26*512的QC-LDPC码本为：
将(26-6)*512＝10240bit的待编码信息序列作为一个矢量s，根据[s,p]*HT＝0，计算得到校验位p，p是一个6*512＝3072bit的矢量，将s和p合并，得到LDPC编码序列，完成编码过程。
传输数据时，将所述LDPC编码序列作为待发送数据，发送出去。
应用实例三
本应用实例中，采用应用实例二中的QC-LDPC码本，传输时，最前2列的信息比特部分不传。信息比特512*20＝10240比特通过LDPC编码获得512*26＝13312比特；第512*2+1比特开始到末尾的所有比特是实际传输的比特，数目为512*24＝12288。支持信息长度为512*20＝10240(10K)；这样通过凿孔的方式，可以将码率从0.77提高为0.83。
需要说明的是，本应用实例中，虽然最前2列的信息比特部分不传，由于采用了LDPC编码，在解码时，仍然可以将最前2列的信息比特部分解码出来，并不会影响数据传输的效果。
本发明实施例还提供一种LDPC编码的装置，该装置用于实现上述实施例及实施方式，已经进行过说明的不再赘述。如以下所使用的，术语“模块”可以实现预定功能的软件和/或硬件的组合。尽管以下实施例所描述的装置可以以软件来实现，但是硬件，或者软件和硬件的组合的实现也是可能并被构想的。
如图4所示，本发明实施例的LDPC编码的装置，包括：
确定模块41，用于获取QC-LDPC码本，根据所述QC-LDPC码本确定奇偶校验矩阵；其中，对于上行信道和下行信道，采用相同的QC-LDPC码本；
LDPC编码模块42，用于根据所述奇偶校验矩阵和待编码信息序列确定校验位，得到LDPC编码序列。
在一实施例中，所述装置还包括：
QC-LDPC码本模块，用于根据基础矩阵系数和提升值确定QC-LDPC码本。
在一实施例中，所述QC-LDPC码本模块，用于
根据基础矩阵系数和提升值，选择将误码率从0.01降至10-12以下的QC-LDPC码本。
在一实施例中，所述基础矩阵系数为8行40列，所述提升值为200；或者
所述基础矩阵系数为6行26列，所述提升值为512。
在一实施例中，所述确定模块41，用于：
针对M行N列的QC-LDPC码本中每个单元值，根据提升值Z生成Z行Z列的单位矩阵，根据所述单元值对所述单位矩阵进行循环右移位，生成M*Z行N*Z列，子矩阵大小为Z的奇偶校验矩阵。
在一实施例中，所述LDPC编码模块42，用于：
选择(N-Q)*Z比特的待编码信息序列作为矢量s，根据[s,p]*HT＝0，计算得到校验位p，其中，N为所述QC-LDPC码本中基础矩阵的列数，Q为校验位的列数，Z为提升值，H为奇偶校验矩阵；
将s和p合并，得到LDPC编码序列。
在一实施例中，所述QC-LDPC码本为：
或者
在本发明实施例中，上行信道与下行信道可以使用同一套LDPC码本，降低了系统设计的复杂度。
本发明实施例还提供一种LDPC编码器，包括：
处理器；
用于存储所述处理器可执行指令的存储器；
其中，所述处理器用于执行以下操作：
获取QC-LDPC码本，根据所述QC-LDPC码本确定奇偶校验矩阵；其中，对于上行信道和下行信道，采用相同的QC-LDPC码本；
根据所述奇偶校验矩阵和待编码信息序列确定校验位，得到LDPC编码序列。
在一实施例中，所述处理器还用于执行以下操作：
所述获取QC-LDPC码本之前，根据基础矩阵系数和提升值确定QC-LDPC码本。
在一实施例中，所述处理器还用于执行以下操作：
根据基础矩阵系数和提升值，选择将误码率从0.01降至10-12以下的QC-LDPC码本。
在一实施例中，所述基础矩阵系数为8行40列，所述提升值为200；或者
所述基础矩阵系数为6行26列，所述提升值为512。
在一实施例中，所述处理器还用于执行以下操作：
针对M行N列的QC-LDPC码本中每个单元值，根据提升值Z生成Z行Z列的单位矩阵，根据所述单元值对所述单位矩阵进行循环右移位，生成M*Z行N*Z列，子矩阵大小为Z的奇偶校验矩阵。
在一实施例中，所述处理器还用于执行以下操作：
选择(N-Q)*Z比特的待编码信息序列作为矢量s，根据[s,p]*HT＝0，计算得到校验位p，其中，N为所述QC-LDPC码本中基础矩阵的列数，Q为校验位的列数，Z为提升值，H为奇偶校验矩阵；
将s和p合并，得到LDPC编码序列。
在一实施例中，所述QC-LDPC码本为：
或者
本发明实施例还提供一种数据发送的装置，该装置用于实现上述实施例及实施方式，已经进行过说明的不再赘述。如以下所使用的，术语“模块”可以实现预定功能的软件和/或硬件的组合。尽管以下实施例所描述的装置可以以软件来实现，但是硬件，或者软件和硬件的组合的实现也是可能并被构想的。
如图5所示，本发明实施的数据发送的装置，包括：
确定模块51，用于获取QC-LDPC码本，根据所述QC-LDPC码本确定奇偶校验矩阵；其中，对于上行信道和下行信道，采用相同的QC-LDPC码本；
LDPC编码模块52，用于根据所述奇偶校验矩阵和待编码信息序列确定校验位，得到LDPC编码序列；
发送模块53，用于根据LDPC编码序列得到待发送数据，将所述待发送数据发送出去；
在一实施例中，所述确定模块51，用于：
针对M行N列的QC-LDPC码本中每个单元值，根据提升值Z生成Z行Z列的单位矩阵，根据所述单元值对所述单位矩阵进行循环右移位，生成M*Z行N*Z列，子矩阵大小为Z的奇偶校验矩阵。
在一实施例中，所述LDPC编码模块52，用于：
选择(N-Q)*Z比特的待编码信息序列作为矢量s，根据[s,p]*HT＝0，计算得到校验位p，其中，N为所述QC-LDPC码本中基础矩阵的列数，Q为校验位的列数，Z为提升值，H为奇偶校验矩阵；
将s和p合并，得到LDPC编码序列。
在一实施例中，所述发送模块53，用于：
将所述LDPC编码序列作为待发送数据；或者
将所述LDPC编码序列中信息位部分去掉一列或多列，作为待发送数据。
在一实施例中，所述QC-LDPC码本为：
或者
在本发明实施例中，上行信道与下行信道可以使用同一套LDPC码本，降低了系统设计的复杂度。
本发明实施例还提供一种数据传输设备，包括：
处理器；
用于根据所述处理器的控制进行数据收发通信的传输装置；
用于存储所述处理器可执行指令的存储器；
其中，所述处理器用于执行以下操作：
获取QC-LDPC码本，根据所述QC-LDPC码本确定奇偶校验矩阵；其中，对于上行信道和下行信道，采用相同的QC-LDPC码本；
根据所述奇偶校验矩阵和待编码信息序列确定校验位，得到LDPC编码序列；
根据LDPC编码序列得到待发送数据，控制所述传输装置将所述待发送数据发送出去。
在一实施例中，所述处理器还用于执行以下操作：
所述获取QC-LDPC码本之前，根据基础矩阵系数和提升值确定QC-LDPC码本。
在一实施例中，所述处理器还用于执行以下操作：
根据基础矩阵系数和提升值，选择将误码率从0.01降至10-12以下的QC-LDPC码本。
在一实施例中，所述基础矩阵系数为8行40列，所述提升值为200；或者
所述基础矩阵系数为6行26列，所述提升值为512。
在一实施例中，所述处理器还用于执行以下操作：
针对M行N列的QC-LDPC码本中每个单元值，根据提升值Z生成Z行Z列的单位矩阵，根据所述单元值对所述单位矩阵进行循环右移位，生成M*Z行N*Z列，子矩阵大小为Z的奇偶校验矩阵。
在一实施例中，所述处理器还用于执行以下操作：
选择(N-Q)*Z比特的待编码信息序列作为矢量s，根据[s,p]*HT＝0，计算得到校验位p，其中，N为所述QC-LDPC码本中基础矩阵的列数，Q为校验位的列数，Z为提升值，H为奇偶校验矩阵；
将s和p合并，得到LDPC编码序列。
在一实施例中，所述处理器还用于执行以下操作：
将所述LDPC编码序列作为待发送数据；或者
将所述LDPC编码序列中信息位部分去掉一列或多列，作为待发送数据。
在一实施例中，所述信息位部分为20列，所述处理器还用于执行以下操作：
将所述LDPC编码序列中信息位部分中的前两列去掉，作为待发送数据。
在一实施例中，所述QC-LDPC码本为：
或者
本发明实施例还提供一种计算机可读存储介质，存储有计算机可执行指令，所述计算机可执行指令用于执行所述LDPC编码的方法。
本发明实施例还提供一种计算机可读存储介质，存储有计算机可执行指令，所述计算机可执行指令用于执行所述数据发送的方法。
在本实施例中，上述存储介质可以包括但不限于：U盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、移动硬盘、磁碟或者光盘等各种可以存储程序代码的介质。
显然，本领域的技术人员应该明白，上述的本发明实施例的模块或步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，可选地，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在存储装置中由计算装置来执行，并且在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤，或者将它们分别制作成集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本发明实施例不限制于任何特定的硬件和软件结合。
虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (27)

1.一种低密度奇偶校验码LDPC编码的方法，包括：
获取准循环低密度奇偶校验码QC-LDPC码本，根据所述QC-LDPC码本确定奇偶校验矩阵；其中，对于上行信道和下行信道，采用相同的QC-LDPC码本；
根据所述奇偶校验矩阵和待编码信息序列确定校验位，得到LDPC编码序列。
2.如权利要求1所述的方法，其特征在于，所述获取QC-LDPC码本之前，还包括：
根据基础矩阵系数和提升值确定QC-LDPC码本。
3.如权利要求2所述的方法，其特征在于，所述根据基础矩阵系数和提升值确定QC-LDPC码本，包括：
根据基础矩阵系数和提升值，选择将误码率从0.01降至10-12以下的QC-LDPC码本。
4.如权利要求2所述的方法，其特征在于，
所述基础矩阵系数为8行40列，所述提升值为200；或者
所述基础矩阵系数为6行26列，所述提升值为512。
5.如权利要求1所述的方法，其特征在于，所述根据所述QC-LDPC码本确定奇偶校验矩阵，包括：
针对M行N列的QC-LDPC码本中每个单元值，根据提升值Z生成Z行Z列的单位矩阵，根据所述单元值对所述单位矩阵进行循环右移位，生成M*Z行N*Z列，子矩阵大小为Z的奇偶校验矩阵。
6.如权利要求1所述的方法，其特征在于，所述根据所述奇偶校验矩阵和待编码信息序列确定校验位，得到LDPC编码序列，包括：
选择(N-Q)*Z比特的待编码信息序列作为矢量s，根据[s,p]*HT＝0，计算得到校验位p，其中，N为所述QC-LDPC码本中基础矩阵的列数，Q为校验位的列数，Z为提升值，H为奇偶校验矩阵；
将s和p合并，得到LDPC编码序列。
7.如权利要求1～6中任意一项所述的方法，其特征在于，
所述QC-LDPC码本为：
或者
8.一种LDPC编码的装置，其特征在于，包括：
确定模块，用于获取QC-LDPC码本，根据所述QC-LDPC码本确定奇偶校验矩阵；其中，对于上行信道和下行信道，采用相同的QC-LDPC码本；
LDPC编码模块，用于根据所述奇偶校验矩阵和待编码信息序列确定校验位，得到LDPC编码序列。
9.如权利要求8所述的装置，其特征在于，所述确定模块，用于：
针对M行N列的QC-LDPC码本中每个单元值，根据提升值Z生成Z行Z列的单位矩阵，根据所述单元值对所述单位矩阵进行循环右移位，生成M*Z行N*Z列，子矩阵大小为Z的奇偶校验矩阵。
10.如权利要求8所述的装置，其特征在于，所述LDPC编码模块，用于：
选择(N-Q)*Z比特的待编码信息序列作为矢量s，根据[s,p]*HT＝0，计算得到校验位p，其中，N为所述QC-LDPC码本中基础矩阵的列数，Q为校验位的列数，Z为提升值，H为奇偶校验矩阵；
将s和p合并，得到LDPC编码序列。
11.如权利要求8～10中任意一项所述的装置，其特征在于，
所述QC-LDPC码本为：
或者
12.一种LDPC编码器，其特征在于，包括：
处理器；
用于存储所述处理器可执行指令的存储器；
其中，所述处理器用于执行以下操作：
获取QC-LDPC码本，根据所述QC-LDPC码本确定奇偶校验矩阵；其中，对于上行信道和下行信道，采用相同的QC-LDPC码本；
根据所述奇偶校验矩阵和待编码信息序列确定校验位，得到LDPC编码序列。
13.一种数据发送的方法，包括：
获取QC-LDPC码本，根据所述QC-LDPC码本确定奇偶校验矩阵；其中，对于上行信道和下行信道，采用相同的QC-LDPC码本；
根据所述奇偶校验矩阵和待编码信息序列确定校验位，得到LDPC编码序列；
根据所述LDPC编码序列得到待发送数据，将所述待发送数据发送出去。
14.如权利要求13所述的方法，其特征在于，所述获取QC-LDPC码本之前，还包括：
根据基础矩阵系数和提升值确定QC-LDPC码本。
15.如权利要求14所述的方法，其特征在于，所述根据基础矩阵系数和提升值确定QC-LDPC码本，包括：
根据基础矩阵系数和提升值，选择将误码率从0.01降至10-12以下的QC-LDPC码本。
16.如权利要求14所述的方法，其特征在于，
所述基础矩阵系数为8行40列，所述提升值为200；或者
所述基础矩阵系数为6行26列，所述提升值为512。
17.如权利要求13所述的方法，其特征在于，所述根据所述QC-LDPC码本确定奇偶校验矩阵，包括：
针对M行N列的QC-LDPC码本中每个单元值，根据提升值Z生成Z行Z列的单位矩阵，根据所述单元值对所述单位矩阵进行循环右移位，生成M*Z行N*Z列，子矩阵大小为Z的奇偶校验矩阵。
18.如权利要求13所述的方法，其特征在于，所述根据所述奇偶校验矩阵和待编码信息序列确定校验位，得到LDPC编码序列，包括：
选择(N-Q)*Z比特的待编码信息序列作为矢量s，根据[s,p]*HT＝0，计算得到校验位p，其中，N为所述QC-LDPC码本中基础矩阵的列数，Q为校验位的列数，Z为提升值，H为奇偶校验矩阵；
将s和p合并，得到LDPC编码序列。
19.如权利要求13所述的方法，其特征在于，所述根据所述LDPC编码序列得到待发送数据，包括：
将所述LDPC编码序列作为待发送数据；或者
将所述LDPC编码序列中信息位部分去掉一列或多列，作为待发送数据。
20.如权利要求19所述的方法，其特征在于，所述信息位部分为20列，所述将所述LDPC编码序列中信息位部分去掉一列或多列，作为待发送数据，包括：
将所述LDPC编码序列中信息位部分中的前两列去掉，作为待发送数据。
21.如权利要求13～20中任意一项所述的方法，其特征在于，
所述QC-LDPC码本为：
或者
22.一种数据发送的装置，包括：
确定模块，用于获取QC-LDPC码本，根据所述QC-LDPC码本确定奇偶校验矩阵；其中，对于上行信道和下行信道，采用相同的QC-LDPC码本；
LDPC编码模块，用于根据所述奇偶校验矩阵和待编码信息序列确定校验位，得到LDPC编码序列；
发送模块，用于根据LDPC编码序列得到待发送数据，将所述待发送数据发送出去。
23.如权利要求22所述的装置，其特征在于，所述确定模块，用于：
针对M行N列的QC-LDPC码本中每个单元值，根据提升值Z生成Z行Z列的单位矩阵，根据所述单元值对所述单位矩阵进行循环右移位，生成M*Z行N*Z列，子矩阵大小为Z的奇偶校验矩阵。
24.如权利要求22所述的装置，其特征在于，所述LDPC编码模块，用于：
选择(N-Q)*Z比特的待编码信息序列作为矢量s，根据[s,p]*HT＝0，计算得到校验位p，其中，N为所述QC-LDPC码本中基础矩阵的列数，Q为校验位的列数，Z为提升值，H为奇偶校验矩阵；
将s和p合并，得到LDPC编码序列。
25.如权利要求22所述的装置，其特征在于，所述发送模块，用于：
将所述LDPC编码序列作为待发送数据；或者
将所述LDPC编码序列中信息位部分去掉一列或多列，作为待发送数据。
26.如权利要求22～25中任意一项所述的装置，其特征在于，
所述QC-LDPC码本为：
或者
27.一种数据传输设备，其特征在于，包括：
处理器；
用于根据所述处理器的控制进行数据收发通信的传输装置；
用于存储所述处理器可执行指令的存储器；
其中，所述处理器用于执行以下操作：
获取QC-LDPC码本，根据所述QC-LDPC码本确定奇偶校验矩阵；其中，对于上行信道和下行信道，采用相同的QC-LDPC码本；
根据所述奇偶校验矩阵和待编码信息序列确定校验位，得到LDPC编码序列；
根据LDPC编码序列得到待发送数据，控制所述传输装置将所述待发送数据发送出去。
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