CN116827358B - 一种5g ldpc编码实现方法和装置 - Google Patents
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Abstract
本发明涉及一种5GLDPC编码实现方法和装置，其中，方法包括：接收输入信息，并将所述输入信息的位宽转换至提升值；对位宽转换后的输入信息按提升值的并行度和编码块数量的颗粒度进行乒乓缓存；对提前缓存的循环移位系数进行实时求余处理，并与编码计算保持同步；采用QC‑LDPC简化算法对乒乓缓存的输入信息进行编码计算，编码计算时的并行度为提升值；对编码计算得到的数据按照编码块数量的颗粒度进行乒乓缓存。本发明能够在提高并行度，均衡存储资源的基础上，提高吞吐率和减少链路处理延时。
Description
技术领域
本发明涉及LDPC编码技术领域，特别是涉及一种5G LDPC编码实现方法和装置。
背景技术
目前，随着5G通信协议的逐步演进与完善，5G技术已进入商用时代，信道编码(channel coding)作为关键技术之一，主要用于保证信道信息的正确传输，提高通信质量。在5G协议中，将LDPC(Low Density Parity Check Code,低密度奇偶校验码)码作为数据信道的编码方案，用于矫正信号传输过程中发生的错误，该码的纠错能力能够最大程度的贴近香农定理的极限。
LDPC编码算法目前常用的是QC-LDPC码(Quasi Cyclic Low-Density Parity-Check code)。由于QC-LDPC码其H矩阵的准循环特性，在编码器设计上只需利用移位寄存器就可以实现编码，降低了编码的复杂度。但现有技术在进行QC-LDPC码实现时，会因为校验矩阵循环移位次数过多，提升值Zc变化范围大，出现整TB块处理链路延时过大、所耗资源过多的问题。
发明内容
本发明所要解决的技术问题是提供一种5G LDPC编码实现方法和装置，能够在提高并行度，均衡存储资源的基础上，提高吞吐率和减少链路处理延时。
本发明解决其技术问题所采用的技术方案是：提供一种5G LDPC编码实现方法，包括以下步骤：
接收输入信息，并将所述输入信息的位宽转换至提升值；
对位宽转换后的输入信息按提升值的并行度和编码块数量的颗粒度进行乒乓缓存；
对提前缓存的循环移位系数进行实时求余处理，并与编码计算保持同步；
采用QC-LDPC简化算法对乒乓缓存的输入信息进行编码计算，编码计算时的并行度为提升值；
对编码计算得到的数据按照编码块数量的颗粒度进行乒乓缓存。
所述将所述输入信息的位宽转换为提升值，具体为：先将所述输入信息传输至FIFO模块，再通过32bit的总线位宽转换的方式将所述输入信息的位宽转换至提升值。
所述采用QC-LDPC简化算法对乒乓缓存的输入信息进行编码计算前，还包括：
判断所述乒乓缓存的输入信息的信息比特是否为0；
若为0，则跳过循环移位处理，序号累加，并直接读取下一个信息比特；若不为0，则进行编码计算。
本发明解决其技术问题所采用的技术方案是：提供一种5G LDPC编码实现装置，包括：
接收转换模块，用于接收输入信息，并将所述输入信息的位宽转换至提升值；
输入缓存模块，对位宽转换后的输入信息按提升值的并行度和编码块数量的颗粒度进行乒乓缓存；
校验系数处理模块，用于对提前缓存的循环移位系数进行实时求余处理，并与编码计算保持同步；
编码计算模块，用于采用QC-LDPC简化算法对乒乓缓存的输入信息进行编码计算，编码计算时的并行度为提升值；
输出缓存模块，用于对编码计算得到的数据按照编码块数量的颗粒度进行乒乓缓存。
所述接收转换模块将所述输入信息的位宽转换至提升值时，先将所述输入信息传输至FIFO模块，再通过总线位宽转换的方式将所述输入信息的位宽转换至提升值。
所述编码计算模块前还包括：
判断模块，用于判断所述乒乓缓存的输入信息的信息比特是否为0，并在信息比特为0时，跳过循环移位处理，序号累加，并直接读取下一个信息比特；在信息比特不为0时，由所述编码计算模块进行编码计算。
有益效果
由于采用了上述的技术方案，本发明与现有技术相比，具有以下的优点和积极效果：本发明在编码前先将输入的信息位宽转换至提升值宽度，在编码核心中统一按照提升值的粒度进行编码，可以有效提高模块的适应范围。在编码过程中，统一提升值的颗粒度进行编码可以与循环系数一一对应，从而可以直接使用提升值的并行度的移位操作，如此可以有效降低循环移位的复杂度，同时统一了循环移位的延时时间。本发明在校验系数处理时实时进行校验矩阵的求余操作，在满足时序的情况下，节省了缓存。本发明对信息比特采用检测零处理，按信息比特的具体值来看，只需22-N个CLK Cycles，其中N为信息比特为0的个数，即提升值Zc的比特为0的个数，当提升值Zc的比特全0时，不需要做循环移位操作，如此降低了单码块的链路时延。
附图说明
图1是本发明第一实施方式的5G LDPC编码实现方法的流程图；
图2是本发明第一实施方式中信息比特编码实现流程图；
图3是本发明实施例的流水图；
图4是本发明第二实施方式的的5G LDPC编码实现装置的示意图。
具体实施方式
下面结合具体实施例，进一步阐述本发明。应理解，这些实施例仅用于说明本发明而不用于限制本发明的范围。此外应理解，在阅读了本发明讲授的内容之后，本领域技术人员可以对本发明作各种改动或修改，这些等价形式同样落于本申请所附权利要求书所限定的范围。
本发明的实施方式涉及一种5G LDPC编码实现方法，如图1所示，包括以下步骤：
步骤1，接收输入信息，并将所述输入信息的位宽转换至提升值Zc；本步骤中，将所述输入信息的位宽转换至提升值Zc时，先将所述输入信息传输至FIFO模块，再通过总线位宽转换的方式将所述输入信息的位宽转换至提升值Zc。本步骤将输入信息的位宽转换为提升值Zc，使得后续处理模块均能够在提升值Zc的并行度下进行处理，提高了Zc的兼容性，满足5G协议的51种。
针对传统的在FPGA中实现的LDPC编码，其往往只针对的是一种固定的码率和校验矩阵，而对于5G通信中的LDPC编码，需要适应51种不同Zc大小的基矩阵编码，如下表1所示。本实施方式中在编码前先将输入信息的位宽转换为提升值Zc，在编码中统一按照提升值Zc的粒度进行编码，可以有效提高模块的适应范围；同时在编码过程中，统一在提升值Zc的粒度下，可以与循环系数一一对应，明显降低循环移位的复杂度。
表1提升值Zc的种类
步骤2，对位宽转换后的输入信息按提升值Zc的并行度和编码块数量的颗粒度进行乒乓缓存；通过对输入信息按提升值Zc的并行度和编码块CB数量的颗粒度进行乒乓缓存，可以在后级链路计算处理时就开始缓存，使整个链路进行流水式处理，降低了整体链路的处理时延。
步骤3，对提前缓存的循环移位系数进行实时求余处理，并与编码计算保持同步。
传统的移位操作中，对于Z bit粒度数据的循环移位操作，使用多次分块移位的操作，复杂度较高，本实施方式直接使用提升值Zc的并行度进行移位操作，可以有效降低循环移位的复杂度，同时统一了循环移位的延时时间。传统IP处理中，针对最大Zc＝384、最大码块384*22的场景，一个CB块编码处理的延时为388Cycles，而本实施方式实现的编码延时为300Cycles。
另外，传统的校验矩阵求余处理在多CB块的场景下，均会在初始化或第一个CB块处理中进行校验矩阵求余处理，并将处理结果存储在RAM中，等待后续CB处理时直接取用，此时会耗费过多资源。在本实施方式的流水链路中，通过实时进行校验矩阵的求余操作，在满足时序的情况下，节省缓存约2.33Kbit。
由此可见，本步骤可以在保证时序的前提下，降低了存储资源，且不需额外存储计算结果。
步骤4，采用QC-LDPC简化算法对乒乓缓存的输入信息进行编码计算，编码计算时的并行度为提升值；
优选的，在本步骤前，如图2所示，还包括：
判断所述乒乓缓存的输入信息的信息比特是否为0；
若为0，则跳过循环移位处理，序号累加，并直接读取下一个信息比特；若不为0，则进行编码计算。
传统的编码计算中，对信息比特循环移位时需完全遍历一遍，需至少22个CLKCycles，但在本实施方式中，对信息比特采用检测零处理，按信息比特的具体值来看，只需22-N个CLK Cycles，其中N为信息比特为0的个数，降低了单码块的链路时延。
步骤5，对编码计算得到的数据按照编码块数量的颗粒度进行乒乓缓存。通过该步骤可以减小冗余处理时间，降低了整体链路的处理时延。
本实施例为单slot中包含一个TB，TB块中包含160个CB块，整个链路包含四级，如图3所示，其中，WIDTH_COV表示位宽转换；I_PP_CTRL表示输入乒乓缓存；COE_HANDLE表示校验系数处理；ENCODER_CALC表示编码计算；O_PP_CTRL表输出乒乓缓存；
从图3可以看出，在进行校验系数处理和编码计算时，即可进行下一个CB块的信息比特缓存，在流水处理中，单CB的实际延时为300Cycles，整个链路在单slot中的链路时延为：
Cycles(slot)＝Cycles(I_PP_CTRL)+160*Cycles(ENCODER_CALC)＝264+160*300＝48264Cycles；
在400MHz时钟域下，Time(slot)＝Cycles(slot)/400＝48264/400＝120.66us；
在600MHz时钟域下，Time(slot)＝Cycles(slot)/600＝48264/600＝80.44us。
不难发现，本发明在编码前先将输入的信息位宽转换至提升值宽度，在编码核心中统一按照提升值的粒度进行编码，可以有效提高模块的适应范围。在编码过程中，统一提升值的颗粒度进行编码可以与循环系数一一对应，从而可以直接使用提升值的并行度的移位操作，如此可以有效降低循环移位的复杂度，同时统一了循环移位的延时时间。本发明在校验系数处理时实时进行校验矩阵的求余操作，在满足时序的情况下，节省了缓存。
本发明的第二实施方式涉及一种5G LDPC编码实现装置，如图4所示，包括：
接收转换模块，用于接收输入信息，并将所述输入信息的位宽转换至提升值；
输入缓存模块，对位宽转换后的输入信息按提升值的并行度和编码块数量的颗粒度进行乒乓缓存；
校验系数处理模块，用于对提前缓存的循环移位系数进行实时求余处理，并与编码计算保持同步；
编码计算模块，用于采用QC-LDPC简化算法对乒乓缓存的输入信息进行编码计算，编码计算时的并行度为提升值；
输出缓存模块，用于对编码计算得到的数据按照编码块数量的颗粒度进行乒乓缓存。
所述接收转换模块将所述输入信息的位宽转换至提升值时，先将所述输入信息传输至FIFO模块，再通过总线位宽转换的方式将所述输入信息的位宽转换至提升值。
所述编码计算模块前还包括：
判断模块，用于判断所述乒乓缓存的输入信息的信息比特是否为0，并在信息比特为0时，跳过循环移位处理，序号累加，并直接读取下一个信息比特；在信息比特不为0时，由所述编码计算模块进行编码计算。
本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。本发明实施例中的方案可以采用各种计算机语言实现，例如，面向对象的程序设计语言Java和直译式脚本语言JavaScript等。
本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (4)
1.一种5G LDPC编码实现方法，其特征在于，包括以下步骤：
接收输入信息，并将所述输入信息的位宽转换至提升值；
对位宽转换后的输入信息按提升值的并行度和编码块数量的颗粒度进行乒乓缓存；
对提前缓存的循环移位系数进行实时求余处理，并与编码计算保持同步；
采用QC-LDPC简化算法对乒乓缓存的输入信息进行编码计算，编码计算时的并行度为提升值；所述采用QC-LDPC简化算法对乒乓缓存的输入信息进行编码计算前，还包括：
判断所述乒乓缓存的输入信息的信息比特是否为0；
若为0，则跳过循环移位处理，序号累加，并直接读取下一个信息比特；若不为0，则进行编码计算
对编码计算得到的数据按照编码块数量的颗粒度进行乒乓缓存。
2.根据权利要求1所述的5G LDPC编码实现方法，其特征在于，所述将所述输入信息的位宽转换为提升值，具体为：先将所述输入信息传输至FIFO模块，再通过总线位宽转换的方式将所述输入信息的位宽转换至提升值。
3.一种5G LDPC编码实现装置，其特征在于，包括：
接收转换模块，用于接收输入信息，并将所述输入信息的位宽转换至提升值；
输入缓存模块，对位宽转换后的输入信息按提升值的并行度和编码块数量的颗粒度进行乒乓缓存；
校验系数处理模块，用于对提前缓存的循环移位系数进行实时求余处理，并与编码计算保持同步；
编码计算模块，用于采用QC-LDPC简化算法对乒乓缓存的输入信息进行编码计算，编码计算时的并行度为提升值；所述编码计算模块前还包括：
判断模块，用于判断所述乒乓缓存的输入信息的信息比特是否为0，并在信息比特为0时，跳过循环移位处理，序号累加，并直接读取下一个信息比特；在信息比特不为0时，由所述编码计算模块进行编码计算；
输出缓存模块，用于对编码计算得到的数据按照编码块数量的颗粒度进行乒乓缓存。
4.根据权利要求3所述的5G LDPC编码实现装置，其特征在于，所述接收转换模块将所述输入信息的位宽转换至提升值时，先将所述输入信息传输至FIFO模块，再通过总线位宽转换的方式将所述输入信息的位宽转换至提升值。
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Legal Events
| Date | Code | Title | Description |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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