CN115940966A - 一种基于分块压缩运算方法的5g nr qc-ldpc编码电路 - Google Patents

一种基于分块压缩运算方法的5g nr qc-ldpc编码电路 Download PDF

Info

Publication number
CN115940966A
CN115940966A CN202310015349.1A CN202310015349A CN115940966A CN 115940966 A CN115940966 A CN 115940966A CN 202310015349 A CN202310015349 A CN 202310015349A CN 115940966 A CN115940966 A CN 115940966A
Authority
CN
China
Prior art keywords
matrix
information
check
block
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310015349.1A
Other languages
English (en)
Inventor
吴琪
范学仕
刘洋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
China Key System and Integrated Circuit Co Ltd
Original Assignee
China Key System and Integrated Circuit Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by China Key System and Integrated Circuit Co Ltd filed Critical China Key System and Integrated Circuit Co Ltd
Priority to CN202310015349.1A priority Critical patent/CN115940966A/zh
Publication of CN115940966A publication Critical patent/CN115940966A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks

Abstract

本发明公开一种基于分块压缩运算方法的5GNRQC‑LDPC编码电路，属于数字移动通信领域，包括编码配置电路、信息码块处理电路、矩阵运算电路和码率匹配电路。编码配置电路根据信息包长选择对应的子集以及Zc的大小；信息码块处理电路将输入的位宽为8bits的信息字节拼接或拆解成位宽为Zc的信息子码块；矩阵运算电路完成由位宽为Zc的子码块组成的信息向量与校验矩阵的乘法运算，运算方法为分块压缩运算法，运算得到由位宽为Zc的子码块组成的校验向量；码率匹配电路完成数据码率的匹配，将编码后的码块拼接或拆解成位宽为8bits的码字字节，此过程中根据码率配置将码字字节打孔后输出。本发明降低了硬件电路实现的复杂度，降低资源利用的同时降低版图面积使用。

Description

一种基于分块压缩运算方法的5G NR QC-LDPC编码电路
技术领域
本发明涉及数字移动通信技术领域，特别涉及一种基于分块压缩运算方法的5GNR QC-LDPC编码电路。
背景技术
1962年，Gallager博士提出LDPC码(Low-Density-Parity-Check，低密度奇偶校验码)。1955年Mackay和Neal发现在码长较长的情况下采用LDPC译码算法的系统比采用Turbo码的系统更接近香农限。2017年12月，第5代移动通信新无线(5G NR)标准的发布，标志着第5代移动通信(5G)的正式诞生。5G NR的数据信道采用准循环LDPC编码，通过不同循环移位的单位矩阵来构造它的校验矩阵。
5G NR LDPC码支持任意码率以及更广泛的码块长度。任意码率通过打孔实现，更广泛的码块长度是因为5G NR标准规定的两种不同类型的校验基矩阵以及51种Zc的取值，码块长度范围从20到8448bits。CPM(Circulant Permutation Matrix，循环置换矩阵)的大小为Zc*Zc，CPM是Zc阶单位矩阵通过循环移位后所得到的矩阵，5G NR标准规定的校验基矩阵BG#1和BG#2由若干个CPM和Zc阶ZM(Zero Matrix，零矩阵)共同组成。BG#1和BG#2分别拥有8种不同的循环移位系数矩阵，共16种。5GNR标准规定的Zc的取值有51种，分为8个子集，每个子集对应BG#1和BG#2的一种循环移位系数矩阵，所以循环移位校验矩阵一共有102种。
发明内容
本发明的目的在于提供一种基于分块压缩运算方法的5G NR QC-LDPC编码电路，以解决目前的编码电路复杂度高、版图面积大的问题。
为解决上述技术问题，本发明提供了一种基于分块压缩运算方法的5GNR QC-LDPC编码电路，包括：
编码配置电路，根据信息包长选择对应的子集以及Zc的大小；
信息码块处理电路，将输入的位宽为8bits的信息字节拼接或拆解成位宽为Zc的信息子码块；
矩阵运算电路，完成由位宽为Zc的子码块组成的信息向量与校验矩阵的乘法运算，运算方法为分块压缩运算法，运算得到由位宽为Zc的子码块组成的校验向量；
码率匹配电路，完成数据码率的匹配，将编码后的码块拼接或拆解成位宽为8bits的码字字节，此过程中根据码率配置将码字字节打孔后输出。
在一种实施方式中，所述编码配置电路根据输入的包长配置信息选定Zc的取值，Zc的值用于确定信息子码块向量的长度以及校验基矩阵中的循环置换矩阵CPM和零矩阵ZM的大小。
在一种实施方式中，所述校验基矩阵的选择信号和Zc的值共同确定子集的值，子集的值用于选择循环移位系数基矩阵，校验基矩阵BG#1和BG#2分别拥有8种循环移位系数矩阵，共16种循环移位系数矩阵。
在一种实施方式中，所述信息码块处理电路将输入的信息字节进行处理，生成长度为Zc*1的信息子码块向量，并存储到SRAM中的信息块区域中；其中，
当Zc的值大于8时，信息处理过程为拼接，反之为拆解；若后面的信息子码块向量长度不足Zc时，剩余位置插入零值。
在一种实施方式中，所述矩阵运算电路用于生成校验块向量；校验基矩阵有BG#1和BG#2两种类型，均由若干个循环置换矩阵CPM和Zc阶零矩阵ZM共同组成；校验基矩阵BG#1的大小为46Zc*68Zc，校验基矩阵BG#2的大小为42Zc*52Zc，与之对应信息码块向量的长度分别为22Zc*1和10Zc*1；
将16种循环移位系数矩阵分块压缩存储，校验基矩阵BG#1的8种循环移位系数矩阵经压缩后的大小为316*8*15bits，校验基矩阵BG#2的8种循环移位系数矩阵经压缩后的大小为197*8*15bits；从ROM中读出选中的循环移位系数矩阵分块与信息向量进行移位等运算，生成校验向量存储到SRAM中的校验块区域中。
在一种实施方式中，所述循环置换矩阵CPM是由Zc阶单位矩阵通过循环移位后得到的矩阵。
在一种实施方式中，所述矩阵运算电路使用的分块压缩运算方法，根据校验矩阵的特性，将校验矩阵G分块，经过初等行列变换后与码字向量c相乘，降低矩阵运算的复杂度；
令：
Figure BDA0004038727790000031
矩阵
Figure BDA0004038727790000032
矩阵
Figure BDA0004038727790000033
其中u为信息块向量，v为校验块向量，O为零矩阵，I为单位矩阵，B为类双对角循环移位系数矩阵，A、C、D均为无规则循环移位系数矩阵；LDPC编码的过程就是在通过特性等式G×cT＝0求校验块向量v的过程；
根据特性等式得g1uT+g2vT＝0，由于B矩阵的特性，通过初等行列变化将g2化简成单位矩阵，等式化简为：
Figure BDA0004038727790000034
在此等式基础上再进行乘法以及移位运算可求得校验块向量v，即完成编码。
在一种实施方式中，所述矩阵运算电路使用的校验基矩阵压缩方法，O、I矩阵在B、D进行行列变化中不改变，此部分不做存储；另由于B为类双对角循环移位系数矩阵，且16种循环移位系数矩阵中仅有4种情况，直接体现在电路中，也不做存储；
对A、C、D循环移位系数矩阵进行压缩，将A、C矩阵进行行压缩操作，每行中的零矩阵ZM不做存储，记录每行中循环置换矩阵CPM的个数，并记录每列的循环置换矩阵CPM系数值以及该系数值所在列，每组信息占用15bits，每行的第一组数据由行开始信号6’h3E以及该行中循环置换矩阵CPM的个数组成，后面每组数据由列数和循环置换矩阵CPM循环移位系数组成；对D矩阵进行列压缩操作，每列中的ZM不做存储，记录每列中CPM的个数，并记录每行的循环置换矩阵CPM系数值以及该系数值所在行，每列的第一组数据由列开始信号6’h3E以及该列中的循环置换矩阵CPM的个数组成，后面每组数据由列数和循环置换矩阵CPM循环移位系数组成。
在一种实施方式中，所述码率匹配电路从SRAM中读取信息向量和编码后的校验向量，进行处理生成码字字节；当Zc的值小于8时，信息处理过程为拼接，反之为拆解；处理过程包含对码字进行打孔，实现任意码率的编码。
本发明提供的一种基于分块压缩运算方法的5G NR QC-LDPC编码电路，具有以下有益效果：
1)能降低电路复杂度，使用矩阵分块运算方法，分块并化简矩阵，配合压缩后的校验矩阵所包含的标志信息，大大降低了硬件电路实现的复杂度；
2)降低资源利用，使用校验矩阵压缩方法，将16种不同循环移位系数矩阵，共计51个46Zc*68Zc校验矩阵以及51个42Zc*52Zc校验矩阵压缩到4104*15bits，降低资源利用的同时降低版图面积使用。
附图说明
图1是本发明提供的一种基于分块压缩运算方法的5G NR QC-LDPC编码电路的总体架构示意图。
图2是信息字节处理示意图。
图3是矩阵压缩存储示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种基于分块压缩运算方法的5G NRQC-LDPC编码电路作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明提供一种基于分块压缩运算方法的5G NR QC-LDPC编码电路，其总体架构如图1所示，包括编码配置电路(CFG)、信息码块处理电路(INFO_PRO)、矩阵运算电路(MAT_PRO)、码率匹配电路(RAT_MCH)、校验基矩阵存储模块(ROM4104*15bits)以及编码向量缓存模块(SRAM68*384bits)。所述编码配置电路根据信息包长选择对应的子集以及Zc的大小；所述信息码块处理电路将输入的位宽为8bits的信息字节拼接或拆解成位宽为Zc的信息子码块；所述矩阵运算电路完成由位宽为Zc的子码块组成的信息向量与校验矩阵的乘法运算，运算方法为分块压缩运算法，运算得到由位宽为Zc的子码块组成的校验向量；所述码率匹配电路完成数据码率的匹配，将编码后的码块(信息向量+校验向量)拼接或拆解成位宽为8bits的码字字节，此过程中根据码率配置将码字字节打孔后输出。
子集(SET) <![CDATA[循环子码块大小(Z<sub>c</sub>)]]>
0 2,4,8,16,32,64,128,256
1 3,6,12,24,48,96,192,384
2 5,10,20,40,80,160,320
3 7,14,28,56,112,224
4 9,18,36,72,144,288
5 11,22,44,88,176,352
6 13,26,52,104,208
7 15,30,60,120,240
表1 5G NR标准规定的所有Zc值
如表1所示是5G NR标准规定的所有Zc值，Zc的值有51种，取值范围2-384，分为8个子集，每个子集对应BG#1的一种循环移位系数矩阵和BG#2的一种循环移位系数矩阵。当选择校验基矩阵BG#2(即校验基矩阵选择信号BG_SEL＝1)且信息包长为3840bits(即包长配置信息LEN＝3840)时，Zc的值为384(即Zc的取值CPM_SIZE＝384)，子集的值为15(即子集的值子集的值SET_IDX＝15)，此时的校验矩阵大小为(42*384)*(52*384)，子集与Zc值的对应关系如表2，此过程在编码配置电路中实现。
Figure BDA0004038727790000051
表2子集与Zc值的对应关系表
图2是信息字节处理示意图，所示处理过程均在BG#2的基础上进行。如图2中(a)所示，当Zc＝384时，为拼接处理过程，将479个8位数据拼接，生成长度为10的信息块向量，每个信息子码块的位宽为384，对不足384个数据的子码块进行插零操作；如图2中(b)所示，当Zc＝3时，为拆解过程，对2个8位数据进行拆解操作，生成长度为10的信息块向量，每个信息子码块的位宽为3，对不足3个数据的子码块进行插零操作。此过程在信息码块处理电路中实现。
所述矩阵运算电路使用的分块压缩运算方法，根据校验矩阵的特性，对校验矩阵G进行分块的方法如下：
G×cT＝0   (1)
c＝[u v]   (2)
Figure BDA0004038727790000061
Figure BDA0004038727790000062
Figure BDA0004038727790000063
Figure BDA0004038727790000064
g1uT+g2vT＝0   (7)
Figure BDA0004038727790000065
Figure BDA0004038727790000066
Figure BDA0004038727790000067
将校验矩阵G分块后，分块后的循环系数矩阵的相关描述如表3所示。
Figure BDA0004038727790000068
Figure BDA0004038727790000071
表3分块后的循环系数矩阵的相关描述表
由公式(1)～(8)可知，将矩阵g2经过初等行列变换化简成单位矩阵可大大减少矩阵运算的复杂度，此化简过程需先将B化简成单位矩阵，再将D化简成零矩阵。B矩阵如公式(9)所示，其中元素b11～b41以及“0”均为CPM的循环移位值，“0”表示循环右移0位，即单位矩阵，“-1”为ZM(零矩阵)。经过初等行变换，可消去上对角线，如公式(10)，此时仅需将B矩阵第一列的二、三、四行消去，即将B矩阵化简为单位矩阵。已知，16种循环移位系数矩阵中，B矩阵仅有4种情况，可根据SET_IDX去判断，即b11～b41的值已知，即可将B矩阵化为单位矩阵，此过程的行变换同样作用在A矩阵上，将A矩阵化简为A'矩阵。B化简成单位矩阵后，即可通过B将D矩阵化简成零矩阵，此过程的进行的行变换同样作用在C矩阵上，将C矩阵化简为C'矩阵。上述过程和校验矩阵与信息块向量的乘法/移位运算在矩阵运算电路中实现。
矩阵压缩存储示意图如图3所示，BG#1的一种循环移位系数矩阵所使用的内存量为316*15bits，BG#1的为197*15bits，这样就可通过SET_IDX的值来计算地址偏移量，选择读出需要使用循环移位系数矩阵。其中，“6’h3E”为行/列开始标志，“15’h7FFF”为A/C矩阵和D矩阵的存储分隔点，“-1”表示ZM，存储中所包含的上述标志信息可简化硬件控制电路。16种循环移位矩阵存储所占用的内存量为8*316*15bits+8*197*15bits＝4104*15bits。
码率匹配电路的功能与信息码块处理电路的功能相反，将编码后的码字向量拆解/拼接成多个字节。速率匹配是通过打孔实现，输出码率匹配后的字节。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (9)

1.一种基于分块压缩运算方法的5G NR QC-LDPC编码电路，其特征在于，包括：
编码配置电路，根据信息包长选择对应的子集以及Zc的大小；
信息码块处理电路，将输入的位宽为8bits的信息字节拼接或拆解成位宽为Zc的信息子码块；
矩阵运算电路，完成由位宽为Zc的子码块组成的信息向量与校验矩阵的乘法运算，运算方法为分块压缩运算法，运算得到由位宽为Zc的子码块组成的校验向量；
码率匹配电路，完成数据码率的匹配，将编码后的码块拼接或拆解成位宽为8bits的码字字节，此过程中根据码率配置将码字字节打孔后输出。
2.如权利要求1所述的基于分块压缩运算方法的5G NR QC-LDPC编码电路，其特征在于，所述编码配置电路根据输入的包长配置信息选定Zc的取值，Zc的值用于确定信息子码块向量的长度以及校验基矩阵中的循环置换矩阵CPM和零矩阵ZM的大小。
3.如权利要求2所述的基于分块压缩运算方法的5G NR QC-LDPC编码电路，其特征在于，所述校验基矩阵的选择信号和Zc的值共同确定子集的值，子集的值用于选择循环移位系数基矩阵，校验基矩阵BG#1和BG#2分别拥有8种循环移位系数矩阵，共16种循环移位系数矩阵。
4.如权利要求2所述的基于分块压缩运算方法的5G NR QC-LDPC编码电路，其特征在于，所述信息码块处理电路将输入的信息字节进行处理，生成长度为Zc*1的信息子码块向量，并存储到SRAM中的信息块区域中；其中，
当Zc的值大于8时，信息处理过程为拼接，反之为拆解；若后面的信息子码块向量长度不足Zc时，剩余位置插入零值。
5.如权利要求4所述的基于分块压缩运算方法的5G NR QC-LDPC编码电路，其特征在于，所述矩阵运算电路用于生成校验块向量；校验基矩阵有BG#1和BG#2两种类型，均由若干个循环置换矩阵CPM和Zc阶零矩阵ZM共同组成；校验基矩阵BG#1的大小为46Zc*68Zc，校验基矩阵BG#2的大小为42Zc*52Zc，与之对应信息码块向量的长度分别为22Zc*1和10Zc*1；
将16种循环移位系数矩阵分块压缩存储，校验基矩阵BG#1的8种循环移位系数矩阵经压缩后的大小为316*8*15bits，校验基矩阵BG#2的8种循环移位系数矩阵经压缩后的大小为197*8*15bits；从ROM中读出选中的循环移位系数矩阵分块与信息向量进行移位等运算，生成校验向量存储到SRAM中的校验块区域中。
6.如权利要求5所述的基于分块压缩运算方法的5G NR QC-LDPC编码电路，其特征在于，所述循环置换矩阵CPM是由Zc阶单位矩阵通过循环移位后得到的矩阵。
7.如权利要求5所述的基于分块压缩运算方法的5G NR QC-LDPC编码电路，其特征在于，所述矩阵运算电路使用的分块压缩运算方法，根据校验矩阵的特性，将校验矩阵G分块，经过初等行列变换后与码字向量c相乘，降低矩阵运算的复杂度；
令：
c＝[u v]，
Figure FDA0004038727780000021
矩阵
Figure FDA0004038727780000022
矩阵
Figure FDA0004038727780000023
其中u为信息块向量，v为校验块向量，O为零矩阵，I为单位矩阵，B为类双对角循环移位系数矩阵，A、C、D均为无规则循环移位系数矩阵；LDPC编码的过程就是在通过特性等式G×cT＝0求校验块向量v的过程；
根据特性等式得g1uT+g2vT＝0，由于B矩阵的特性，通过初等行列变化将g2化简成单位矩阵，等式化简为：
Figure FDA0004038727780000024
在此等式基础上再进行乘法以及移位运算可求得校验块向量v，即完成编码。
8.如权利要求7所述的基于分块压缩运算方法的5G NR QC-LDPC编码电路，其特征在于，所述矩阵运算电路使用的校验基矩阵压缩方法，O、I矩阵在B、D进行行列变化中不改变，此部分不做存储；另由于B为类双对角循环移位系数矩阵，且16种循环移位系数矩阵中仅有4种情况，直接体现在电路中，也不做存储；
对A、C、D循环移位系数矩阵进行压缩，将A、C矩阵进行行压缩操作，每行中的零矩阵ZM不做存储，记录每行中循环置换矩阵CPM的个数，并记录每列的循环置换矩阵CPM系数值以及该系数值所在列，每组信息占用15bits，每行的第一组数据由行开始信号6’h3E以及该行中循环置换矩阵CPM的个数组成，后面每组数据由列数和循环置换矩阵CPM循环移位系数组成；对D矩阵进行列压缩操作，每列中的ZM不做存储，记录每列中CPM的个数，并记录每行的循环置换矩阵CPM系数值以及该系数值所在行，每列的第一组数据由列开始信号6’h3E以及该列中的循环置换矩阵CPM的个数组成，后面每组数据由列数和循环置换矩阵CPM循环移位系数组成。
9.如权利要求7所述的基于分块压缩运算方法的5G NR QC-LDPC编码电路，其特征在于，所述码率匹配电路从SRAM中读取信息向量和编码后的校验向量，进行处理生成码字字节；当Zc的值小于8时，信息处理过程为拼接，反之为拆解；处理过程包含对码字进行打孔，实现任意码率的编码。
CN202310015349.1A 2023-01-05 2023-01-05 一种基于分块压缩运算方法的5g nr qc-ldpc编码电路 Pending CN115940966A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310015349.1A CN115940966A (zh) 2023-01-05 2023-01-05 一种基于分块压缩运算方法的5g nr qc-ldpc编码电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310015349.1A CN115940966A (zh) 2023-01-05 2023-01-05 一种基于分块压缩运算方法的5g nr qc-ldpc编码电路

Publications (1)

Publication Number Publication Date
CN115940966A true CN115940966A (zh) 2023-04-07

Family

ID=86550776

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310015349.1A Pending CN115940966A (zh) 2023-01-05 2023-01-05 一种基于分块压缩运算方法的5g nr qc-ldpc编码电路

Country Status (1)

Country Link
CN (1) CN115940966A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116827358A (zh) * 2023-07-13 2023-09-29 白盒子(上海)微电子科技有限公司 一种5g ldpc编码实现方法和装置
CN117081608A (zh) * 2023-08-30 2023-11-17 白盒子(上海)微电子科技有限公司 一种nr ldpc编译码循环移位实现装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116827358A (zh) * 2023-07-13 2023-09-29 白盒子(上海)微电子科技有限公司 一种5g ldpc编码实现方法和装置
CN116827358B (zh) * 2023-07-13 2024-04-02 白盒子(上海)微电子科技有限公司 一种5g ldpc编码实现方法和装置
CN117081608A (zh) * 2023-08-30 2023-11-17 白盒子(上海)微电子科技有限公司 一种nr ldpc编译码循环移位实现装置

Similar Documents

Publication Publication Date Title
CN115940966A (zh) 一种基于分块压缩运算方法的5g nr qc-ldpc编码电路
CN107370489B (zh) 结构化ldpc码的数据处理方法及装置
CN101073205B (zh) 低密度奇偶校验编码器和解码器以及低密度奇偶校验编码和解码方法
US9774352B2 (en) Transmitting apparatus, and puncturing method thereof
CN108400838B (zh) 数据处理方法及设备
RU2758968C2 (ru) Аппаратура, способ обработки информации и аппаратура связи
CN106998208B (zh) 一种可变长Polar码的码字构造方法
CN109768846B (zh) 基于二核三核混合极化码的凿孔方法、系统、装置及介质
CN107408949A (zh) 发送器及其产生附加奇偶校验的方法
US20220224947A1 (en) Coding method and related device
KR19990063573A (ko) 인터레이서, 코딩 디바이스, 치환 방법, 코딩 방법, 디코딩디바이스 및 이들을 사용하는 방법 및 시스템
CN107408951A (zh) 发送器及其奇偶校验置换方法
CN101764620B (zh) 用于使用信道代码解码的装置和方法
CN109644006B (zh) 编码数据和解码数据的装置及方法
CN107592959A (zh) 发送器及其缩减方法
CN107408952A (zh) 发送器及其缩减方法
CN101151806B (zh) 利用映射函数周期性的存储器有效的交织/去交织
CN107431565A (zh) 发送器及其产生附加奇偶校验的方法
CN107409011A (zh) 发送器及其产生附加奇偶校验的方法
CN107733440B (zh) 多边类型结构化ldpc处理方法及装置
WO2018149354A1 (zh) 极化码的编码方法、装置及设备、存储介质
CN110602498A (zh) 一种自适应有限状态熵编码的方法
CN107567686A (zh) 发送器及其用于产生附加奇偶校验的方法
CN113676187A (zh) 一种哈夫曼修正编码方法、系统及相关组件
WO2008039035A1 (en) Method for encoding low density parity check codes using result of checking previously specified parity bits

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination