CN110010496A - 一种带高密度侧壁焊盘的系统级封装互联结构的制作方法 - Google Patents

一种带高密度侧壁焊盘的系统级封装互联结构的制作方法 Download PDF

Info

Publication number
CN110010496A
CN110010496A CN201811596613.0A CN201811596613A CN110010496A CN 110010496 A CN110010496 A CN 110010496A CN 201811596613 A CN201811596613 A CN 201811596613A CN 110010496 A CN110010496 A CN 110010496A
Authority
CN
China
Prior art keywords
groove
metal
pinboard
insulating layer
side wall
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811596613.0A
Other languages
English (en)
Other versions
CN110010496B (zh
Inventor
冯光建
王志宇
张兵
周琪
张勋
郁发新
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhejiang Jimaike Microelectronics Co Ltd
Original Assignee
Hangzhou Zhenlei Microwave Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hangzhou Zhenlei Microwave Technology Co Ltd filed Critical Hangzhou Zhenlei Microwave Technology Co Ltd
Priority to CN201811596613.0A priority Critical patent/CN110010496B/zh
Publication of CN110010496A publication Critical patent/CN110010496A/zh
Application granted granted Critical
Publication of CN110010496B publication Critical patent/CN110010496B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386Geometry or layout of the interconnection structure

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明公开了一种带高密度侧壁焊盘的系统级封装互联结构的制作方法,具体处理包括如下步骤:101)制作金属步骤、102)叠层制作步骤、103)金属柱制作步骤、104)切割成型步骤;本发明提供可用于连接高密度的侧壁互联模组结构的一种带高密度侧壁焊盘的系统级封装互联结构的制作方法。

Description

一种带高密度侧壁焊盘的系统级封装互联结构的制作方法
技术领域
本发明涉及半导体技术领域,更具体的说,它涉及一种带高密度侧壁焊盘的系统级封装互联结构的制作方法。
背景技术
对于高频率的微系统,天线阵列的面积越来越小,且天线之间的距离要保持在某个特定范围,才能使整个模组具备优良的通信能力。但是对于射频芯片这种模拟器件芯片来讲,其面积不能像数字芯片一样成倍率的缩小,这样就会出现特高频率的射频微系统将没有足够的面积同时放置PA/LNA,需要把PA/LNA堆叠或者竖立放置。
对于竖立放置的芯片来讲,所有的金属互联都需要在其所在模块的侧壁完成,这就需要在模块的侧壁设置大量的焊接用的焊盘。传统制作焊盘的工艺都是在晶圆的表面,对于在芯片或者模组的侧壁制作焊盘,不具备此种能力。
发明内容
本发明克服了现有技术的不足,提供可用于连接高密度的侧壁互联模组结构的一种带高密度侧壁焊盘的系统级封装互联结构的制作方法。
本发明的技术方案如下:
一种带高密度侧壁焊盘的系统级封装互联结构的制作方法,具体处理包括如下步骤:
101)制作金属步骤:转接板上表面通过刻蚀工艺制作凹槽,凹槽深度小于转接板厚度;凹槽横截面呈矩形,纵截面呈矩形或梯形;转接板上表面采用沉积氧化硅、沉积氮化硅或者直接热氧化方法中的一种,形成绝缘层;绝缘层上通过物理溅射、磁控溅射或者蒸镀工艺中的一种制作种子层;
凹槽纵截面为矩形,电镀金属工艺只填充凹槽底部,形成金属块;200到500度温度下密化金属块;用湿法腐蚀工艺去除凹槽侧壁的种子层;在转接板凹槽内通过沉积氧化硅或者氮化硅形成绝缘层,绝缘层填充凹槽形成新凹槽,新凹槽的深度、长度小于原凹槽的深度、长度;CMP工艺整平转接板上表面;
凹槽纵截面为梯形,电镀金属工艺填充凹槽底部和侧壁形成连接金属;200到500度温度下密化金属;用湿法腐蚀工艺去除凹槽侧壁的金属;金属块上沉积氧化硅或者氮化硅形成绝缘层,绝缘层填满凹槽;通过CMP工艺使转接板上表面平整;
102)叠层制作步骤:重复步骤101)制作叠层金属,新金属块或连接金属的长度小于先制作的金属块或连接金属,叠层数小于10层;
103)金属柱制作步骤:经过步骤102)处理的纵截面为矩形的凹槽,通过光刻、刻蚀工艺在转接板上表面的绝缘层上制作TSV孔,露出部分金属块;在TSV孔内采用物理溅射、磁控溅射或者蒸镀工艺中的一种制作种子层;电镀金属充满TSV孔,200到500度温度下密化金属柱;CMP工艺去除转接板上表面金属,保留金属柱;
104)切割成型步骤:对步骤103)处理后的凹槽纵截面为矩形的转接板从凹槽中心纵向切割,露出各叠层凹槽底部金属的侧面,形成连接芯片的焊盘;对步骤102)处理后的凹槽纵截面为梯形的转接板从凹槽中心纵向切割,露出各叠层凹槽底部金属的侧面,形成连接芯片的焊盘。
进一步的,凹槽宽度在1um到1000um,深度在10um到1000um;绝缘层厚度范围在10nm到100um之间;种子层厚度范围在1nm到100um;金属块、连接金属的厚度范围在100nm到1000um。
进一步的,TSV孔直径范围在1um到1000um,深度在10um到1000um。
进一步的,种子层本身结构为一层或多层,种子层的材质采用钛、铜、铝、银、钯、金、铊、锡、镍中的一种。
进一步的,转接板厚度范围为200um到2000um,转接板材料采用硅片、玻璃、石英、碳化硅、氧化铝、环氧树脂、聚氨酯中的一种。
本发明相比现有技术优点在于:本发明通过电镀凹槽工艺和干法刻蚀工艺在转接板底部设置多层金属线,金属线能够通过RDL跟芯片进行信号交换,同时金属线的末端开在转接板模块的侧壁,形成了侧壁焊盘,这种结构可以用于高密度的侧壁互联模组结构。
附图说明
图1为本发明的形成凹槽的剖面图;
图2为本发明的图1的俯视图;
图3为本发明的图1电镀叠层效果的金属块后的纵向剖面图;
图4为本发明的图3设置金属柱的剖面图;
图5为本发明的图4去除部分转接板和绝缘层的剖面图;
图6为本发明的图5去除多余金属块形成焊盘的剖面图;
图7为本发明的剖面图;
图8为本发明的使用效果图;
图9为本发明设置梯形凹槽的剖面图;
图10为本发明的图9电镀连接金属的剖面图;
图11为本发明的图10形成叠成连接金属覆盖绝缘层后的剖面图;
图12为本发明的图11部分的俯视图;
图13为本发明的直接切割成形的剖面图;
图14为本发明的图12去除部分转接板和绝缘层的剖面图;
图15为本发明的图14去除部分连接金属形成焊盘的剖面图;
图16为本发明的图15切割转接板的剖面图。
图中标识:转接板101、凹槽102、金属块103、绝缘层104、金属柱105。
具体实施方式
下面详细描述本发明的实施方式,其中自始至终相同或类似的标号表示相同或类似的元件或类似功能的元件。下面通过参考附图描述的实施方式是示例性的,仅用于解释本发明而不能作为对本发明的限制。
本技术领域技术人员可以理解的是,除非另外定义,这里使用的所有术语(包括技术术语和科技术语)具有与本发明所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是,诸如通用字典中定义的那些术语应该被理解为具有与现有技术的上下文中的意义一致的意义,并且除非像这里一样的定义,不会用理想化或过于正式的含义来解释。
各实施方式中提到的有关于步骤的标号,仅仅是为了描述的方便,而没有实质上先后顺序的联系。各具体实施方式中的不同步骤,可以进行不同先后顺序的组合,实现本发明的发明目的。
下面结合附图和具体实施方式对本发明进一步说明。
实施例一:
一种带高密度侧壁焊盘的系统级封装互联结构的制作方法,具体处理包括如下步骤:
101)制作金属步骤:转接板101上表面通过刻蚀工艺制作凹槽102,凹槽102宽度在1um到1000um,深度在10um到1000um。凹槽102深度小于转接板101厚度,凹槽102横截面呈矩形,纵截面呈矩形。转接板101上表面采用沉积氧化硅、沉积氮化硅或者直接热氧化方法中的一种,形成绝缘层104,绝缘层104厚度范围在10nm到100um之间。绝缘层104上通过物理溅射、磁控溅射或者蒸镀工艺中的一种制作种子层,种子层厚度范围在1nm到100um,种子层本身结构可以是一层也可以是多层,金属材质可以是钛、铜、铝、银、钯、金、铊、锡、镍等中的一种,当种子层为多层结构时,一般每层采用相同材料。
电镀金属工艺填充凹槽102底部,形成金属块103。200到500度温度下密化金属块103,使其更加致密。金属块103厚度范围100nm到1000um。用湿法腐蚀工艺去除凹槽102侧壁的种子层;在转接板101凹槽102内通过沉积氧化硅或者氮化硅形成绝缘层104,绝缘层104填充凹槽102形成新凹槽102,新凹槽102的深度、长度小于原凹槽102的深度、长度。绝缘层104厚度在1um到1000um。CMP工艺整平转接板101上表面。
102)叠层制作步骤:重复步骤101)制作金属块103,形成叠层金属,新金属块103的长度小于先制作的金属块103长度,叠层数小于10层。最后用绝缘层104充满凹槽102,CMP平整转接板101表面。
103)金属柱105制作步骤:通过光刻、刻蚀工艺在转接板101上表面的绝缘层104上制作TSV孔,露出部分金属块103,TSV孔直径范围在1um到1000um,深度在10um到1000um。在TSV孔内采用物理溅射、磁控溅射或者蒸镀工艺中的一种制作种子层,种子层厚度范围在1nm到100um,种子层本身结构可以是一层也可以是多层,金属材质可以是钛、铜、铝、银、钯、金、铊、锡、镍等中的一种,当种子层为多层结构时,一般每层采用相同材料。电镀金属充满TSV孔,200到500度温度下密化金属柱105,使其更致密。CMP工艺去除转接板101上表面金属,保留金属柱105。转接板101上表面绝缘层104可以用干法刻蚀或者湿法腐蚀工艺去除,也可以保留。
104)切割成型步骤:对步骤103)处理后的转接板101从凹槽102中心纵向切割,露出各叠层凹槽102底部金属的侧面,形成连接芯片的焊盘。或者先用干法刻蚀工艺去除切割区域的绝缘层104和部分转接板101材料,然后通过湿法刻蚀工艺去除凹槽102底部金属块103,使金属块103侧面露出,形成焊盘,最后通过研磨转接板101另一面使其成形。
实施例二:
一种带高密度侧壁焊盘的系统级封装互联结构的制作方法,具体处理包括如下步骤:
101)制作金属步骤:转接板101上表面通过刻蚀工艺制作凹槽102,凹槽102宽度在1um到1000um,深度在10um到1000um。凹槽102深度小于转接板101厚度,凹槽102横截面呈矩形,纵截面呈梯形。转接板101上表面采用沉积氧化硅、沉积氮化硅或者直接热氧化方法中的一种,形成绝缘层104,绝缘层104厚度范围在10nm到100um之间。绝缘层104上通过物理溅射、磁控溅射或者蒸镀工艺中的一种制作种子层,种子层厚度范围在1nm到100um,种子层本身结构可以是一层也可以是多层,金属材质可以是钛、铜、铝、银、钯、金、铊、锡、镍等中的一种,当种子层为多层结构时,一般每层采用相同材料。
电镀金属工艺填充凹槽102底部和侧壁形成连接金属;200到500度温度下密化连接金属,连接金属厚度范围100nm到1000um。用湿法腐蚀工艺去除凹槽102侧壁的种子层,在凹槽102上沉积氧化硅或者氮化硅形成绝缘层104,绝缘层104厚度在1um到1000um。绝缘层104覆盖凹槽102,包括凹槽102底部金属和凹槽102的侧壁,使凹槽102长度和深度缩小。通过CMP工艺使转接板101上表面平整。
102)叠层制作步骤:重复步骤101)制作金属块103,形成叠层金属,新金属块103的长度小于先制作的金属块103长度,叠层数小于10层。最后用绝缘层104充满凹槽102,CMP平整转接板101表面。
103)切割成型步骤:对步骤102)处理后的转接板101从凹槽102中心纵向切割,露出各叠层凹槽102底部金属的侧面,形成连接芯片的焊盘。或者先用干法刻蚀工艺去除切割区域的绝缘层104和部分转接板101材料,然后通过湿法刻蚀工艺去除凹槽102底部金属块103,使金属块103侧面露出,形成焊盘,最后通过研磨转接板101另一面使其成形。
以上所述仅是本发明的优选实施方式,应当指出,对于本技术领域的普通技术人员,在不脱离本发明构思的前提下,还可以做出若干改进和润饰,这些改进和润饰也应视为本发明保护范围内。

Claims (5)

1.一种带高密度侧壁焊盘的系统级封装互联结构的制作方法,其特征在于,具体处理包括如下步骤:
101)制作金属步骤:转接板上表面通过刻蚀工艺制作凹槽,凹槽深度小于转接板厚度;凹槽横截面呈矩形,纵截面呈矩形或梯形;转接板上表面采用沉积氧化硅、沉积氮化硅或者直接热氧化方法中的一种,形成绝缘层;绝缘层上通过物理溅射、磁控溅射或者蒸镀工艺中的一种制作种子层;
凹槽纵截面为矩形,电镀金属工艺只填充凹槽底部,形成金属块;200到500度温度下密化金属块;用湿法腐蚀工艺去除凹槽侧壁的种子层;在转接板凹槽内通过沉积氧化硅或者氮化硅形成绝缘层,绝缘层填充凹槽形成新凹槽,新凹槽的深度、长度小于原凹槽的深度、长度;CMP工艺整平转接板上表面;
凹槽纵截面为梯形,电镀金属工艺填充凹槽底部和侧壁形成连接金属;200到500度温度下密化金属;用湿法腐蚀工艺去除凹槽侧壁的金属;金属块上沉积氧化硅或者氮化硅形成绝缘层,绝缘层填满凹槽;通过CMP工艺使转接板上表面平整;
102)叠层制作步骤:重复步骤101)制作叠层金属,新金属块或连接金属的长度小于先制作的金属块或连接金属,叠层数小于10层;
103)金属柱制作步骤:经过步骤102)处理的纵截面为矩形的凹槽,通过光刻、刻蚀工艺在转接板上表面的绝缘层上制作TSV孔,露出部分金属块;在TSV孔内采用物理溅射、磁控溅射或者蒸镀工艺中的一种制作种子层;电镀金属充满TSV孔,200到500度温度下密化金属柱;CMP工艺去除转接板上表面金属,保留金属柱;
104)切割成型步骤:对步骤103)处理后的凹槽纵截面为矩形的转接板从凹槽中心纵向切割,露出各叠层凹槽底部金属的侧面,形成连接芯片的焊盘;对步骤102)处理后的凹槽纵截面为梯形的转接板从凹槽中心纵向切割,露出各叠层凹槽底部金属的侧面,形成连接芯片的焊盘。
2.根据权利要求1所述的一种带高密度侧壁焊盘的系统级封装互联结构的制作方法,其特征在于:凹槽宽度在1um到1000um,深度在10um到1000um;绝缘层厚度范围在10nm到100um之间;种子层厚度范围在1nm到100um;金属块、连接金属的厚度范围在100nm到1000um。
3.根据权利要求1所述的一种带高密度侧壁焊盘的系统级封装互联结构的制作方法,其特征在于:TSV孔直径范围在1um到1000um,深度在10um到1000um。
4.根据权利要求2所述的一种带高密度侧壁焊盘的系统级封装互联结构的制作方法,其特征在于:种子层本身结构为一层或多层,种子层的材质采用钛、铜、铝、银、钯、金、铊、锡、镍中的一种。
5.根据权利要求1所述的一种带高密度侧壁焊盘的系统级封装互联结构的制作方法,其特征在于:转接板厚度范围为200um到2000um,转接板材料采用硅片、玻璃、石英、碳化硅、氧化铝、环氧树脂、聚氨酯中的一种。
CN201811596613.0A 2018-12-26 2018-12-26 一种带高密度侧壁焊盘的系统级封装互联结构的制作方法 Active CN110010496B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811596613.0A CN110010496B (zh) 2018-12-26 2018-12-26 一种带高密度侧壁焊盘的系统级封装互联结构的制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811596613.0A CN110010496B (zh) 2018-12-26 2018-12-26 一种带高密度侧壁焊盘的系统级封装互联结构的制作方法

Publications (2)

Publication Number Publication Date
CN110010496A true CN110010496A (zh) 2019-07-12
CN110010496B CN110010496B (zh) 2023-04-28

Family

ID=67165224

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811596613.0A Active CN110010496B (zh) 2018-12-26 2018-12-26 一种带高密度侧壁焊盘的系统级封装互联结构的制作方法

Country Status (1)

Country Link
CN (1) CN110010496B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111952244A (zh) * 2020-08-24 2020-11-17 浙江集迈科微电子有限公司 一种柔性电路板侧壁互联工艺

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1260591A (zh) * 1998-12-29 2000-07-19 现代电子产业株式会社 半导体封装及其制造方法
CN101542726A (zh) * 2008-11-19 2009-09-23 香港应用科技研究院有限公司 具有硅通孔和侧面焊盘的半导体芯片
CN106206423A (zh) * 2016-09-08 2016-12-07 华进半导体封装先导技术研发中心有限公司 芯片封装侧壁植球工艺

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1260591A (zh) * 1998-12-29 2000-07-19 现代电子产业株式会社 半导体封装及其制造方法
CN101542726A (zh) * 2008-11-19 2009-09-23 香港应用科技研究院有限公司 具有硅通孔和侧面焊盘的半导体芯片
CN106206423A (zh) * 2016-09-08 2016-12-07 华进半导体封装先导技术研发中心有限公司 芯片封装侧壁植球工艺

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111952244A (zh) * 2020-08-24 2020-11-17 浙江集迈科微电子有限公司 一种柔性电路板侧壁互联工艺

Also Published As

Publication number Publication date
CN110010496B (zh) 2023-04-28

Similar Documents

Publication Publication Date Title
CN110010570A (zh) 一种液体浸没散热的射频微系统组件制作工艺
CN110010490B (zh) 一种纵向互联的射频立方体结构的制作工艺
CN110010574B (zh) 一种多层堆叠型纵向互联的射频结构及其制作方法
CN110010491B (zh) 一种多层堆叠射频微系统立方体结构的制作工艺
CN110010546A (zh) 一种竖立放置射频模块的相变散热结构的制作工艺
CN110010563A (zh) 一种底部散热型射频芯片转接板封装工艺
CN110010571A (zh) 一种大功率射频芯片系统级封装用的水冷沟槽结构及其制作方法
CN111653489A (zh) 一种基于多层散热结构的三维射频模组制作方法
CN110010547A (zh) 一种底部带tsv结构的硅空腔结构的制作方法
CN112864136B (zh) 半导体结构及其制作方法
CN110010494A (zh) 一种侧壁带焊盘的系统级封装互联结构制作方法
CN110010500A (zh) 一种高度集成的射频芯片系统级封装工艺
CN110010496A (zh) 一种带高密度侧壁焊盘的系统级封装互联结构的制作方法
CN110010495A (zh) 一种高密度侧壁互联方法
CN110010498A (zh) 一种侧面散热的密闭型系统级封装工艺
CN110010484A (zh) 一种插孔式超深tsv互联的射频芯片系统级封装工艺
CN110010566A (zh) 一种竖立放置的液冷散热射频结构及其制作方法
CN110010493A (zh) 一种互联电感的制作方法
CN110190376A (zh) 一种天线结合液冷散热结构的射频系统级封装模块及其制作方法
CN110690131B (zh) 一种具有大键合力的三维异构焊接方法
CN111968921A (zh) 一种具有液态散热功能的pcb组装方式
CN110010487A (zh) 一种立式焊接的射频芯片系统级封装工艺
US7926165B2 (en) Micro antenna and method of manufacturing the same
CN100405543C (zh) 一种cmos工艺兼容的嵌入悬浮螺管结构电感或互感的制作方法
CN110010475A (zh) 一种射频芯片系统级封装的散热模块制作工艺

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB03 Change of inventor or designer information
CB03 Change of inventor or designer information

Inventor after: Feng Guangjian

Inventor before: Feng Guangjian

Inventor before: Wang Zhiyu

Inventor before: Zhang Bing

Inventor before: Zhou Qi

Inventor before: Zhang Xun

Inventor before: Yu Faxin

TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20200804

Address after: 313100 Workshop No. 8, North Park, Second Division of Changxing National University Science and Technology Park, Chenwang Road and Taihu Road Intersection, Changxing County Economic and Technological Development Zone, Huzhou City, Zhejiang Province

Applicant after: ZHEJIANG JIMAIKE MICROELECTRONIC Co.,Ltd.

Address before: 310030 Building 6, No. 3, Xiyuan Third Road, Sandun Town, Xihu District, Hangzhou City, Zhejiang Province

Applicant before: HANGZHOU ZHENLEI MICROWAVE TECHNOLOGY Co.,Ltd.

GR01 Patent grant
GR01 Patent grant