CN110010014B - 显示设备 - Google Patents

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Abstract

一种显示设备包括：包括第一区域和第二区域的基板；包括在第一区域中的多个像素；以及包括在第二区域中的虚设图案，其中虚设图案的尺寸小于与多个像素中的第一像素对应的像素区域，第一像素的像素图案占据的区域相对于像素区域的比率为第一值，并且虚设图案占据的区域相对于虚设区域的比率为大于第一值的第二值。

Description

显示设备
技术领域
本发明涉及显示设备。更具体地，本发明涉及具有均匀导电图案的显示设备。
背景技术
显示设备可以包括显示区域和外围区域，显示区域包括多个像素，外围区域位于显示区域的外围。与像素对应的导电图案可以排列在显示区域中。用于将数据写入像素的布线或电路可以被布置在外围区域中。
在显示设备的制造期间，为了形成导电图案，光刻胶被涂覆，并且曝光和显影工艺被执行。在曝光和显影工艺中，由于突然的图案密度变化，布置在显示区域的边缘处的光刻胶可被部分地显影。换句话说，由于由显示区域的边缘处的局部图案密度差异而引起的负载效应，显示区域中的导电图案可能不均匀，并且相应地可能发生短路。
发明内容
根据本发明示例性实施例的显示设备包括：包括第一区域和第二区域的基板；包括在第一区域中的多个像素；以及包括在第二区域中的虚设图案，其中虚设图案的尺寸小于与多个像素中的第一像素对应的像素区域，第一像素的像素图案占据的区域相对于像素区域的比率为第一值，虚设图案占据的区域相对于虚设区域的比率大于第一值，并且虚设区域和像素区域具有彼此相同的尺寸。
虚设图案可以包括岛式图案。
岛式图案的数量可以为多于一个。
岛式图案可以是多边形、椭圆形或圆形。
第一区域可以包括多个像素、连接到栅线的栅电路部以及连接到数据线的多个焊盘，栅线连接到多个像素，数据线连接到多个像素。
像素图案和虚设图案可以被布置在相同层上。
像素图案可以包括半导体层。
虚设图案可以包括第一导电层和第二导电层，第二导电层和第一导电层被布置在不同的层上，并且第一导电层可以与第二导电层重叠。
显示设备可以进一步包括布置在第一导电层与第二导电层之间的绝缘层，其中第一导电层和第二导电层可以通过绝缘层彼此绝缘。
像素图案可以包括第一像素图案和第二像素图案，第一像素图案与第一导电层布置在相同层上，第二像素图案与第二导电层布置在相同层上。
第一像素图案可以是栅电极层、半导体层、数据电极层、像素电极层和电源电极层中的一个，并且第二像素图案可以是栅电极层、半导体层、数据电极层、像素电极层和电源电极层中的另一个。
根据本发明示例性实施例的显示设备包括：包括第一区域和第二区域的基板；布置在基板上、第一区域中的第一像素图案；以及布置在基板上、第二区域中的第一虚设图案，其中第一虚设图案占据的区域相对于单位区域的第二比率大于第一像素图案占据的区域相对于单位区域的第一比率。
单位区域可以具有与像素区域相同的尺寸，该像素区域与布置在第一区域中的像素对应。
第一虚设图案可以包括被电绝缘的第一岛式图案。
第一像素图案和第一虚设图案可以被布置在基板上的相同层上。
该显示设备可以进一步包括：布置在与第一像素图案和第一虚设图案相同的层上的绝缘层；布置在绝缘层上、第一区域中的第二像素图案；以及布置在绝缘层上、第二区域中的第二虚设图案。
第二虚设图案占据的区域相对于单位区域的第四比率可以大于第二像素图案占据的区域相对于单位区域的第三比率。
第二虚设图案可以与第一虚设图案重叠。
第二虚设图案可以包括被电绝缘的第二岛式图案。
第二像素图案和第二虚设图案可以被布置在基板上的相同层上。
第一像素图案或第二像素图案可以包括半导体层。
根据本发明示例性实施例的显示设备包括：包括显示区域和外围区域的基板；包括在显示区域中的多个像素，其中像素图案被布置在像素区域中；以及包括在外围区域中的虚设图案，其中虚设图案被布置在虚设区域中，虚设区域和像素区域具有基本相同的尺寸，像素图案占据像素区域中的第一区域，虚设图案占据虚设区域中的第二区域，并且第二区域在尺寸上大于第一区域。
虚设图案可以被布置在第一绝缘层与第二绝缘层之间。
虚设图案可以包括第一虚设图案和第二虚设图案，第一虚设图案可以被布置在缓冲层与第一绝缘层之间，并且第二虚设图案可以被布置在第一绝缘层与第二绝缘层之间。
虚设图案与晶体管的半导体层可以被布置在相同层上。
附图说明
图1是根据本发明示例性实施例的显示设备的框图。
图2是根据本发明示例性实施例的、包括在图1的显示设备中的像素图案的俯视平面图。
图3是根据本发明示例性实施例的、包括在图1的显示设备中的虚设图案的俯视平面图。
图4是根据本发明示例性实施例的、位于图1的显示设备中的像素区域的截面图。
图5是根据本发明示例性实施例的、包括在图1的显示设备中的虚设图案的截面图。
图6是根据本发明示例性实施例的、包括在图1的显示设备中的虚设图案的截面图。
图7是根据本发明示例性实施例的、包括在图1的显示设备中的虚设图案的截面图。
图8是根据本发明示例性实施例的、包括在图1的显示设备中的虚设图案的截面图。
图9是根据本发明示例性实施例的、包括在图1的显示设备中的虚设图案的截面图。
图10是根据本发明示例性实施例的、包括在图1的显示设备中的虚设图案的俯视平面图。
图11是根据本发明示例性实施例的、包括在图1的显示设备中的虚设图案的俯视平面图。
图12是根据本发明示例性实施例的、包括在图1的显示设备中的虚设图案的俯视平面图。
图13是根据本发明示例性实施例的、包括在图1的显示设备中的虚设图案的俯视平面图。
具体实施方式
下文将参考附图更详细地描述本发明的示例性实施例。如本领域技术人员将认识到的那样，所描述的实施例可以以各种不同的方式来修改，并且因此，不应被解释为限于本文中所阐述的实施例。
在整个说明书中，相同的附图标记可以指代相同的元件。
在附图中，为了清楚起见，层、膜、面板、区域等的厚度可被夸大。
将理解，当诸如层、膜、区域或基板之类的元件被称为在另一元件“上”时，其可以直接在另一元件上，或者也可以存在中间元件。
下文将参考图1描述根据本发明示例性实施例的显示设备。
图1是根据本发明示例性实施例的显示设备的框图。
参考图1，显示设备包括基板110、布置在基板110上的多个像素PX、连接到多个像素PX的多条栅线GL和多条数据线DL、连接到多条栅线GL的栅电路部GC、连接到多条数据线DL的多条扇出线PL以及连接到多条扇出线PL的多个焊盘PD。
基板110可以包括第一区域S1，第一区域S1包括显示区域DA、栅电路区域GA、焊盘部区域PA和扇出区域POA。除了第一区域S1之外，基板110还可以包括第二区域S2，第二区域S2包括基板110的其余区域。短语“在平面上”可以指与第一方向D1和第二方向D2平行的平面。第一方向D1可以垂直于或基本垂直于第二方向D2。第一方向D1可以是行方向，并且第二方向D2可以是列方向。
显示区域DA可以包括多个像素PX、多条栅线GL和多条数据线DL。在显示区域DA中，多个像素PX可以以矩阵格式排列。多条栅线GL可以在第一方向D1上延伸。多条栅线GL可以几乎彼此平行。多条数据线DL可以在第二方向D2上延伸。多条数据线DL可以几乎彼此平行。
栅电路区域GA可以包括栅电路部GC。栅电路部GC可以沿显示区域DA的在第二方向D2上延伸的一侧布置。栅电路部GC可以连接到多条栅线GL。栅电路部GC可以产生多个栅信号并将栅信号施加到多条栅线GL。
焊盘部区域PA可以包括多个焊盘PD。多个焊盘PD可以沿显示区域DA的在第一方向D1上延伸的一侧排列。多个焊盘PD可以连接到数据驱动器，数据驱动器产生要施加到多条数据线DL的数据电压。
扇出区域POA被布置在焊盘部区域PA与显示区域DA之间，并且可以包括多条扇出线PL。多条扇出线PL将多个焊盘PD与多条数据线DL彼此连接。多条扇出线PL可以将数据驱动器中产生的数据电压传输到多条数据线DL。
第一区域S1可以是直接参与图像显示的元件(诸如多条栅线GL、多条数据线DL、栅电路部GC、多个焊盘PD、多条扇出线PL等)被布置的区域。
第二区域S2可以包括多个虚设图案DP。多个虚设图案DP可以在第一方向D1和第二方向D2上排列。虚设图案DP可以是具有比一个像素的区域(例如，图2的PXA)小的尺寸的岛式图案。岛式图案可以不接触相邻的图案。多个虚设图案DP可以被浮置(或绝缘)。例如，多个虚设图案DP可以不接收电压。
在显示设备的制造工艺中，当直接参与显示图像的元件形成在第一区域S1中时，多个虚设图案DP可以形成在第二区域S2中。例如，当与多个像素PX对应的导电图案形成在显示区域DA中时，多个虚设图案DP可以形成在第二区域S2中。因此，当曝光和显影工艺被执行以形成导电图案时，可以防止局部图案的密度差异。更具体地，可不直接参与图像显示的多个虚设图案DP能够防止显示区域DA中的导电图案不均匀并且防止在显示区域DA中发生短路。
下文将参考图2和图3详细地描述包括在第一区域S1中的像素图案PXP和包括在第二区域S2中的虚设图案DP。
图2是根据本发明示例性实施例的、包括在图1的显示设备中的像素图案PXP的俯视平面图。图3是根据本发明示例性实施例的、包括在图1的显示设备中的虚设图案DP的俯视平面图。
参考图2，显示区域DA可以包括与多个像素PX对应的多个像素区域PXA。在图2中图示了两个像素区域PXA的半导体层(例如，图4的132)。
每个像素区域PXA可以具有根据显示区域DA的尺寸和显示设备的分辨率预定的尺寸。例如，像素区域PXA可以是具有在第一方向D1上的长度A和在第二方向D2上的长度B的四边形。像素区域PXA可以具有A×B的尺寸。例如，在第一方向D1上的长度A可以是15.75μm，并且在第二方向D2上的长度B可以是31.5μm。每个像素区域PXA包括与像素PX对应的像素图案PXP。像素图案PXP可以是包括在像素区域PXA中的导电图案。像素图案PXP的形状可以根据像素PX的类型和形成像素PX的导电图案来确定。例如，像素图案PXP可以是与像素PX对应的半导体层132。像素图案PXP可以具有与临界尺寸对应的宽度。
在像素区域PXA中，像素图案PXP可以占据预定的第一比率(或第一值)的区域。像素图案PXP在像素区域PXA中占据的区域的第一比率可以被称为像素图案PXP的密度。例如，像素图案PXP可以占据像素区域PXA的大约30％的区域。换句话说，像素图案PXP在像素区域PXA中的第一比率(第一值)可以是大约30％。
参考图3，第二区域S2可以被划分为多个虚设区域DMA，每个虚设区域DMA具有与像素区域PXA相同的尺寸。由于像素区域PXA和虚设区域DMA尺寸相同，因此像素区域PXA和虚设区域DMA可以被称为单位区域。
与像素区域PXA类似，虚设区域DMA可以是具有在第一方向D1上的长度A和在第二方向D2上的长度B的四边形，并且因此，可以具有A×B的尺寸。例如，每个虚设区域DMA在第一方向D1上的长度A可以是15.75μm，并且每个虚设区域DMA在第二方向D2上的长度B可以是31.5μm。在图3中图示了两个虚设区域DMA。
在多个虚设区域DMA的每个中可以包括一个或多个虚设图案DP。在图3中，在多个虚设区域DMA的每个中包括两个虚设图案DP。虚设图案DP可以小于虚设区域DMA。换句话说，虚设图案DP的尺寸可以小于像素区域PXA。例如，两个虚设图案DP包括在一个虚设区域DMA中，并且每个虚设图案DP可以是具有在第一方向D1上的长度A1和在第二方向D2上的长度B1的四边形。每个虚设图案DP可以具有A1×B1的尺寸。虚设图案DP在第一方向D1上的长度A1短于虚设区域DMA在第一方向D1上的长度A，并且虚设图案DP在第二方向D2上的长度B1短于虚设区域DMA在第二方向D2上的长度B。例如，虚设图案DP可以是在第一方向D1上的长度A1可为11μm并且在第二方向D2上的长度B1为11μm的四边形。在第一方向D1或第二方向D2上相邻的虚设图案DP之间的距离可以是4.75μm。
包括在虚设区域DMA中的两个虚设图案DP可以占据预定的第二比率(或第二值)的区域。虚设图案DP在虚设区域DMA中占据的区域的第二比率可以被称为虚设图案DP的密度。例如，两个虚设图案DP可以占据虚设区域DMA的大约50％的区域。换句话说，由两个虚设图案DP占据的区域的第二比率可以为虚设区域DMA的大约50％。两个虚设图案DP在虚设区域DMA中占据的区域的第二比率(第二值)可以大于像素图案PXP在像素区域PXA中占据的区域的第一比率(第一值)。换句话说，虚设图案DP占据的区域相对于单位区域的第二比率可以大于像素图案PXP占据的区域相对于单位区域的第一比率。
另外，像素图案PXP和虚设图案DP可以被布置在相同层上。下文将参考图4和图5描述像素图案PXP和虚设图案DP被布置在相同层上的示例。
图4是根据本发明示例性实施例的、位于图1的显示设备中的像素区域PXA的截面图。图4可以图示在与由第一方向D1和第二方向D2形成的平面垂直的第三方向D3上截取的像素区域PXA的一部分的截面。
参考图4，显示设备包括基板110、驱动晶体管TR和发光二极管LED。
基板110包括诸如玻璃、塑料等的绝缘材料，并且缓冲层120被布置在基板110上。缓冲层120防止诸如杂质元素或湿气的不必要成分的渗透。此外，缓冲层120平坦化布置驱动晶体管TR的表面。根据基板110的类型和工艺条件，缓冲层120可以被省略。
栅电极155被布置在缓冲层120上。图1所示的多条栅线GL可以与栅电极155布置在相同层上。包括栅线GL和栅电极155的层可以被称为栅电极层。第一绝缘层121被布置在栅电极155和缓冲层120上。
半导体层132被布置在第一绝缘层121上。半导体层132可以由非晶硅、多晶硅或氧化物半导体制成。半导体层132与栅电极155重叠。第一绝缘层121可以是单层氮化硅、氧化硅等，或者可以具有氮化硅和氧化硅的双层结构。第二绝缘层160被布置在半导体层132和第一绝缘层121上。
彼此面对的源电极176和漏电极177被布置在第二绝缘层160上。源电极176可以通过贯穿第二绝缘层160的接触孔连接到半导体层132的一端。漏电极177可以通过贯穿第二绝缘层160的另一接触孔连接到半导体层132的另一端。图1所示的多条数据线DL可以与源电极176和漏电极177布置在相同层上。包括数据线DL、源电极176和漏电极177的层可以被称为数据电极层。
栅电极155、源电极176、漏电极177和半导体层132形成驱动晶体管TR。驱动晶体管TR的沟道形成在半导体层132的、位于源电极176与漏电极177之间的一部分中。
第三绝缘层181被布置在驱动晶体管TR和第二绝缘层160上。第三绝缘层181可以包括有机绝缘材料或无机绝缘材料。第三绝缘层181可以平坦化布置像素电极710的表面。
像素电极710被布置在第三绝缘层181上，并且像素电极710通过贯穿第三绝缘层181的接触孔H与驱动晶体管TR的漏电极177连接。形成像素电极710的层可以被称为像素电极层。驱动晶体管TR将与数据电压对应的电流提供到像素电极710。
发射层720被布置在像素电极710上，并且电源电极730被布置在发射层720上。布置电源电极730的层可以被称为电源电极层。发射层720可以包括有机发光材料或无机发光材料。像素电极710和电源电极730中的一个可以是反射电极，并且另一个可以是半透反射电极。例如，在顶部发射类型的显示设备中，像素电极710可以是反射电极，并且电源电极730可以是半透反射电极。
像素电极710、发射层720和电源电极730形成发光二极管LED。像素电极710可以是发光二极管LED的阳极，并且电源电极730可以是发光二极管LED的阴极。可替代地，像素电极710可以是发光二极管LED的阴极，并且电源电极730可以是发光二极管LED的阳极。当来自像素电极710和电源电极730的空穴和电子被注入到发射层720中并且由激发的电子与它们相关联的空穴形成的激子从激发态下降到基态时，光从发光二极管LED被发射。发光二极管LED可以发射原色中的一种原色的光。原色可以包括红色、绿色和蓝色。可替代地，原色可以包括黄色、青色和品红色。
像素限定层190可以被布置在像素电极710的外围。像素限定层190限定发光二极管LED的区域，换句话说，光被发射的发光区域。像素限定层190被布置在像素电极710的一部分上，并且发射层720可以被布置在像素电极710的未被像素限定层190覆盖的另一部分上。布置发射层720的区域可以是发光区域。
用于保护发光二极管LED的封装层195可以被布置在发光二极管LED上。封装层195可以包括有机绝缘材料或无机绝缘材料。
图5是根据本发明示例性实施例的、包括在图1的显示设备中的虚设图案DP的截面图。图5示出了在第三方向D3上截取的虚设区域DMA的截面。
参考图5，在虚设区域DMA中，缓冲层120被布置在基板110上，第一绝缘层121被布置在缓冲层120上，并且虚设图案DP被布置在第一绝缘层121上。另外，第二绝缘层160、第三绝缘层181、像素限定层190和封装层195被依次布置在虚设图案DP和第一绝缘层121上。
虚设图案DP被布置在第一绝缘层121与第二绝缘层160之间，并且与半导体层132布置在相同层上，其中半导体层132被布置在像素区域PXA中、第一绝缘层121与第二绝缘层160之间。在显示设备的制造工艺中，可以在形成半导体层132时形成虚设图案DP，并且虚设图案DP可以由与半导体层132相同的材料制成。半导体层132可以是单个导电层，并且半导体层132可以是与虚设图案DP对应的像素图案PXP。
下文将描述本发明的示例性实施例，其中虚设图案DP包括布置在多个不同层中的导电层。
图6是根据本发明示例性实施例的、包括在图1的显示设备中的虚设图案DP的截面图。图6图示了在第三方向D3上截取的虚设区域DMA的截面。
参考图6，在虚设区域DMA中，缓冲层120被布置在基板110上，并且第一虚设图案DP1被布置在缓冲层120上。第一绝缘层121被布置在第一虚设图案DP1和缓冲层120上，并且第二虚设图案DP2被布置在第一绝缘层121上。另外，第二绝缘层160、第三绝缘层181、像素限定层190和封装层195被依次布置在第二虚设图案DP2和第一绝缘层121上。
第一虚设图案DP1被布置在缓冲层120与第一绝缘层121之间，并且与栅电极155布置在相同层上，其中栅电极155被布置在像素区域PXA中、缓冲层120与第一绝缘层121之间。换句话说，第一虚设图案DP1可以与栅电极层布置在相同层上。栅电极层为与第一虚设图案DP1对应的第一像素图案。在显示设备的制造工艺中，可以在形成栅电极层时形成第一虚设图案DP1，并且第一虚设图案DP1可以由与栅电极层相同的材料制成。在此情形下，第一虚设图案DP1占据的区域相对于单位区域的第二比率可以大于栅电极层占据的区域相对于单位区域的第一比率。
第二虚设图案DP2被布置在第一绝缘层121与第二绝缘层160之间，并且与半导体层132布置在相同层上，其中半导体层132被布置在像素区域PXA中、第一绝缘层121与第二绝缘层160之间。半导体层132为与第二虚设图案DP2对应的第二像素图案。在显示设备的制造工艺中，可以在形成半导体层132时形成第二虚设图案DP2，并且第二虚设图案DP2可以由与半导体层132相同的材料制成。在此情形下，第二虚设图案DP2占据的区域相对于单位区域的第四比率可以大于半导体层132占据的区域相对于单位区域的第三比率。
虚设图案DP可以包括在第三方向D3上彼此重叠的第一虚设图案DP1和第二虚设图案DP2。第一虚设图案DP1可以是第一导电层，并且第二虚设图案DP2可以是第二导电层。换句话说，虚设图案DP可以包括布置在不同层上同时彼此重叠的第一导电层和第二导电层。第一绝缘层121被布置在第一导电层与第二导电层之间，并且第一导电层和第二导电层可以通过第一绝缘层121彼此绝缘。
图7是根据本发明示例性实施例的、包括在图1的显示设备中的虚设图案DP的截面图。图7示出了在第三方向D3上截取的虚设区域DMA的截面。
参考图7，缓冲层120被布置在基板110上，并且第一虚设图案DP1被布置在虚设区域DMA中、缓冲层120上。第一绝缘层121被布置在第一虚设图案DP1和缓冲层120上，并且第二虚设图案DP2被布置在第一绝缘层121上。第二绝缘层160被布置在第二虚设图案DP2和第一绝缘层121上，并且第三虚设图案DP3被布置在第二绝缘层160上。另外，第三绝缘层181、像素限定层190和封装层195被依次布置在第三虚设图案DP3和第二绝缘层160上。
第一虚设图案DP1被布置在缓冲层120与第一绝缘层121之间，并且与栅电极层布置在相同层上，其中栅电极层被布置在缓冲层120与第一绝缘层121之间。
第二虚设图案DP2被布置在第一绝缘层121与第二绝缘层160之间，并且与半导体层132布置在相同层上，其中半导体层132被布置在第一绝缘层121与第二绝缘层160之间。
第三虚设图案DP3被布置在第二绝缘层160与第三绝缘层181之间，并且与源电极176和漏电极177布置在相同层上，其中源电极176和漏电极177被布置在第二绝缘层160与第三绝缘层181之间。换句话说，第三虚设图案DP3可以与数据电极层布置在相同层上。数据电极层为与第三虚设图案DP3对应的第三像素图案。在显示设备的制造工艺中，可以在形成数据电极层时形成第三虚设图案DP3，并且第三虚设图案DP3可以由与数据电极层相同的材料制成。在此情形下，第三虚设图案DP3占据的区域相对于单位区域的比率可以大于数据电极层占据的区域相对于单位区域的比率。
虚设图案DP可以包括在第三方向D3上重叠的第一虚设图案DP1、第二虚设图案DP2和第三虚设图案DP3。第一虚设图案DP1可以是第一导电层，第二虚设图案DP2可以是第二导电层，并且第三虚设图案DP3可以是第三导电层。换句话说，虚设图案DP可以包括作为彼此重叠的不同层的第一导电层、第二导电层和第三导电层。第一导电层和第二导电层可以通过第一绝缘层121彼此绝缘。第二绝缘层160被布置在第二导电层与第三导电层之间，并且第二导电层和第三导电层可以通过第二绝缘层160彼此绝缘。
图8是根据本发明示例性实施例的、包括在图1的显示设备中的虚设图案DP的截面图。图8示出了在第三方向D3上截取的虚设区域DMA的截面。
参考图8，在虚设区域DMA中，缓冲层120被布置在基板110上，并且第一虚设图案DP1被布置在缓冲层120上。第一绝缘层121被布置在第一虚设图案DP1和缓冲层120上，并且第二虚设图案DP2被布置在第一绝缘层121上。第二绝缘层160被布置在第二虚设图案DP2和第一绝缘层121上，并且第三虚设图案DP3被布置在第二绝缘层160上。第三绝缘层181被布置在第三虚设图案DP3和第二绝缘层160上，并且第四虚设图案DP4被布置在第三绝缘层181上。另外，像素限定层190和封装层195被依次布置在第四虚设图案DP4和第三绝缘层181上。
第一虚设图案DP1被布置在缓冲层120与第一绝缘层121之间，并且与栅电极层布置在相同层上，其中栅电极层被布置在缓冲层120与第一绝缘层121之间。
第二虚设图案DP2被布置在第一绝缘层121与第二绝缘层160之间，并且与半导体层132布置在相同层上，其中半导体层132被布置在第一绝缘层121与第二绝缘层160之间。
第三虚设图案DP3被布置在第二绝缘层160与第三绝缘层181之间，并且与数据电极层布置在相同层上，其中数据电极层被布置在第二绝缘层160与第三绝缘层181之间。
第四虚设图案DP4被布置在第三绝缘层181与像素限定层190之间，并且与像素电极710布置在相同层上，其中像素电极710被布置在第三绝缘层181与像素限定层190之间。换句话说，第四虚设图案DP4可以与像素电极层布置在相同层上。像素电极层为与第四虚设图案DP4对应的第四像素图案。在显示设备的制造工艺中，可以在形成像素电极层时形成第四虚设图案DP4，并且第四虚设图案DP4可以由与像素电极层相同的材料制成。在此情形下，第四虚设图案DP4占据的区域相对于单位区域的比率可以大于像素电极层占据的区域相对于单位区域的比率。
虚设图案DP可以包括在第三方向D3上重叠的第一虚设图案DP1、第二虚设图案DP2、第三虚设图案DP3和第四虚设图案DP4。第一虚设图案DP1可以是第一导电层，第二虚设图案DP2可以是第二导电层，第三虚设图案DP3可以是第三导电层，并且第四虚设图案DP4可以是第四导电层。换句话说，虚设图案DP可以包括布置在不同层上并且彼此重叠的第一导电层、第二导电层、第三导电层和第四导电层。第一导电层和第二导电层可以通过第一绝缘层121彼此绝缘。第二导电层和第三导电层可以通过第二绝缘层160彼此绝缘。第三绝缘层181可以被布置在第三导电层与第四导电层之间，并且第三导电层和第四导电层可以通过第三绝缘层181彼此绝缘。
图9是根据本发明示例性实施例的、包括在图1的显示设备中的虚设图案DP的截面图。图9示出了在第三方向D3上截取的虚设区域DMA的截面。
参考图9，在虚设区域DMA中，缓冲层120被布置在基板110上，并且第一虚设图案DP1被布置在缓冲层120上。第一绝缘层121被布置在第一虚设图案DP1和缓冲层120上，并且第二虚设图案DP2被布置在第一绝缘层121上。第二绝缘层160被布置在第二虚设图案DP2和第一绝缘层121上，并且第三虚设图案DP3被布置在第二绝缘层160上。第三绝缘层181被布置在第三虚设图案DP3和第二绝缘层160上，并且第四虚设图案DP4被布置在第三绝缘层181上。像素限定层190被布置在第四虚设图案DP4和第三绝缘层181上，并且第五虚设图案DP5被布置在像素限定层190上。封装层195被布置在第五虚设图案DP5和像素限定层190上。
第一虚设图案DP1被布置在缓冲层120与第一绝缘层121之间，并且与栅电极层布置在相同层上，其中栅电极层被布置在缓冲层120与第一绝缘层121之间。
第二虚设图案DP2被布置在第一绝缘层121与第二绝缘层160之间，并且与半导体层132布置在相同层上，其中半导体层132被布置在第一绝缘层121与第二绝缘层160之间。
第三虚设图案DP3被布置在第二绝缘层160与第三绝缘层181之间，并且与数据电极层布置在相同层上，其中数据电极层被布置在第二绝缘层160与第三绝缘层181之间。
第四虚设图案DP4被布置在第三绝缘层181与像素限定层190之间，并且与像素电极710布置在相同层上，其中像素电极710被布置在第三绝缘层181与像素限定层190之间。
第五虚设图案DP5被布置在像素限定层190与封装层195之间，并且与电源电极730布置在相同层上，其中电源电极730被布置在像素限定层190与封装层195之间。换句话说，第五虚设图案DP5可以与电源电极层布置在相同层上。电源电极层为与第五虚设图案DP5对应的第五像素图案。在显示设备的制造工艺中，可以在形成电源电极层时形成第五虚设图案DP5，并且第五虚设图案DP5可以由与电源电极层相同的材料制成。在此情形下，第五虚设图案DP5占据的区域相对于单位区域的比率可以大于电源电极层占据的区域相对于单位区域的比率。
虚设图案DP可以包括在第三方向D3上重叠的第一虚设图案DP1、第二虚设图案DP2、第三虚设图案DP3、第四虚设图案DP4和第五虚设图案DP5。第一虚设图案DP1可以是第一导电层，第二虚设图案DP2可以是第二导电层，第三虚设图案DP3可以是第三导电层，第四虚设图案DP4可以是第四导电层，并且第五虚设图案DP5可以是第五导电层。换句话说，虚设图案DP可以包括作为不同的层并且彼此重叠的第一导电层、第二导电层、第三导电层、第四导电层和第五导电层。第一导电层和第二导电层可以通过第一绝缘层121彼此绝缘。第二导电层和第三导电层可以通过第二绝缘层160彼此绝缘。第三导电层和第四导电层可以通过第三绝缘层181彼此绝缘。像素限定层190被布置在第四导电层与第五导电层之间，并且第四导电层和第五导电层可以通过像素限定层190彼此绝缘。
在图6至图9中，第一至第五虚设图案DP1、DP2、DP3、DP4和DP5在平面上分别具有相同的尺寸。然而，第一至第五虚设图案DP1、DP2、DP3、DP4和DP5中的每个在平面上的尺寸可以在可包括在虚设区域DMA中的范围内变化。换句话说，第一至第五虚设图案DP1、DP2、DP3、DP4和DP5中的至少一个在平面上可以具有不同的尺寸。可替代地，虚设图案DP可以包括从第一至第五虚设图案DP1、DP2、DP3、DP4和DP5中选择的两个或更多个的组合。
下文将参考图10至图13在平面上描述虚设图案DP的各种类型。将主要描述相对于图3的区别，并且可以省略冗余的说明。
图10是根据本发明示例性实施例的、包括在图1的显示设备中的虚设图案DP的俯视平面图。
参考图10，虚设图案DP可以包括在多个虚设区域DMA的每个中。虚设图案DP可以是其中在第一方向D1上的长度为A1并且在第二方向D2上的长度为B2的四边形，并且可以具有A1×B2的尺寸。虚设图案DP在第一方向D1上的长度A1短于虚设区域DMA在第一方向D1上的长度，并且虚设图案DP在第二方向D2上的长度B2短于虚设区域DMA在第二方向D2上的长度。例如，虚设图案DP可以是在第一方向D1上的长度A1为11μm并且在第二方向D2上的长度B2为22μm的四边形。
在图10的实施例中，虚设图案DP的尺寸可以使虚设图案DP在虚设区域DMA中占据的区域的第二比率(第二值)大于像素图案PXP在像素区域PXA中占据的区域的第一比率(第一值)。
图11是根据本发明示例性实施例的、包括在图1的显示设备中的虚设图案DP的俯视平面图。
参考图11，多个虚设区域DMA中的每个可以包括两个圆形虚设图案DP。当虚设区域DMA在第一方向D1上的长度短于虚设区域DMA在第二方向D2上的长度时，圆形虚设图案DP的直径可以短于虚设区域DMA在第一方向D1上的长度。
在图11的实施例中，虚设图案DP的尺寸可以使虚设图案DP在虚设区域DMA中占据的区域的第二比率(第二值)大于像素图案PXP在像素区域PXA中占据的区域的第一比率(第一值)。
图12是根据本发明示例性实施例的、包括在图1的显示设备中的虚设图案DP的俯视平面图。
参考图12，多个虚设区域DMA中的每个可以包括三角形虚设图案DP和倒三角形虚设图案DP。位于相邻虚设区域DMA中的三角形虚设图案DP和倒三角形虚设图案DP的取向可以彼此相反。位于多个虚设区域DMA中的三角形虚设图案DP和倒三角形虚设图案DP的取向可以不同于图12所示的取向。当虚设区域DMA在第一方向D1上的长度短于虚设区域DMA在第二方向D2上的长度时，三角形虚设图案DP或倒三角形虚设图案DP的最长边的长度可以短于虚设区域DMA在第一方向D1上的长度。
在图12的实施例中，虚设图案DP的尺寸可以使虚设图案DP在虚设区域DMA中占据的区域的第二比率(第二值)大于像素图案PXP在像素区域PXA中占据的区域的第一比率(第一值)。
图13是根据本发明示例性实施例的、包括在图1的显示设备中的虚设图案DP的俯视平面图。
参考图13，多个虚设区域DMA中的每个可以包括两个六边形虚设图案DP。当虚设区域DMA在第一方向D1上的长度短于虚设区域DMA在第二方向D2上的长度时，六边形虚设图案DP的对角线长度可以短于虚设区域DMA在第一方向D1上的长度。
在图13的实施例中，虚设图案DP的尺寸可以使虚设图案DP在虚设区域DMA中占据的区域的第二比率(第二值)大于像素图案PXP在像素区域PXA中占据的区域的第一比率(第一值)。
如图3以及图10至图13所示，虚设图案DP可以是具有多边形或圆形形状的岛式。在实施例中，虚设图案DP也可以是具有椭圆形形状的岛式。
根据本发明的示例性实施例，可以增加与多个像素对应的导电图案的均匀性，并且可以防止短路。虽然已参照本发明的示例性实施例具体示出并描述了本发明，但本领域普通技术人员应当理解，在不背离由所附权利要求所限定的本发明的精神和范围的情况下，可以在此处进行形式和细节上的各种改变。

Claims (10)

1.一种显示设备，包括：
基板，包括第一区域和第二区域；
多个像素，包括在所述第一区域中；以及
虚设图案，包括在所述第二区域中，
其中所述虚设图案的尺寸小于与所述多个像素中的第一像素对应的像素区域，
所述第一像素的像素图案占据的区域相对于所述像素区域的比率为第一值，并且
所述第二区域被划分为多个虚设区域，所述多个虚设区域中的每个虚设区域与所述像素区域具有彼此相同的尺寸，并且所述虚设图案占据的区域相对于一个虚设区域的比率为大于所述第一值的第二值,
其中所述第一区域与所述第二区域在平面上彼此不重叠。
2.根据权利要求1所述的显示设备，其中，所述虚设图案包括岛式图案。
3.根据权利要求2所述的显示设备，其中，所述岛式图案的数量为多于一个。
4.根据权利要求2所述的显示设备，其中，所述岛式图案是多边形、椭圆形或圆形。
5.根据权利要求1所述的显示设备，其中，所述第一区域包括所述多个像素、连接到栅线的栅电路部和连接到数据线的多个焊盘，所述栅线连接到所述多个像素，所述数据线连接到所述多个像素。
6.根据权利要求1所述的显示设备，其中，所述像素图案和所述虚设图案被布置在相同层上。
7.根据权利要求6所述的显示设备，其中，所述像素图案包括半导体层。
8.根据权利要求1所述的显示设备，其中，所述虚设图案包括第一导电层和第二导电层，所述第二导电层和所述第一导电层被布置在不同的层上，并且
所述第一导电层与所述第二导电层重叠。
9.根据权利要求8所述的显示设备，进一步包括：布置在所述第一导电层与所述第二导电层之间的绝缘层，其中所述第一导电层和所述第二导电层通过所述绝缘层彼此绝缘。
10.根据权利要求8所述的显示设备，其中，所述像素图案包括第一像素图案和第二像素图案，所述第一像素图案与所述第一导电层布置在相同层上，所述第二像素图案与所述第二导电层布置在相同层上。
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