CN109983558A - 成膜装置及成膜方法 - Google Patents

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Abstract

抑制在层压表面存在除膜以外的成分。在成膜装置中，真空槽划分等离子体形成空间并具有含有石英的隔壁。防附着板设置在隔壁的至少一部分与等离子体形成空间之间，含有氧化钇、氮化硅及碳化硅中的至少一种。支撑台能够载置基板，该基板设置有具有底部和侧壁的沟槽或孔。等离子体产生源通过产生导入等离子体形成空间的含硅的成膜气体的第一等离子体，在底部及侧壁形成含硅的半导体膜。等离子体产生源通过产生导入等离子体形成空间的含卤素的蚀刻气体的第二等离子体，选择性地除去形成在侧壁上的上述半导体膜。控制部能够在产生第一等离子体与产生第二等离子体之间切换。

Description

成膜装置及成膜方法
技术领域
本发明涉及一种成膜装置及成膜方法。
背景技术
随着近年来微细工艺的发展，需要一种在高长宽比的沟槽或孔(以下为沟槽等)内嵌入膜的技术。在这种情况下，已有如下的技术：通过交替地重复蚀刻和成膜来在沟槽等内层压膜从而在沟槽等内形成膜(层压膜)(例如，参照专利文献1)。
现有技术文献
专利文献
专利文献1：日本特开2012-134288号公报
发明内容
发明要解决的问题
然而，如果通过交替地重复蚀刻和成膜来在沟槽等内形成膜，则有可能在沟槽等内形成的膜的层压表面存在膜之外的成分。
鉴于上述情况，本发明的目的在于，提供一种成膜装置及成膜方法，能够抑制在沟槽等内形成的膜中在层压表面上存在膜之外的成分。
用于解决问题的单元
为了达成上述目的，本发明的一形态的成膜装置具有真空槽、防附着板、支撑台、等离子体产生源以及控制部。
上述真空槽具有隔壁，所述隔壁划分等离子体形成空间并含有石英。
上述防附着板设置在上述隔壁的至少一部分与上述等离子体形成空间之间，并含有氧化钇、氮化硅及碳化硅中的至少一种。
上述支撑台能够载置基板，所述基板设置有具有底部和侧壁的沟槽或孔。
上述等离子体产生源通过产生导入上述等离子体形成空间的含硅的成膜气体的第一等离子体，在上述底部及上述侧壁形成含硅的半导体膜。上述等离子体产生源通过产生导入上述等离子体形成空间的含卤素的蚀刻气体的第二等离子体，选择性地除去形成在上述侧壁上的上述半导体膜。
上述控制部能够在产生上述第一等离子体与产生上述第二等离子体之间切换。
根据这样的成膜装置，含有氧化钇、氮化硅及碳化硅中的至少一种的上述防附着板设置在含有石英的上述隔壁与上述等离子体形成空间之间。由此，难以在形成在沟槽等中的半导体膜的层压表面存在除半导体膜以外的成分。
在上述的成膜装置中，上述防附着板也可以具有：基材，与上述隔壁对置并含有石英；以及保护层，设置在上述基材的与上述隔壁相反的一侧的表面。在上述保护层中，也可以含有氧化钇、氮化硅及碳化硅中的至少一种。
根据这样的成膜装置，防附着板设置在含有石英的上述隔壁与上述等离子体形成空间之间，该防附着板具有：基材，与上述隔壁对置并含有石英；以及保护层，设置在上述基材的表面。在上述保护层中含有氧化钇、氮化硅及碳化硅中的至少一种。由此，难以在形成在沟槽等中的半导体膜的层压表面存在除半导体膜以外的成分。
另外，为了达成上述目的，本发明的一形态的成膜装置具有真空槽、支撑台、等离子体产生源以及控制部。
上述真空槽具有隔壁和保护层，所述隔壁划分等离子体形成空间并含有石英，所述保护层设置在与所述等离子体形成空间对置的所述隔壁的表面的至少一部分，并且所述保护层含有氧化钇、氮化硅及碳化硅中的至少一种。
上述支撑台能够载置基板，所述基板设置有具有底部和侧壁的沟槽或孔。
上述等离子体产生源通过产生导入上述等离子体形成空间的含硅的成膜气体的第一等离子体，在上述底部及上述侧壁形成含硅的半导体膜。上述等离子体产生源通过产生导入上述等离子体形成空间的含卤素的蚀刻气体的第二等离子体，选择性地除去形成在上述侧壁上的上述半导体膜。
上述控制部能够在产生上述第一等离子体与产生上述第二等离子体之间切换。
根据这样的成膜装置，上述真空槽具有：上述隔壁，含有石英，以及上述保护层，设置在上述隔壁与上述等离子体形成空间之间，并含有氧化钇、氮化硅及碳化硅中的至少一种。由此，难以在形成在沟槽等中的半导体膜的层压表面存在除半导体膜以外的成分。
在上述成膜装置中，上述等离子体产生源也可以通过电感耦合方式的等离子体产生源构成。
根据这样的成膜装置，可在沟槽等的底部及侧壁分别形成具有不同膜质的半导体膜。
另外，为了达成上述目的，本发明的一形态的成膜方法，包括：在划分等离子体形成空间并含有石英的隔壁内，在设置有具有底部和侧壁的沟槽或孔的基板的表面，产生含硅的成膜气体的成膜等离子体，由此在上述底部及上述侧壁形成含硅的半导体膜。
在上述隔壁的与上述等离子体形成空间对置的表面的至少一部分，设置有保护层，该保护层含有氧化钇、氮化硅及碳化硅中的至少一种。
在上述隔壁内，在上述基板的上述表面，产生含卤素的蚀刻气体的蚀刻等离子体，由此，选择性地除去形成在上述侧壁上的上述半导体膜。
通过在上述基板的上述表面产生上述成膜等离子体，在上述底部及上述侧壁形成含硅的上述半导体膜。
根据这样的成膜方法，在含有石英的上述隔壁与上述等离子体形成空间之间设置含有氧化钇、氮化硅及碳化硅中的至少一种的上述保护层。由此，难以在形成在沟槽等中的半导体膜的层压表面存在除半导体膜以外的成分。
在上述的成膜方法中，也可以将选择性地除去形成在上述侧壁上的上述半导体膜的工序与在上述底部及上述侧壁形成上述半导体膜的工序重复2次以上。
根据这样的成膜方法，能够可靠地在沟槽等内嵌入半导体膜。
在上述的成膜方法中，上述成膜气体及上述蚀刻气体也可以分别含有共同的放电气体。也可以通过上述放电气体而连续地产生上述成膜等离子体及上述蚀刻等离子体。
根据这样的成膜方法，可以通过共同的上述放电气体连续地产生上述成膜气体及上述蚀刻气体的各等离子体。由此，提高了形成半导体膜的生产率。
在上述的成膜方法中，进而，也可以将附着在上述保护层上的上述半导体膜氮化。
根据这样的成膜方法，由于附着在上述保护层上的上述半导体膜被氮化，因此能够将电力从等离子体产生源稳定地供给到等离子体形成空间。
发明的效果
根据本发明，即使通过交替地重复蚀刻和成膜来在沟槽等内形成膜，也能抑制在沟槽等内形成的膜的层压表面上存在除膜之外的成分。
附图说明
图1是第一实施方式的成膜方法所适用的成膜装置的概要结构图。
图2是本实施方式的成膜方法的概要流程图。
图3是表示本实施方式的成膜方法的概要剖视图。
图4是表示本实施方式的成膜方法的概要剖视图。
图5是表示本实施方式的成膜方法的概要剖视图。
图6是第二实施方式的成膜方法所适用的成膜装置的概要结构图。
图7是第三实施方式的成膜方法所适用的成膜装置的概要结构图。
具体实施方式
以下，参照附图说明本发明的实施方式。在各附图中，存在引入了XYZ轴坐标的情况。
[第一实施方式]
[成膜装置]
图1是第一实施方式的成膜方法所适用的成膜装置的概要结构图。
图1所示的成膜装置100具有真空槽10A、支撑台20、等离子体产生源30、气体供给源40、45、控制部50以及防附着板60。成膜装置100具有：通过等离子体CVD(Chemical VaporDeposition：化学气相沉积)法在基板1上形成膜(例如，半导体膜)的成膜单元；以及通过干法蚀刻除去在基板1上形成的膜的蚀刻单元。作为等离子体产生源30，示出了电感耦合方式的等离子体源作为一个示例。但是，本实施方式的等离子体源不限于电感耦合方式的等离子体源。
真空槽10A是能够维持减压状态的容器。真空槽10A具有主体(腔室主体)11和隔壁14A。真空槽10A内的等离子体形成空间10p由隔壁14A划分。隔壁14A具有筒状壁12A和顶板(盖)13A。在真空槽10A处，例如连接有涡轮分子泵等真空泵(未图示)。通过该真空泵将真空槽10A内的环境气体维持在规定的压力。
主体11例如包围着支撑台20。隔壁14A中的筒状壁12A设置在主体11上，例如，包围喷嘴41、46。隔壁14A中的顶板13A设置在筒状壁12A上，与支撑台20对置。主体11及顶板13A例如具有包括导体的结构。顶板13A也可以由石英等绝缘材料构成。筒状壁12A具有石英等绝缘材料。在真空槽10A中设置有用于测量真空槽10A内的压力的压力计(未图示)。
防附着板60设置在隔壁14A的至少一部分与等离子体形成空间10p之间。防附着板60沿着隔壁14A的内壁配置。防附着板60具有基材61和保护层62。基材61与隔壁14A对置。保护层62设置在基材61的与隔壁14A相反的一侧的表面。保护层62与等离子体形成空间10p对置。
保护层62的厚度比基材61的厚度薄。基材61的厚度例如在3mm以上且5mm以下。保护层62的厚度例如在0.1mm以上且0.5mm以下。基材61例如包括石英。保护层62包括氧化钇(Y2O3)、氮化硅(Si3N4)以及碳化硅(SiC)中的至少一种。保护层62例如通过热喷涂、等离子体CVD等形成。
基材61具有第一基材61a和第二基材61b。第一基材61a与筒状壁12A对置。第一基材61a为筒状。第二基材61b与顶板13A对置。第二基材61b与第一基材61a相连。第二基材61b为平板状。
保护层62具有第一保护层62a和第二保护层62b。第一保护层62a设置在第一基材61a的与筒状壁12A相反的一侧的表面。第二保护层62b设置在第二基材61b的与顶板13A相反的一侧的表面。第二保护层62b与第一保护层62a相连。
在图1的例子中，示出了防附着板60与隔壁14A及顶板13A分离的状态，但是防附着板60也可以与隔壁14A及顶板13A接触。
另外，在本实施方式中，由于等离子体形成空间10p也由配置在隔壁14A的内侧的防附着板60划分，因而也将隔壁14A称为外侧隔壁，将防附着板60称为内侧隔壁。另外，也可以将隔壁14A和防附着板60统称为隔壁。
在真空槽10A的内部，设置有用于支撑基板1的支撑台20。基板1是例如半导体基板、绝缘基板、金属基板等中的任一种。半导体基板为硅晶片、在表面形成有绝缘膜的硅晶片等。绝缘膜为例如硅氧化物、硅氮化物、铝氧化物等。晶片直径例如为150mm以上且300mm以下，例如300mm。然而，晶片直径不限于该示例。另外，绝缘基板为玻璃基板、石英基板等。
支撑台20例如具有包括导体的结构。支撑台20上的载置有基板1的面可以是导体，也可以是绝缘体。例如，在支撑台20的载置有基板1的面上，也可以设置静电吸盘。当支撑台20包括绝缘体或静电吸盘时，即使支撑台20接地，在基板1与地之间也会产生寄生电容21。另外，在支撑台20上，也可以连接有直流电源或交流电源(高频电源)，以能够向基板1供给偏置电力。由此，能够向基板1施加偏置电位。进而，在支撑台20中，也可以内置有用于将基板1加热到规定温度的加热源或用于冷却的制冷剂流路。
等离子体产生源30具有产生等离子体用的高频线圈(天线)31、与高频线圈31连接的高频电源32、以及整合电路部(匹配盒)33。整合电路部33设置在高频线圈31与高频电源32之间。高频线圈31例如在筒状壁12A的外周旋绕。高频线圈31在筒状壁12A的外周旋绕的匝数不限于图示的数量。高频电源32例如是RF电源。高频电源32也可以是VHF电源。
等离子体产生源30不限于电感耦合方式的等离子体源，也可以是电子回旋共振等离子体(Electron Cyclotron resonance Plasma)源、螺旋波等离子体(Helicon WavePlasma)源等。
例如，当向真空槽10A的等离子体形成空间10p导入了气体，并向高频线圈31供给了规定的电力时，会在真空槽10A内的等离子体形成空间10p中产生等离子体。该等离子体例如通过电感耦合方式形成。由此，即使在低压下，也在等离子体形成空间10p中产生高密度的等离子体(以下，低压高密度等离子体)。另外，通过在等离子体形成空间10p中产生高密度的等离子体，从而易于向基板1施加自偏置电位。进而，高频线圈31设置在真空槽10A的外侧。因此，高频线圈31不与真空槽10A内产生的等离子体直接接触。由此，高频线圈31的成分(例如，金属)不会被等离子体溅射，从而不会飞向基板1。
当向真空槽10A的等离子体形成空间10p内导入了成膜气体，并通过等离子体产生源30在等离子体形成空间10p中产生了成膜等离子体时，会在基板1上形成膜。此时，成膜装置100发挥在基板1上形成膜的成膜装置的功能。另外，成膜等离子体为低压高密度等离子体，因而例如在基板1上设置有沟槽或孔(沟槽等)的情况下，会易于在其底部及侧壁上分别形成具有不同膜质的半导体膜。原因将在后面进行描述。另外，沟槽等的长宽比例如为4以上。
另一方面，当向真空槽10A的等离子体形成空间10p导入了蚀刻气体，并通过等离子体产生源30在等离子体形成空间10p中产生了蚀刻等离子体时，形成在基板1上膜会被除去。此时，成膜装置100发挥将形成在基板1上的半导体膜除去的蚀刻装置的功能。
气体供给源40向真空层10内供给成膜气体。气体供给源40具有环状的喷嘴41、气体导入管42以及流量计43。喷嘴41与支撑台20对置。在喷嘴41上设置有用于喷出处理气体的供给口41h。供给口41h例如与支撑台20对置。喷嘴41的直径或者供给口41h朝向支撑台20的角度例如可以适当地进行调整，以获得所期望的膜厚度分布。气体导入管42与喷嘴41连接。气体导入管42例如设置在顶板13A上。在气体导入管42处，设置有用于调整处理气体的流量的流量计43。
作为成膜气体，使用含硅的气体。由此，在基板1上例如形成含硅的半导体膜。例如，作为成膜气体，使用SiH4或Si2H6中的至少一种。另外，在SiH4或Si2H6中的至少一种中，也可以混合有非活性气体(Ar，He等)。另外，在SiH4或Si2H6中的至少一种中，也可以添加含有P(磷)或B(硼)的气体。
气体供给源45向真空层10内供给蚀刻气体。气体供给源45具有环状的喷嘴46、气体导入管47以及流量计48。喷嘴46与支撑台20对置。在喷嘴46处，设置有用于喷出处理气体的供给口46h。供给口46h例如与支撑台20对置。喷嘴46的直径或者供给口46h朝向支撑台20的角度例如可以适当地进行调整，以获得所期望的蚀刻分布。
气体导入管47与喷嘴46连接。气体导入管47例如设置在顶板13A上。在气体导入管47处设置有用于调整处理气体的流量的流量计48。
在此，喷嘴46的直径比喷嘴41的直径小。由此，供给口46h的位置与供给口41h的位置不同。例如，比起蚀刻活性物质，成膜活性物质在保护层62的表面更容易失活，因此期望喷嘴41的直径比喷嘴46的直径要大。由此，改善了支撑台20上的面分布。
作为蚀刻气体，使用含有卤素的气体。例如，作为蚀刻气体，使用含氟的气体或含氯的气体。由此，例如，能够对形成在基板1上的含硅的半导体膜进行蚀刻。例如，作为蚀刻气体，可使用NF3、NCl3以及Cl2中的至少一种。另外，在NF3、NCl3以及Cl2中的至少一种中，也可以混合非活性气体(Ar，He等)。除此之外，作为蚀刻气体，也可以使用CF4及SF6中的至少一种。另外，也可以在NF3、NCl3以及Cl2中的至少一种中添加CF4及SF6中的至少一种。
此外，气体供给源的个数不限于2个，也可以设置3个以上的气体供给源。另外，气体供给源不限于环状的喷嘴，也可以为喷淋板型的气体供给源(以下，喷淋板)。该喷淋板例如具有多个路径剖面为树形结构(Tournament structure)的喷出口。由此，喷淋板能够均匀地将气体供给到基板1。另外，喷淋板也可以与气体供给源40、45一起设置。例如，喷淋板被配置成与基板1对置。例如，当将喷淋板及气体供给源40、45投影到了Z轴方向上时，喷淋板以被气体供给源40、45包围的方式配置。
控制部50能够在使用成膜气体产生成膜等离子体(的处理)和使用蚀刻气体产生蚀刻等离子体(的处理)之间切换。控制部50通过CPU(Central Processing Unit：中央处理器)、RAM(Random Access Memory：随机存储器)、ROM(Read Only Memory：只读存储器)等用于计算机的硬件元件及必要的软件来实现。也可以取代CPU，或者除了CPU之外，使用FPGA(Field Programmable Gate Array：现场可编程门阵列)等PLD(Programmable LogicDevice：可编程逻辑器件)或DSP(Digital Signal Processor：数字信号处理器)等。
例如，控制部50在使用成膜气体产生成膜等离子体时，使流量计43处于接通状态(此时，流量计48为关闭状态)。由此，从喷嘴41将成膜气体导入真空槽10A的等离子体形成空间10p。然后，控制部50驱动高频电源32，从而在真空槽10A内使用成膜气体产生成膜等离子体(第一等离子体)。控制部50控制整合电路部33，使等离子体稳定。另外，控制部50在使用蚀刻气体产生蚀刻等离子体时，使流量计48处于接通状态(此时，流量计43为关闭状态)。由此，从喷嘴46将蚀刻气体导入真空槽10A的等离子体形成空间10p。然后，控制部50驱动高频电源32，从而在真空槽10A内使用蚀刻气体产生蚀刻等离子体(第二等离子体)。
由于近年来光刻技术中的微细化工艺的困难性、以及因微细化导致漏电流增加的半导体装置的结构方面的问题，尝试重新构造FinFET(Fin Field Effect transistor：鳍式场效应晶体管)那样的半导体装置的结构。在这种情况下，在半导体装置的三维加工中，需要用于在被微细化的沟槽等中嵌入膜的技术。然而，由于升温时的回流特性、蚀刻特性等的差异，难以和绝缘膜同样地在不产生孔隙的情况下形成嵌入微细化的沟槽等的膜。
另一方面，在成膜装置100中，通过在基板1上交替地重复成膜工序和蚀刻工序，从而以不会在形成在基板1上的高长宽比的沟槽等内形成孔隙的状态，来形成半导体膜。
进而，根据成膜装置100，含有氧化钇、氮化硅及碳化硅中的至少一种物质的防附着板60，设置在含有石英的隔壁14A与等离子体形成空间10p之间。由此，蚀刻等离子体被防附着板60遮蔽，难以暴露于隔壁14A。由此，活性氧(例如，氧自由基、氧离子)难以从石英分离，难以在形成在沟槽等中的半导体膜的层压表面存在除半导体膜以外的成分(例如，氧化硅(SiO2))。
在此，在暴露于蚀刻等离子体的防附着板60上设置有保护层62。保护层62含有蚀刻耐性比石英强的氧化钇(Y2O3)、氮化硅(Si3N4)以及碳化硅(SiC)中的至少一种。由此，即使蚀刻等离子体暴露于防附着板60，活性氧也难以从防附着板60分离。其结果，难以在形成在沟槽等中的半导体膜的层压表面存在除半导体膜以外的成分。
另外，在防附着板60中，基材61含有介电损耗角正切小于氧化钇(Y2O3)、氮化硅(Si3N4)及碳化硅(SiC)的石英。另外，保护层62的厚度比基材61的厚度薄。由此，从高频线圈31供给到等离子体形成空间10p的电力难以被防附着板60吸收，能够有效率传导到等离子体形成空间10p。
下面将说明使用这种成膜装置100的成膜方法。
[成膜方法]
图2是本实施方式的成膜方法的概要流程图。
例如，在隔壁14A内配置设有高长宽比的沟槽或孔(沟槽等)的基板1，并通过在基板1的表面产生含硅的成膜气体的高密度等离子体，在沟槽等的底部及侧壁形成含硅的半导体膜(步骤S10)。
接着，在隔壁14A内的基板1的表面，产生含卤素的蚀刻气体的蚀刻等离子体，由此选择性地除去形成在侧壁上的半导体膜(步骤S20)。
接着，在基板1的表面再次产生成膜等离子体，由此在底部及侧壁形成含硅的半导体膜(步骤S30)。
进而，在本实施方式中，交替重复步骤S20和步骤S30(步骤S40)。例如，在基板1中，将选择性地除去形成在沟槽等的侧壁的半导体膜的工序和在沟槽等的底部及侧壁形成半导体膜的工序重复两次以上。
根据这样的成膜方法，能够在不形成孔隙的情况下在沟槽等内形成半导体膜。进而，根据这样的成膜方法，可以在含有石英的隔壁14A与等离子体形成空间10p之间设置含有氧化钇、氮化硅及碳化硅中的至少一种的保护层62。由此，难以在形成在沟槽等中的半导体膜的层压表面存在除半导体膜以外的成分(例如，氧化硅)。以下，更具体地说明图2的流程。
图3中的A～图5中的B是表示本实施方式的成膜方法的概要剖视图。
例如，以在设置在基板1上的沟槽中形成半导体膜的成膜工艺为例，说明本实施方式的成膜方法。
如图3中的A所示，在基板1上设置有高长宽比的沟槽5。在此，“β”的长度(沟槽5的深度)为“α”的长度(沟槽5的底部5b的宽度)的4倍以上。另外，“α”的长度为数nm～数10nm。另外，作为一个例子，基板1是在硅基板1a上形成有氧化硅膜(二氧化硅膜，SiO2)1b的基板。
接着，如图3中的B所示，通过等离子体CVD在沟槽5内及基板1的上表面1u形成含硅的半导体膜70a。例如，从喷嘴41导入用Ar稀释的SiH4气体。作为成膜气体，也可以使用用Ar稀释Si2H6后的气体。接着，通过高频电源32向高频线圈31供电。在真空槽10A内，通过SiH4/Ar气体在基板1的上表面1u上产生高密度等离子体(成膜等离子体)。由此，在沟槽5的底部5b、沟槽5的侧壁5w以及基板1的上表面1u形成半导体膜70a(步骤S10)。
成膜条件的一个例子如下。
基板直径：300mm
成膜气体：SiH4/Ar
成膜时间：5分钟以内
放电电力：300W以上且600W以下(13.56MHZ)
压力：0.05Pa以上且1.0Pa以下
偏置电力：0W以上且100W以下(400kHZ)
基板温度：室温
半导体膜70a例如具有：形成在沟槽5的底部5b上的膜71a、形成在沟槽5的侧壁5w上的膜72a、以及形成基板1的上表面1u上的膜73a。膜72a也形成在沟槽5的角部5c附近。即，膜72a包括：与侧壁5w接触的部分；以及形成在与侧壁5w接触的部分上的部分即与膜73a接触的部分。另外，在图3中的B中，举例示出了膜72a不与沟槽5内的膜71a接触的结构，但是膜72a也可以与沟槽5内的膜71a接触。
在成膜工序中，调整成膜条件，以使沟槽5的上部不被半导体膜70a闭塞。例如，当成膜时间长于5分钟时，存在从两侧壁5w的角部5c生长的膜72a彼此可以接触，并且沟槽5的上部可以被膜72a闭塞的情况。由此，成膜时间被调整为5分钟以内，优选为2分钟。
当通过低压高密度等离子体在沟槽5内及基板1上形成半导体膜70a时，半导体膜70a一边接受成膜等离子体中的离子照射一边生长。该离子通过等离子体电位和基板1的自偏置电位之间的电位差，例如垂直地入射到基板1上。此时，作为膜71a的基部的底部5b及作为膜73a的基部的上表面1u，与离子的入射方向正交。由此，膜71a及膜73a在底部5b上以及上表面1u上一边接收离子的动能一边生长。其结果，膜71a及膜73a成为具有相对良好结晶性的膜。例如，膜71a及膜73a成为比膜72a密度更高且更致密的膜。
在此，照射膜71a及膜73a的离子能量随着上述电位差变高而增加。例如，当放电电力小于300W时，存在离子的照射能量减小，膜71a及膜73a的结晶性降低的情况。另外，当放电电力大于600W时，该能量变得过大，易于对膜71a及膜73a进行物理蚀刻。由此，放电电力为300W以上且600W以下，优选为500W。
另外，当成膜中的压力小于0.05Pa时，成膜气体的量可能减少从而放电可能不稳定。另外，当成膜过程中的压力大于1.0Pa时，膜71a及膜73a的阶梯覆盖性会变差。由此，压力为0.05Pa以上且1.0Pa以下，优选为0.1Pa。
另一方面，形成在沟槽5的侧壁5w上的膜72a，在成膜过程中没有基部。由此，膜72a比膜71a及膜73a更难以接受离子动能，或者，膜72a的一部分因入射到膜71a等的离子的再溅射而形成，因此，与膜71a、膜73a相比，膜72a的结晶性不好。由此，例如，膜72a的密度比膜71a及膜73a的密度低，成为疏密的膜。例如，膜72a是对氟具有比膜71a及膜73a更弱的耐蚀刻性的膜。例如，当使用了含氟的蚀刻气体时，膜72a的蚀刻速度比膜71a及膜73a的蚀刻速度快。
这样，在成膜工序中，形成膜71a及膜73a、以及具有与膜71a及膜73a不同的膜质的膜72a。
接着，如图4中的A所示，通过反应性干法蚀刻(化学蚀刻)，选择性地除去形成在沟槽5的侧壁5w上的膜72a(步骤S20)。例如，从喷嘴46导入NF3气体。关于蚀刻气体，可以使用含有NF3、NCl3以及Cl2中的至少一种的气体。接着，通过高频电源32向高频线圈31供电。在真空槽10A内，通过NF3气体在基板1的上表面1u上产生高密度等离子体(蚀刻等离子体)。由此，选择性地去除对蚀刻等离子体具有弱耐蚀刻性的膜72a。例如，当膜72a中的硅与蚀刻等离子体中的氟反应时，产生SiFX等，并通过真空泵将SiFX等从真空槽10A排出。
蚀刻条件的一个例子如下。
基板直径：300mm
蚀刻气体：NF3
成膜时间：5分钟以内
放电电力：500W(13.56MHZ)
压力：0.1Pa以上且1Pa以下
基板温度：室温
在蚀刻工序中，调整蚀刻条件，以选择性地除去膜72a。例如，当成膜时间长于5分钟时，有时膜71a及膜73a与氟进行反应从而使膜71a及膜73a也被除去。由此，蚀刻时间被调整为5分钟以内，优选为20秒。
另外，在蚀刻工序中，蚀刻等离子体被防附着板60遮挡，并且隔壁14A不暴露于由NF3气体产生的蚀刻等离子体。由此，活性氧难以从石英分离。另外，防附着板60具有保护层62。保护层62含有具有比石英更强的耐蚀刻性的氧化钇(Y2O3)、氮化硅(Si3N4)及碳化硅(SiC)中的至少一种。由此，即使由NF3气体产生的蚀刻等离子体暴露于防附着板60，活性氧也难以从防附着板60分离。
如果活性氧从隔壁14A飞到等离子体形成空间10p，且活性氧入射到沟槽5内，则膜71a的表面会被活性氧氧化。如果在该状态下，将膜层压到膜71a上，则会在层压表面残留氧化硅膜，会使装置特性劣化。在本实施方式中，在隔壁14A与等离子体形成空间10p之间，设置具有保护层62的防附着板60，从而防止活性氧入射到沟槽5内，并可靠地防止膜71a的表面氧化。
此外，在蚀刻工序中，例如，如果使用Ar等离子体的物理蚀刻，则在蚀刻膜72a的同时，膜71a也可能被蚀刻，因而不优选。
接着，如图4中的B所示，通过等离子体CVD在沟槽5内及膜73a上形成含硅的半导体膜70b。例如，在与半导体膜70a相同的条件下，在沟槽5内及膜73a上形成半导体膜70b。
半导体膜70b例如具有：形成在沟槽5内的膜71a上的膜71b；形成在沟槽5的侧壁5w上的膜72b；以及形成在基板1的上表面1u上的膜73b。膜72b包括：与侧壁5w接触的部分；以及形成在与侧壁5w接触的部分上的部分即与膜73b接触的部分。另外，在沟槽5内，膜72b也可以与膜71b接触。另外，由于对膜71a进行了蚀刻处理，因此有在膜71a与膜71b的表面残留微量的氟的情况。
同样在半导体膜70b中，膜72b的密度比膜71b及膜73b的密度低，成为疏密的膜。例如，膜72b成为对氟具有比膜71b及膜73b更弱的耐蚀刻性的膜。
接着，如图5中的A所示，通过反应性干法蚀刻选择性地除去形成在沟槽5的侧壁5w上的膜72b。例如，在与除去膜72a的条件相同的条件下，选择性地除去膜72b。
接着，如图5中的B所示，重复成膜工序(步骤S10)和蚀刻工序(步骤S20)(步骤S30)。重复的次数(在本实施方式中，作为一个例子，为5次)例如为2次以上。由此，在沟槽5内形成有：膜71a、形成在膜71a上的膜71b、形成在膜71b上的膜71c、形成在膜71c上的膜71d以及形成在膜71d上的膜71e。形成在基板1的上表面1u上的膜例如通过CMP(ChemicalMechanical Polishing：化学机械研磨)被除去。另外，在膜71a、膜71b、膜71c、膜71d及膜71e的各自的表面上，有残留微量的氟的情况。
这样，重复进行在沟槽5的底部5b及侧壁5w上形成含硅的半导体膜的工序、以及选择性地除去形成在侧壁5w上的半导体膜的工序，并在沟槽5内形成含硅的半导体膜70(膜71a、71b、71c、71d、71e)。根据这样的成膜方法，可以在沟槽5内形成半导体膜70而不形成孔隙。另外，不仅在沟槽5中，在具有与沟槽5相同的长宽比的孔中，也可以形成半导体膜70而不在孔内形成孔隙。
另外，根据本实施方式，由于活性氧难以入射到沟槽5内，因此难以在半导体膜70的层压表面(膜71a与膜71b的表面、膜71b与膜71c的表面、膜71c与膜71d的表面以及膜71d与膜71e的表面)存在除半导体膜以外的成分(例如、氧化硅)。
另外，也可以通过在成膜气体中添加含有磷(P)、硼(B)、锗(Ge)等的气体来形成半导体膜70。例如，形成在沟槽5内的半导体膜70中的硅的组成比为50atom％以上，优选为90atom％以上，更优选为99atom％以上。也就是说，作为半导体膜70，形成含有不可避免的杂质的硅膜(由硅构成的膜)、以及含有磷(P)、砷(As)、锑(Sb)、硼(B)、铝(Al)、镓(Ga)、铟(In)、锗(Ge)中的至少一种作为掺杂剂的硅膜中的至少一种。在此，“不可避免的杂质”不是指有意导入的杂质，而是指在原料气体或制造过程中必然地被导入的杂质。
另外，在本实施方式中，当从成膜工序切换到蚀刻工序时，或者从蚀刻工序切换到成膜工序时，使成膜气体及蚀刻气体分别含有共同的放电气体，可以通过该共同的放电气体，连续地形成成膜等离子体及蚀刻等离子体。作为共同的放电气体，例如，可列举Ar、He、Ne等非活性气体。
进而，当重复了2次以上的成膜工序和蚀刻工序时，成膜气体及蚀刻气体分别含有共同的放电气体，也可以通过该共同的放电气体，连续地形成成膜等离子体及蚀刻等离子体。
例如，成膜条件的一个例子如下。
基板直径：300mm
成膜气体：SiH4/Ar
成膜时间：5分钟以内
放电电力：300W以上且600W以下(13.56MHZ)
压力：0.05Pa以上且1.0Pa以下
偏置电力：0W以上且100W以下(400kHZ)
基板温度：室温
另外，蚀刻条件的一个例子如下。
基板直径：300mm
蚀刻气体：NF3/Ar
成膜时间：5分钟以内
放电电力：500W(13.56MHZ)
压力：0.1Pa以上且2Pa以下
基板温度：室温
根据这样的条件，由于成膜气体及蚀刻气体含有共同的放电气体(Ar)，因而从成膜工序切换到蚀刻工序时，或者从蚀刻工序切换到成膜工序时，通过共同的放电气体连续地形成成膜等离子体及蚀刻等离子体。例如，控制部50在进行上述的切换时，将共同的放电气体供给到等离子体形成空间10p，使得成膜等离子体及蚀刻等离子体各自都不停止，并控制高频电源32、整合电路部33及流量计43、48，以对成膜等离子体与蚀刻等离子体进行切换。
在此，以成膜工序中的压力为0.1Pa，蚀刻工序中的压力为2Pa的情况为例。在该情况下，当从成膜工序切换为蚀刻工序时，控制部50使压力瞬间从0.1Pa上升到2Pa，并在不使成膜等离子体停止的情况下将成膜等离子体切换为蚀刻等离子体。另外，当从蚀刻工序切换为成膜工序时，控制部50使压力瞬间从2Pa上升到0.1Pa，并在不使蚀刻等离子体停止的情况下将蚀刻等离子体切换为膜等离子体。
例如，在重复进行成膜工序和蚀刻工序的工艺流程中，例如，一旦使蚀刻等离子体停止，则在成膜工序中，需要重新将成膜气体放电的处理。为了重新使成膜气体放电，需要如下的处理，即，预先将开始放电压力设定地比成膜时压力高，并在开始放电后，将开始放电压力降低至成膜时压力。由此，当重复进行成膜工序和蚀刻工序时，每次开始成膜工序时都需要从开始放电压力变为成膜时压力的排气处理。
对此，在本实施方式的成膜方法中，当从成膜工序切换为蚀刻工序时，或者从蚀刻工序切换为成膜工序时，在不分别使成膜等离子体及蚀刻等离子体停止的情况下，就能连续地形成成膜等离子体及蚀刻等离子体从而执行工艺流程。根据这样的成膜方法，删除了上述的排气处理，缩短了形成半导体膜70的间歇时间。由此，提高了形成半导体膜70的生产率。
另外，在本实施方式中，在成膜工序中，半导体膜也可能附着到与等离子体形成空间10p对置的保护层62。保护层62上的半导体膜的厚度随着重复执行成膜工序和蚀刻工序的次数的增加而变厚。当半导体膜附着到保护层62时，从高频线圈31供给到等离子体形成空间10p的电力被半导体膜遮挡，从而变得难以传导到等离子体形成空间10p。
为了解决这个问题，在本实施方式的成膜方法中，也可以对附着到保护层62的半导体膜进行氮化。通过将半导体膜氮化，半导体膜变为氮化物等介电膜。其结果，从高频线圈31供给到等离子体形成空间10p的电力高效传导到等离子体形成空间10p，而不被保护层62上的被膜(氮化膜)遮挡。
能够在不改变成膜装置100的结构的情况下执行这种氮化工序。例如，含氮的气体(N2、NH3等)从喷嘴41、46中的至少一个导入等离子体形成空间10p，并通过等离子体产生源30在等离子体形成空间10p中形成含氮的等离子体气体。当含氮的等离子体气体中的活性氮暴露于附着在保护层62上的半导体膜时，半导体膜被活性氮所氮化。
另外，氮化工序可以在成膜工序完成之后立即执行，并可以在重复执行成膜工序和蚀刻工序时，每隔规定的次数执行。进而，在氮化工序中，为了避免形成在沟槽5内的膜71a～71d的氮化，可以在支撑台20上载置与基板1不同的虚设基板(假基板)。
另外，在本实施方式的成膜方法中，也可以除去附着在保护层62上的半导体膜。能够在不改变成膜装置100的结构的情况下执行这种除去工序。例如，NF3从喷嘴41、46中的至少一个导入等离子体形成空间10p，并通过等离子体产生源30在等离子体形成空间10p中形成NF3等离子体气体。当NF3等离子体气体中的活性氟暴露于附着在保护层62上的半导体膜时，半导体膜被活性氟除去。
除去工序可以在成膜工序完成之后立即执行，并可以在重复执行成膜工序和蚀刻工序时，每隔规定的次数执行。进而，在除去工序中，为了避免形成在沟槽5内的膜71a～71d的蚀刻，可以在支撑台20上载置与基板1不同的虚设基板(假基板)。
[第二实施方式]
图6是第二实施方式的成膜方法所适用的成膜装置的概要结构图。
图6所示的成膜装置101具有真空槽10A、支撑台20、等离子体产生源30、气体供给源40、45、控制部50以及防附着板63。
防附着板63设置在隔壁14A的至少一部分与等离子体形成空间10p之间。防附着板63沿隔壁14A的内壁配置。防附着板63具有防附着构件63a和防附着构件63b。
防附着板63的厚度为例如3mm以上且5mm以下。防附着板63例如含有氧化钇(Y2O3)、氮化硅(Si3N4)及碳化硅(SiC)中的至少一种。
防附着构件63a与筒状壁12A对置。防附着构件63a为筒状。防附着构件63b与顶板13A对置。防附着构件63b与防附着构件63a相连。防附着构件63b为平板状。
在图6的例子中，示出了防附着板63与隔壁14A及顶板13A分离的状态，但是防附着板63也可以与隔壁14A及顶板13A接触。另外，当顶板13A不是由石英构成而是由导体构成的情况下，也可以从防附着板63除去防附着构件63b。
另外，在本实施方式中，由于等离子体形成空间10p由配置在隔壁14A的内侧的防附着板63划分，因而，也将隔壁14A称为外侧隔壁，将防附着板63称为内侧隔壁。另外，可以将隔壁14A和防附着板63统称为隔壁。
在成膜装置101中，含有氧化钇、氮化硅及碳化硅中的至少一种的防附着板63，设置在含有石英的隔壁14A与等离子体形成空间10p之间。由此，蚀刻等离子体被防附着板63遮挡，从而难以暴露于隔壁14A。由此，活性氧(例如，氧自由基、氧离子)难以从石英分离，难以在形成在沟槽等中的半导体膜的层压表面存在除半导体膜以外的成分(例如、氧化硅(SiO2))。
另外，暴露于蚀刻等离子体的防附着板63含有耐蚀刻性比石英强的氧化钇(Y2O3)、氮化硅(Si3N4)及碳化硅(SiC)中的至少一种。由此，即使蚀刻等离子体暴露于防附着板63，活性氧也难以从防附着板63分离。其结果，难以在形成在沟槽等中的半导体膜的层压表面上存在除半导体膜以外的成分。
[第三实施方式]
图7是第三实施方式的成膜方法所适用的成膜装置的概要结构图。
图7所示的成膜装置102具有真空槽10B、支撑台20、等离子体产生源30、气体供给源40、45以及控制部50。
真空槽10B是能够维持减压状态的容器。真空槽10B具有主体11和隔壁14B。等离子体形成空间10p由隔壁14B划分。隔壁14B具有筒状壁12B和顶板13B。在真空槽10B处，例如连接有涡轮分子泵等真空泵(未图示)。
筒状壁12B具有筒状壁材12c和保护层12d。保护层12d设置在筒状壁材12c的与高频线圈31相反的一侧的表面。保护层12d设置在筒状壁材12c与等离子体形成空间10p之间。筒状壁材12c的厚度为例如5mm以上且15mm以下。筒状壁材12c例如含有石英。保护层12d的厚度为例如0.1mm以上且0.5mm以下。保护层12d例如含有氧化钇、氮化硅及碳化硅中的至少一种。
顶板13B具有顶板材13c和保护层13d。保护层13d设置在顶板材13c与等离子体形成空间10p之间。顶板材13c的厚度为例如5mm以上且15mm以下。顶板材13c例如含有石英。保护层13d的厚度为例如0.1mm以上且0.5mm以下。保护层13d例如含有氧化钇、氮化硅及碳化硅中的至少一种。
在成膜装置102中，当顶板材13c由导电材料构成时，能够从顶板13B除去保护层13d。即，含有氧化钇、氮化硅及碳化硅中的至少一种的保护层，设置在与等离子体形成空间10p对置的隔壁14B的表面的至少一部分。
在成膜装置102中，含有氧化钇、氮化硅及碳化硅中的至少一种的保护层12d、13d设置在含有石英的隔壁14B与等离子体形成空间10p之间。由此，即使蚀刻等离子体暴露于隔壁14B，活性氧也难以从保护层12d、13d分离。其结果，难以在形成在沟槽等中的半导体膜的层压表面存在除半导体膜以外的成分。
以上，对本发明的实施方式进行了说明，但是本发明不仅仅限定于上述的实施方式，当然，能够添加各种变更。
附图标记说明
1：基板
1a：硅基板
1b：氧化硅膜
1u：上表面
5：沟槽
5c：角部
5b：底部
5w：侧壁
10A、10B：真空槽
10p：等离子体形成空间
11：主体
12A、12B：筒状壁
12c：筒状壁材
12d：保护层
13A、13B：顶板
13c：顶板材
13d：保护层
14A、14B：隔壁
20：支撑台
21：容量
30：等离子体产生源
31：高频线圈
32：高频电源
33：整合电路部
40、45：气体供给源
41、46：喷嘴
41h、46h：供给口
42、47：气体导入管
43、48：流量计
50：控制部
60、63：防附着板
61：基材
61a：第一基材
61b：第二基材
62：保护层
62a：第一保护层
62b：第二保护层
63a：防附着构件
63b：防附着构件
70：半导体膜
71a、71b、71c、71d、71e、72a、72b、73a、73b：膜
100、101、102：成膜装置

Claims (8)

1.一种成膜装置，其特征在于，具有：
真空槽，具有隔壁，所述隔壁划分等离子体形成空间并含有石英，
防附着板，设置在所述隔壁的至少一部分与所述等离子体形成空间之间，并含有氧化钇、氮化硅及碳化硅中的至少一种，
支撑台，能够载置基板，该基板设置有具有底部和侧壁的沟槽或孔，
等离子体产生源，能够通过产生导入所述等离子体形成空间的含硅的成膜气体的第一等离子体，在所述底部及所述侧壁形成含硅的半导体膜，并通过产生导入所述等离子体形成空间的含卤素的蚀刻气体的第二等离子体，选择性地除去形成在所述侧壁上的所述半导体膜，以及
控制部，能够切换产生所述第一等离子体与产生所述第二等离子体。
2.根据权利要求1所述的成膜装置，其特征在于，
所述防附着板具有：
基材，与所述隔壁对置，并含有石英，和
保护层，设置在所述基材的与所述隔壁相反的一侧的表面；
所述保护层含有氧化钇、氮化硅及碳化硅中的至少一种。
3.一种成膜装置，其特征在于，具有：
真空槽，具有隔壁和保护层，所述隔壁划分等离子体形成空间并含有石英，所述保护层设置在与所述等离子体形成空间对置的所述隔壁的表面的至少一部分，并且所述保护层含有氧化钇、氮化硅及碳化硅中的至少一种，
支撑台，能够载置基板，该基板设置有具有底部和侧壁的沟槽或孔，
等离子体产生源，通过产生导入所述等离子体形成空间的含硅的成膜气体的第一等离子体，在所述底部及所述侧壁形成含硅的半导体膜，并通过产生导入所述等离子体形成空间的含卤素的蚀刻气体的第二等离子体，选择性地除去形成在所述侧壁上的所述半导体膜，以及
控制部，能够切换产生所述第一等离子体与产生所述第二等离子体。
4.根据权利要求1～3中任一项所述的成膜装置，其特征在于，
所述等离子体产生源由电感耦合方式的等离子体产生源构成。
5.一种成膜方法，其特征在于，
在划分等离子体形成空间并含有石英的隔壁内，在设置有具有底部和侧壁的沟槽或孔的基板的表面，产生含硅的成膜气体的成膜等离子体，由此在所述底部及所述侧壁形成含硅的半导体膜，其中，在所述隔壁的与上述等离子体形成空间对置的表面的至少一部分，设置有保护层，该保护层含有氧化钇、氮化硅及碳化硅中的至少一种，
在所述隔壁内，在所述基板的所述表面，产生含有卤素的蚀刻气体的蚀刻等离子体，由此，选择性地除去形成在所述侧壁上的所述半导体膜，
通过在所述基板的所述表面产生所述成膜等离子体，在所述底部及所述侧壁形成含硅的所述半导体膜。
6.根据权利要求5所述的成膜方法，其特征在于，
将选择性地除去形成在所述侧壁上的所述半导体膜的工序，与在所述底部及所述侧壁形成所述半导体膜的工序，重复2次以上。
7.根据权利要求6所述的成膜方法，其特征在于，
所述成膜气体及所述蚀刻气体分别含有共同的放电气体，
通过所述放电气体连续地产生所述成膜等离子体及所述蚀刻等离子体。
8.根据权利要求5～7中任一项所述的成膜方法，其特征在于，
进一步包括将附着在所述保护层上的所述半导体膜氮化的工序。
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