CN109979907A - 电子产品 - Google Patents

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Abstract

本发明公开了一种电子产品，其包括基板以及连接垫结构。连接垫结构设置在基板上，而连接垫结构包括第一金属层、第一绝缘层、至少一第一连接孔以及透明导电层，其中，第一金属层设置在基板上，第一绝缘层设置在第一金属层上，第一连接孔位于第一绝缘层中，而第一连接孔暴露出部分第一金属层，透明导电层设置在第一绝缘层上，透明导电层具有第一边缘以及与第一边缘相对的第二边缘，透明导电层通过第一连接孔电连接第一金属层，其中，第一边缘与第一连接孔的间距大于或等于100微米。

Description

电子产品
技术领域
本发明涉及一种电子产品，特别是涉及一种具有可减缓水气破坏的连接垫结构的电子产品。
背景技术
随着现今科技与技术的演进与发展，电子产品在社会中已成为不可或缺的物品，而在一般的电子产品中，通常会在基板上设置有连接垫，使得电子产品内部的装置、模块等电子结构可通过连接垫彼此电连接，借此传递信号，举例而言，电子产品可为显示面板(或触控显示面板)，而显示器中的基板可设置有作为与软性电路板(flexible printedcircuit,FPC)电连接的连接垫，以电连接软性电路板。然而，当水气入侵传统的电子产品时，会使得电子产品中的连接垫容易遭到水气的侵蚀与破坏，导致电连接路径被损毁，造成电子产品的故障并同时减少其寿命，因此，如何避免或减缓连接垫受到水气侵蚀与破坏的状况是相关技术人员亟欲改进的课题。
发明内容
本发明所要解决的技术问题是借由提供一种电子产品，其所具有的连接垫结构可通过在其边缘与其内部的连接孔之间存在有一特定间距，使得可减缓水气破坏的连接垫结构，进而提高电子产品的寿命与可靠度。
为解决上述技术问题，本发明提供了一种电子产品，其包括基板以及连接垫结构。连接垫结构设置在基板上，而连接垫结构包括第一金属层、第一绝缘层、至少一第一连接孔以及透明导电层，其中，第一金属层设置在基板上，第一绝缘层设置在第一金属层上，第一连接孔位于第一绝缘层中，而第一连接孔暴露出部分第一金属层，透明导电层设置在第一绝缘层上，透明导电层具有第一边缘以及与第一边缘相对的第二边缘，透明导电层通过第一连接孔电连接第一金属层，其中，第一边缘与第一连接孔的间距大于或等于100微米(μm)。
本发明的电子产品由于其连接垫结构的连接孔与连接垫结构的边缘以一特定距离的分隔，亦即连接垫结构的边缘与连接孔的间距大于或等于100微米，以增加水气侵入连接孔的路径长度，因此，借由此分隔使得水气通过连接孔入侵至金属图案的时间可大幅推迟，以减缓金属图案的侵蚀现象并保护连接垫结构，进而提升电子产品的寿命与可靠度。
附图说明
图1与图2所示为本发明一实施例的电子产品的部分俯视示意图。
图3所示为本发明第一实施例的电子产品的连接垫结构的俯视示意图。
图4所示为沿着图3中剖线A-A’的剖面示意图。
图5所示为本发明一实施例的电子产品的部分剖面示意图。
图6所示为本发明另一实施例的电子产品的部分剖面示意图。
图7所示为本发明第二实施例的电子产品的连接垫结构的俯视示意图。
图8所示为本发明第三实施例的电子产品的连接垫结构的俯视示意图。
其中，附图标记说明如下：
10、20、30 连接垫结构
110 第一金属图案
120 第二金属图案
120a 开口
130 透明导电图案
CB 电路板
CBP 电路板接垫
CL1、CL2 走线
CP 导电胶
CT1 第一电路
CT2 第二电路
D1 第一方向
D2 第二方向
Dt1 第一距离
Dt2 第二距离
EG1 第一边缘
EG2 第二边缘
EG3 第三边缘
EP 电子产品
H1 第一连接孔
H2 第二连接孔
IL1 第一绝缘层
IL2 第二绝缘层
ML1 第一金属层
ML2 第二金属层
S1、S2、S3、S4 间距
SB 基板
SBe 边缘
TCL 透明导电层
具体实施方式
为使本领域技术人员能更进一步了解本发明，以下特列举本发明的实施例，并配合附图详细说明本发明的构成内容及所欲达成的功效。须注意的是，附图均为简化的示意图，因此，仅显示与本发明有关之组件与组合关系，以对本发明的基本架构或实施方法提供更清楚的描述，而实际的组件与布局可能更为复杂。另外，为了方便说明，本发明的各附图中所示之组件并非以实际实施的数目、形状、尺寸做等比例绘制，其详细的比例可依照设计的需求进行调整。
请参考图1至图4，图1与图2所示为本发明一实施例的电子产品的部分俯视示意图，图3所示为本发明第一实施例的电子产品的连接垫结构的俯视示意图，图4所示为沿着图3中剖线A-A’的剖面示意图，其中图1、图3与图4并未绘示电路板(printed circuitboard,PCB)CB，而图2则绘示有基板SB与电路板CB之间的连接关系。如图1至图4所示，本实施例的电子产品EP包括基板SB与连接垫结构10，连接垫结构10设置在基板SB上，以下将对各组件与结构进行说明，但须说明的是，本发明所述的电子产品EP举例可为显示面板、触控面板、触控显示面板或是其他具有连接垫结构10的电子产品，而本文中以显示面板为例作为说明。在本实施例中，基板SB可为硬质基板SB例如玻璃基板、塑料基板、石英基板或蓝宝石基板，也可为例如包含聚亚酰胺材料(polyimide，PI)或聚对苯二甲酸乙二酯材料(polyethylene terephthalate，PET)的可挠式基板，但不以此为限。
在本实施例的基板SB上，可设置有多个导电膜层(例如金属膜层、透明导电膜层)与至少一绝缘膜层，用以构成电子组件，例如主动组件(如薄膜晶体管)、被动组件(如电阻、电容)、走线、连接垫、显示组件(如像素电极、共同电极)或其他需要的电子组件，其中导电膜层的材料可包括导电性佳或阻值小的金属及/或透明导电材料(例如氧化铟锡(IndiumTin Oxide，ITO)或氧化铟锌(Indium Zinc Oxide，IZO))，绝缘膜层的材料可以是有机材料或者可以是无机材料，例如包括氧化硅、氮化硅或氮氧化硅，但不以此为限。详细而言，在本实施例中，基板SB上可设置有第一金属层ML1、第一绝缘层IL1以及透明导电层TCL，其中第一金属层ML1设置在基板SB上，第一绝缘层IL1设置在第一金属层ML1上，透明导电层TCL设置在第一绝缘层IL1上，但膜层设置不以此为限，基板SB上可再设置更多的导电膜层、绝缘膜层或是其他所需要的膜层，举例可在第一绝缘层IL1上设置第二金属层ML2，其中第一金属层ML1与第二金属层ML2借由第一绝缘层IL1而彼此分隔且不直接接触，并设置第二绝缘层IL2在第二金属层ML2与透明导电层TCL之间，但不以此为限，须说明的是，所设置的第一绝缘层IL1、第二绝缘层IL2等绝缘膜层具有分隔导电膜层与阻挡水气的功能。在本实施例中，设置在基板SB上的连接垫结构10包括由第一金属层ML1所形成的第一金属图案110、部分的第一绝缘层IL1、由透明导电层TCL所形成的透明导电图案130以及用以电连接第一金属图案110与透明导电图案130的至少一第一连接孔H1，另外，连接垫结构10还可选择性的包括由第二金属层ML2所形成的第二金属图案120、部分第二绝缘层IL2以及用以电连接第二金属图案120与透明导电图案130的至少一第二连接孔H2，其中第一连接孔H1位于第一绝缘层IL1与第二绝缘层IL2中，使第一连接孔H1暴露出部分第一金属图案110，第二连接孔H2位于第二绝缘层IL2中，使第二连接孔H2暴露出部分第二金属图案120，且透明导电图案130通过第一连接孔H1与第二连接孔H2分别接触第一金属图案110与第二金属图案120以电连接于其中，也就是第一金属图案110通过透明导电图案130电连接到第二金属图案120，因此，连接垫结构10通过第一金属层ML1、第一绝缘层IL1、第二金属层ML2、第二绝缘层IL2以及透明导电层TCL所形成，但不以此为限，在其他实施例中，连接垫结构10可仅通过第一金属层ML1、第一绝缘层IL1以及透明导电层TCL所形成，或是通过第一金属层ML1、第一绝缘层IL1、第二金属层ML2、第二绝缘层IL2、透明导电层TCL以及更多导电膜层与绝缘膜层所形成，而当连接垫结构10具有更多的导电膜层时，例如第三金属层、第四金属层，连接垫结构10中亦可额外包括对应各导电膜层的连接孔，例如第三连接孔、第四连接孔。须说明的是，本文中所述的「暴露」表示未被特定的绝缘层所覆盖，亦即第一连接孔H1使部分第一金属图案110不被第一绝缘层IL1与第二绝缘层IL2所覆盖，第二连接孔H2使部分第二金属图案120不被第二绝缘层IL2所覆盖。而在本实施例中，第二金属图案120可具有至少一开口120a，使部分的第一金属图案110在垂直投影方向上不与第二金属图案120重叠，而第一连接孔H1可位于开口120a中而暴露出部分的第一金属图案110，但不以此为限。此外，本实施例的连接垫结构10以包括多个第一连接孔H1以及多个第二连接孔H2为例，且第一连接孔H1与第二连接孔H2在一方向(例如第一方向D1)上交替设置(如图3与图4所示)，但不以此为限，第一连接孔H1与第二连接孔H2的数量与排列方式可依实际需求而设计。
另外，本实施例的电子产品EP以包括多个连接垫结构10为例，且连接垫结构10沿着基板SB的其中一边缘SBe排列，举例边缘SBe沿第二方向D2延伸，且连接垫结构10沿着第二方向D2排列，并邻近设置在基板SB的边缘SBe，但不以此为限。值得一提的是，连接垫结构10的尺寸可等同于透明导电层TCL的透明导电图案130的尺寸，也就是说，透明导电图案130的边缘可与连接垫结构10的边缘在垂直投影方向上完全重合。在本发明中，如图1至图3所示，连接垫结构10的透明导电图案130在第一方向D1上可具有彼此相对的第一边缘EG1以及第二边缘EG2(也就是连接垫结构10在第一方向D1上的两相对边缘)，在本实施例中，第一边缘EG1与第一连接孔H1的间距S1大于或等于100微米(μm)，第一边缘EG1与第二连接孔H2的间距S2大于或等于100微米，第二边缘EG2与第一连接孔H1的间距S3大于或等于100微米，第二边缘EG2与第二连接孔H2的间距S4大于或等于100微米，亦即其内部设置有透明导电图案130的连接孔与第一边缘EG1的间距以及与第二边缘EG2的间距大于或等于100微米，在本实施例中，第二边缘EG2可为透明导电图案130中最邻近基板SB的边缘SBe的边缘，第一边缘EG1相对于第二边缘EG2较远离最邻近基板SB的边缘SBe，但不以此为限。另外，第一方向D1与第二方向D2彼此不平行，而本实施例以第一方向D1与第二方向D2互相垂直为例。
除此之外，本实施例的电子产品EP还可包括第一电路CT1与多条走线CL1，设置在基板SB上，走线CL1邻近设置于透明导电图案130的第一边缘EG1，亦即设置于图1中连接垫结构10的上侧，并电连接于第一电路CT1与连接垫结构10之间，也就是说，第一电路CT1通过走线CL1与连接垫结构10彼此电连接，其中，第一电路CT1及/或走线CL1的至少部分可由第一金属层ML1、第二金属层ML2、透明导电层TCL与其他导电膜层的其中至少一者所形成，举例而言，走线CL1可由第二金属层ML2所形成，但不以此为限。在本实施例中，第一电路CT1可包括主动组件、被动组件、显示组件、集成电路(integrated circuit,IC)与其他适合的电子组件中的一个或多个，借此形成显示面板中有关画面显示(例如栅极驱动电路)或其他具有特定功能的电路，但不以此为限。须说明的是，图1、图2中仅绘示出第一电路CT1的位置，并未绘示第一电路CT1的实际电路。
在本实施例中作为显示面板的电子产品EP的制造中，可先提供基板SB，接着，在基板SB上形成第一金属层ML1、第一绝缘层IL1、第二金属层ML2、第二绝缘层IL2以及透明导电层TCL，而在此制造中，可例如同时制造连接垫结构10以及显示面板的面内结构(例如数组基板的薄膜晶体管电路结构)。具體来说，先于基板SB上覆盖第一金属层ML1，再通过光刻工艺形成图案化的第一金属层ML1，以形成连接垫结构10的第一金属图案110以及面内结构中例如扫描线、栅极等结构，然后，在第一金属层ML1上覆盖第一绝缘层IL1，第一绝缘层IL1可做为面内结构中的栅极绝缘层，在第一绝缘层IL1上覆盖第二金属层ML2，再通过光刻工艺形成图案化的第二金属层ML2，以形成连接垫结构10的第二金属图案120以及面内结构中例如数据线、源极、漏极等结构，接着，在第二金属层ML2上覆盖第二绝缘层IL2，再通过光刻工艺形成第一连接孔H1以及第二连接孔H2，使得暴露出连接垫结构10的部分第一金属图案110以及部分第二金属图案120，随后，再覆盖上图案化的透明导电层TCL，以形成连接垫结构10的透明导电图案130以及面内结构中例如像素电极等结构。须说明的是，由于在一般的显示面板的制造过程中，通常不会在形成第二金属层ML2之前对作为栅极绝缘层的第一绝缘层IL1图案化而进行光刻工艺，因此，若要通过在第一绝缘层IL1中形成连接孔以电连接第一金属图案110与第二金属图案120时，将无法搭配薄膜晶体管的工艺，而需要额外增加至少一次的光刻工艺，但在上述的制造工艺中，由于可直接通过一道光刻工艺形成第一连接孔H1以及第二连接孔H2，并通过透明导电图案130电连接第一金属图案110与第二金属图案120，因此，相较于在形成第二金属层ML2之前对第一绝缘层IL1中形成连接孔，可减少光刻工艺的次数以节省成本。
请参考图5与图6，并同时参考图2，图5所示为本发明一实施例的电子产品的部分剖面示意图，图6所示为本发明另一实施例的电子产品的部分剖面示意图，其中图5与图6仅绘示出基板SB与电路板CB之间的连接关系与设置关系。如图2与图5所示，在本实施例中，电子产品EP可包括电路板CB设置在基板SB的连接垫结构10上，电路板CB可包括第二电路CT2以及至少一电路板接垫CBP，且电路板CB具有第三边缘EG3，其中，第二电路CT2通过走线CL2电连接至电路板接垫CBP，电路板接垫CBP邻近设置在电路板CB的第三边缘EG3并沿着第二方向D2排列，且第二电路CT2可包括主动组件、被动组件、集成电路与其他适合的电子组件中的一个或多个。在本实施例中，电路板CB可为软性电路板(flexible printed circuit,FPC)，但不以此为限。另一方面，在本实施例中，电路板接垫CBP的数量可相等于基板SB上的连接垫结构10的数量，且在设置电路板CB时，可形成连接垫结构10之后将连接垫结构10与电路板接垫CBP一对一的通过导电胶CP(例如异方性导电胶(anisotropic conductivefilm,ACF))黏合而彼此电连接(如图5、图6所示)，以形成黏接结构，使得基板SB上的第一电路CT1可与电路板CB的第二电路CT2彼此电连接，如图2与图5所示，本实施例的基板SB与电路板CB可彼此相对设置(或平行设置)。在另一实施例中，如图2与图6所示，电路板CB以弯曲为U形的形状或以直接弯折的形式设置在基板SB上，但设置方式不以此为限，特别地，在图2、图5与图6中，电路板CB中邻近于电路板接垫CBP的第三边缘EG3可与基板SB重叠，也就是说，在第一方向D1上，连接垫结构10的透明导电图案130的第一边缘EG1与第三边缘EG3具有第一距离Dt1，透明导电层TCL的第二边缘EG2与第三边缘EG3具有第二距离Dt2，且第一距离Dt1小于第二距离Dt2。须说明的是，图2中仅绘示出第二电路CT2的位置，并未绘示第二电路CT2的实际电路。另外，为了使电路板接垫CBP与基板SB上的连接垫结构10的黏接较为牢靠，并符合拉力测试，连接垫结构10与电路板接垫CBP的长度可大于或等于450微米，借此使得连接垫结构10与电路板接垫CBP之间有适当的黏合面积。
一般而言，由于基板SB上的连接垫的位置会邻近电路板CB的边缘(例如第三边缘EG3)或是基板SB的边缘SBe，因此当基板SB上的连接垫与电路板CB的电路板接垫CBP通过导电胶CP的黏合以形成黏接结构时，会使得此黏接结构较邻近于外界而较容易受到水气入侵，例如当基板SB与电路板CB相对设置，且电路板CB无弯曲(类似于图5中的电路板CB的结构)时会使得水气较容易由邻近电路板CB的第三边缘EG3的一侧侵入黏接结构，当电路板CB以弯曲为U形的形状设置在基板SB上时(类似于图6中的电路板CB的结构)会使得水气容易由电路板CB的第三边缘EG3的一侧以及基板SB的边缘SBe的一侧侵入黏接结构。而虽然基板SB上的连接垫中的金属膜层邻近基板SB的边缘或邻近电路板CB的边缘，但由于第一绝缘层IL1、第二绝缘层IL2等绝缘膜层具有阻挡水气的功能，因此若金属膜层上覆盖有第一绝缘层IL1或第二绝缘层IL2等绝缘膜层，即使金属膜层邻近基板SB的边缘或邻近电路板CB的边缘，也会因为绝缘膜层的覆盖而受到保护，而并不会直接受到水气入侵。但在传统的电子产品中，由于基板SB上的连接垫的连接孔的位置会邻近电路板CB的第三边缘EG3或是基板SB的边缘SBe，且连接孔中并不具有绝缘膜层而使部分的金属膜层不被绝缘膜层所覆盖，而导电胶CP与基板SB上的连接垫的透明导电层TCL并不具有良好的阻水效果(导电胶CP具有孔隙，透明导电层TCL为阻水功能不佳的柱状结晶)，因此，入侵的水气容易通过连接垫中用以暴露金属层的连接孔而与金属产生反应(例如锈化反应)，导致金属阻抗变高而影响信号传导效果并影响电子产品的运作，甚至导致连接垫烧毁或损毁而使电子产品的故障。在本实施例中，当水气由邻近于电路板CB的第三边缘EG3的一侧(即邻近透明导电图案130的第一边缘EG1的一侧)或是由邻近于基板SB的边缘SBe一侧(即邻近透明导电图案130的第二边缘EG2的一侧)入侵时，由于本实施例的连接垫结构10的连接孔与连接垫结构的边缘以一特定距离的分隔，亦即第一边缘EG1与第一连接孔H1的间距S1以及第二连接孔H2的间距S2大于或等于100微米，第二边缘EG2与第一连接孔H1的间距S3以及第二连接孔H2的间距S4大于或等于100微米，使得增加水气侵入连接孔的路径长度，因此，相较于传统连接垫的设计，本实施例的连接孔与连接垫结构的边缘的距离较大，借此可大幅推迟水气通过连接孔入侵至金属图案的时间，以减缓金属图案的侵蚀现象而保护连接垫结构10，进而提升电子产品EP的寿命与可靠度。须说明的是，虽然推迟水气的效果会随着间距S1、S2、S3、S4增大而提升，但若间距S1、S2、S3、S4太远会导致连接孔的数量被严重缩减，进而影响连接垫结构10的阻抗，因此边缘与连接孔之间的间距S1、S2、S3、S4亦不宜过大。
本发明的电子产品并不以上述实施例为限。下文将继续揭示本发明的其它实施例，然为了简化说明并突显各实施例之间的差异，下文中使用相同标号标注相同组件，并不再对重复部分作赘述。
请参考图7，图7所示为本发明第二实施例的电子产品的连接垫结构的俯视示意图。如图7所示，相较于第一实施例，本实施例的电子产品EP的连接垫结构20的透明导电图案130的第二边缘EG2与第一连接孔H1的间距S3大于或等于100微米，且透明导电图案130的第二边缘EG2与第二连接孔H2的间距S4大于或等于100微米，但第一边缘EG1与连接孔之间的间距并不限制，也就是说，第一连接孔H1以及第二连接孔H2仅与透明导电层TCL中最邻近基板SB的边缘SBe的边缘相距100微米或大于微米。本实施例的连接垫结构20的连接孔由于与第二边缘EG2以一特定距离的分隔，亦即第二边缘EG2与第一连接孔H1的间距S3大于或等于100微米，第二边缘EG2与第二连接孔H2的间距S4大于或等于100微米，因此，相较于传统连接垫的设计，本实施例的连接孔与连接垫结构的边缘的距离较大，使得增加水气由邻近于基板SB的边缘SBe一侧侵入连接孔的路径长度，借此可大幅推迟水气通过连接孔入侵至金属图案的时间，以减缓金属图案的侵蚀现象而保护连接垫结构20，进而提升电子产品EP的寿命与可靠度。
请参考图8，图8所示为本发明第三实施例的电子产品EP的连接垫结构的俯视示意图。如图8所示，相较于第一实施例，本实施例的电子产品EP的连接垫结构30的透明导电图案130的第一边缘EG1与第一连接孔H1的间距S1大于或等于100微米，且透明导电图案130的第一边缘EG1与第二连接孔H2的间距S2大于或等于100微米，但第二边缘EG2与连接孔之间的间距并不限制。本实施例的连接垫结构30的连接孔由于与第一边缘EG1以一特定距离的分隔，亦即第一边缘EG1与第一连接孔H1的间距S1大于或等于100微米，第一边缘EG1与第二连接孔H2的间距S2大于或等于100微米，因此，相较于传统连接垫的设计，本实施例的连接孔与连接垫结构的边缘的距离较大，使得增加水气邻近于电路板CB的第三边缘EG3的一侧侵入连接孔的路径长度，借此可大幅推迟水气通过连接孔入侵至金属图案的时间，以减缓金属图案的侵蚀现象而保护连接垫结构30，进而提升电子产品EP的寿命与可靠度。
综上所述，本发明的电子产品由于其连接垫结构的连接孔与连接垫结构的边缘以一特定距离的分隔，亦即连接垫结构的边缘与连接孔的间距大于或等于100微米，以增加水气侵入连接孔的路径长度，因此，借由此分隔使得水气通过连接孔入侵至金属图案的时间可大幅推迟，以减缓金属图案的侵蚀现象并保护连接垫结构，进而提升电子产品的寿命与可靠度。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种电子产品，其特征在于，包括：
一基板；以及
一连接垫结构，设置在所述基板上，所述连接垫结构包括：
一第一金属层，设置在所述基板上；
一第一绝缘层，设置在所述第一金属层上；
至少一第一连接孔，位于所述第一绝缘层中，所述第一连接孔暴露出部分所述第一金属层；以及
一透明导电层，设置在所述第一绝缘层上，所述透明导电层具有一第一边缘以及与所述第一边缘相对的一第二边缘，所述透明导电层通过所述第一连接孔电连接所述第一金属层；
其中，所述第一边缘与所述第一连接孔的间距大于或等于100微米。
2.如权利要求1所述的电子产品，其特征在于，还包括一电路板，设置于所述连接垫结构上，所述电路板与所述连接垫结构黏合且电连接，其中所述电路板具有一第三边缘，与所述基板重叠，所述透明导电层的所述第一边缘與所述第三边缘之间具有一第一距离，所述第二边缘与所述第三边缘之间具有一第二距离，所述第一距离小于所述第二距离。
3.如权利要求2所述的电子产品，其特征在于，所述第二边缘与所述第一连接孔的间距大于或等于100微米。
4.如权利要求1所述的电子产品，其特征在于，所述透明导电层邻近所述基板的一边缘设置，且所述第一边缘为所述透明导电层最邻近所述基板的所述边缘的边缘。
5.如权利要求1所述的电子产品，其特征在于，所述连接垫结构还包括：
一第二金属层，设置在所述第一绝缘层上；
一第二绝缘层，设置在所述第二金属层与所述透明导电层之间；以及
至少一第二连接孔，位于所述第二绝缘层中，所述第二连接孔暴露出部分所述第二金属层，所述透明导电层通过所述第二连接孔电连接所述第二金属层；
其中，所述第一连接孔位于所述第一绝缘层与所述第二绝缘层中，且所述第一边缘与所述第二连接孔之间的距离大于或等于100微米。
6.如权利要求5所述的电子产品，其特征在于，所述连接垫结构包括多个所述第一连接孔以及多个所述第二连接孔，且所述第一连接孔与所述第二连接孔在一方向上交替设置。
7.如权利要求1所述的电子产品，其特征在于，还包括另一连接垫结构，且所述连接垫结构沿着所述基板的一边缘排列。
8.如权利要求1所述的电子产品，其特征在于，还包括一电路，设置于所述基板上，所述电路与所述连接垫结构彼此电连接。
9.如权利要求8所述的电子产品，其特征在于，还包括多条走线，所述走线电连接于所述电路与所述连接垫结构之间，且所述走线邻近于所述透明导电层的所述第一边缘。
10.如权利要求1所述的电子产品，其特征在于，所述电子产品为显示面板、触控面板或触控显示面板。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112669707A (zh) * 2020-12-22 2021-04-16 上海天马有机发光显示技术有限公司 一种显示面板、柔性线路板、及显示装置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200098789A (ko) * 2019-02-12 2020-08-21 삼성디스플레이 주식회사 표시 장치
CN110634925B (zh) 2019-09-25 2022-05-13 京东方科技集团股份有限公司 显示面板及其制造方法、绑定方法、显示装置
CN113964102A (zh) * 2019-11-29 2022-01-21 长江存储科技有限责任公司 芯片封装结构及其制造方法
CN113012566A (zh) * 2019-12-19 2021-06-22 群创光电股份有限公司 可挠性显示装置以及其制作方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1405865A (zh) * 2001-09-20 2003-03-26 友达光电股份有限公司 薄膜晶体管平面显示器的制造方法
US20040109101A1 (en) * 2002-12-04 2004-06-10 Lg. Philips Lcd Co., Ltd. Liquid crystal display device and manufacturing method thereof
CN101106117A (zh) * 2006-07-11 2008-01-16 瀚宇彩晶股份有限公司 显示面板与其控制电路封装结构
CN101706631A (zh) * 2009-11-03 2010-05-12 深超光电（深圳）有限公司 显示面板
CN106298806A (zh) * 2016-09-06 2017-01-04 京东方科技集团股份有限公司 一种全反射阵列基板及其制作方法和显示装置
US20170033009A1 (en) * 2010-02-16 2017-02-02 Deca Technologies Inc. Semiconductor device and method comprising redistribution layers

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1405865A (zh) * 2001-09-20 2003-03-26 友达光电股份有限公司 薄膜晶体管平面显示器的制造方法
US20040109101A1 (en) * 2002-12-04 2004-06-10 Lg. Philips Lcd Co., Ltd. Liquid crystal display device and manufacturing method thereof
CN101106117A (zh) * 2006-07-11 2008-01-16 瀚宇彩晶股份有限公司 显示面板与其控制电路封装结构
CN101706631A (zh) * 2009-11-03 2010-05-12 深超光电（深圳）有限公司 显示面板
US20170033009A1 (en) * 2010-02-16 2017-02-02 Deca Technologies Inc. Semiconductor device and method comprising redistribution layers
CN106298806A (zh) * 2016-09-06 2017-01-04 京东方科技集团股份有限公司 一种全反射阵列基板及其制作方法和显示装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112669707A (zh) * 2020-12-22 2021-04-16 上海天马有机发光显示技术有限公司 一种显示面板、柔性线路板、及显示装置

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Publication number Publication date
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