CN109946216A - 一种能同步存储多路脉冲数据的细胞分析仪及其控制方法 - Google Patents

Abstract

一种能同步存储多路脉冲数据的细胞分析仪及其控制方法，其中，包括:光源产生模块、多个光信号接收器模块、多个信号处理模块、多个ADC采集模块、FPGA模块和DDR储存模块；所述光信号接收器模块、信号处理模块和ADC采集模块数量相等；所述光信号接收器模块、信号处理模块、ADC采集模块、FPGA模块和DDR储存模块依次电连接。本发明提供的细胞分析仪，以FPGA模块取代微控制器，利用FPGA的并行处理方式及FPGA丰富的逻辑资源，采用多个数据同步单元对应多路数字脉冲数据，以面积换速度的方法，实现多路数字脉冲数据的同步储存。

Description

一种能同步存储多路脉冲数据的细胞分析仪及其控制方法

技术领域

本发明涉及一种细胞分析仪，具体涉及的是一种能同步存储多路脉冲数据的细胞分析仪及其控制方法。

背景技术

在血球医疗仪器中，往往需要对细胞的体积、内部结构等信息进行分析，这些信息是影响血球仪性能的关键指标。目前血球仪常用的细胞测量方法--激光散射法，当激光照射到细胞粒子时，在细胞的0～90°范围不同角度放置多个光信号接收器，需要将多个光信号进行同步存储后上传给算法，保证没有数据丢失，才能够在算法平台正常分析细胞所需要的特征。

现有的多路数据存储方式主要是基于微控制器架构的串行存储方式，这种方式可以使用一片DDR(Double Data Rate，双倍速率同步动态随机存储器)颗粒或者同时使用多片DDR储存模块进行储存，但现有技术存在一定的局限性：(1)基于微控制器架构的一片DDR储存模块存储方式，只能分时存储，不能同步存储多路数据；(2)基于微控制器架构的多片DDR储存模块(对应多路数据)的存储方式，由于微控制器的串行处理方式，实际达不到同步存储的目的，且额外增加硬件成本；(3)基于微控制器架构的串行存储方式，多路数据的存储开始时间点存在偏差，当处理的数据传输速率越快，存储开始时间点偏差就越大，可能导致数据的丢失。

因此，现有技术还有待改进和提高。

发明内容

本发明的目的在于提供一种能同步存储多路脉冲数据的细胞分析仪及其控制方法，旨在解决现有技术中细胞分析仪基于微控制器架构的串行存储方式无法实现多路脉冲数据同步储存的问题。

一种能同步储存多路脉冲数据的细胞分析仪，其中，包括:一个光源产生模块、多个光信号接收器模块、多个信号处理模块、多个ADC(Analog-to-Digital Converter，模数转换)采集模块、一个FPGA(Field－Programmable Gate Array，现场可编程门阵列)模块和一个DDR储存模块；所述光信号接收器模块、信号处理模块和ADC采集模块数量相等；所述光信号接收器模块、信号处理模块、ADC采集模块、FPGA模块和DDR储存模块依次电连接；

所述光源产生模块设置在细胞分析仪的细胞的一侧，用于产生恒定的光信号；

所述光信号接收器模块设置在细胞分析仪的细胞的另一侧，所述光信号接收器模块设有多个；一个光信号接收器模块接收穿过细胞的一个角度的光信号，并将该角度的光信号转换成一路模拟脉冲电信号，输出给对应的信号处理模块；多个放置位置不同的光信号接收器模块同步工作，分别将穿过细胞的对应不同角度的光信号转换成模拟脉冲电信号，并输出给对应的多个信号处理模块；

所述信号处理模块设有多个；一个信号处理模块对应一个光信号接收器模块，接收一路模拟脉冲电信号，并对该路模拟脉冲电信号进行放大和带通滤波处理，输出给对应的ADC采集模块；多个信号处理模块同步工作，分别对对应的模拟脉冲电信号进行放大和带通滤波处理，输出给对应的多个ADC采集模块；

所述ADC采集模块设有多个，一个ADC采集模块对应一个信号处理模块，将一路模拟脉冲电信号转换成一路数字脉冲数据，输出给所述FPGA模块；多个ADC采集模块同步工作，分别将对应的模拟脉冲电信号转换成数字脉冲数据，输出给所述FPGA模块；

所述FPGA模块对多路数字脉冲数据进行数据处理，然后写入DDR储存模块中；

所述DDR储存模块用于储存数字脉冲数据。

所述细胞分析仪，其中，所述FPGA模块包括：一个SPI(Serial PeripheralInterface，串行外设接口)控制单元、多个数据同步单元、多个数据识别单元、多个数据组包单元、多个数据缓存单元和一个DDR控制器单元；所述数据同步单元、数据识别单元、数据组包单元和数据缓存单元数量相等；所述SPI控制单元、数据同步单元、数据识别单元、数据组包单元、数据缓存单元和DDR控制器单元依次电连接；

所述SPI控制单元用于接收细胞分析仪下发的数字脉冲数据的开始采集指令和结束采集指令，并将该指令传输给数据同步单元；

所述数据同步单元设有多个，以开始采集指令为使能信号，一个数据同步单元包括一个寄存器，一个数据同步单元将一路数字脉冲数据缓存到对应的寄存器中，并将该路数字脉冲数据和开始采集指令输出给对应的数据识别单元；多个数据同步单元同步工作，分别将对应的数字脉冲数据缓存到对应的寄存器中，并将多路数字脉冲数据和开始采集指令输出给对应的多个数据识别单元；

所述数据识别单元设有多个，以开始采集指令为使能信号，一个数据识别单元对应一个数据同步单元，为对应的一路数字脉冲数据添加一个对应的数据标识符，并将添加了数据标识符的数字脉冲数据输出给对应的数据组包单元；多个数据识别单元同步工作，分别为对应的数字脉冲数据添加数据标识符，并输出给对应的多个数据组包单元；

所述数据组包单元设有多个，一个数据组包单元对应一个数据识别单元，将添加了数据标识符的一路数字脉冲数据打包成数据包，输出给对应的数据缓存单元；多个数据组包单元同步工作，分别将对应的添加了数据标识符的数字脉冲数据打包成数据包，输出给对应的多个数据缓存单元；

所述数据缓存单元设有多个；一个数据缓存单元对应一个数据组包单元，包括一个缓存器，接收对应数据组包单元输出的数据包，将数据包写入缓存器中；多个数据缓存单元同步工作，分别接收对应数据组包单元输出的数据包，并将多个数据包写入对应的缓存器中；

所述DDR控制器单元用于从所述数据缓存单元的缓存器中读取数据，并将读出来的数据储存至DDR储存模块对应的地址中；

所述细胞分析仪，其中，所述数据缓存单元的缓存器的写入时钟频率是ADC采集模块的采集时钟频率的1/n倍，所述数据组包单元的组包过程所需的时钟周期个数为n，所述n是数据组包单元输出的数据包位宽与输入数据位宽的商，n是大于1的整数。

所述细胞分析仪，其中，所述数据缓存单元根据数据组包单元输出的数据包位宽来设定缓存器的位宽，使得缓存器的位宽等于数据包的位宽。

所述细胞分析仪，其中，所述数据缓存单元中的数据缓存器读写数据的方式是异步读写，在数据被读出时，可进行数据写入。

所述细胞分析仪，其中，所述数据识别单元合并在数据组包单元中，一路数字脉冲数据的数据包对应一个数据标识符。

如上所述的能同步存储多路脉冲数据的细胞分析仪的存储控制方法，其中，包括以下步骤：

S1：向细胞发出恒定的光信号，光信号经过细胞衰减后，在细胞的背光的另一面的不同角度产生不同幅值的光信号；

S2：同步将不同角度的光信号转换成多路模拟脉冲电信号，并输出；

S3：同步对多路模拟脉冲电信号进行放大处理和带通滤波处理，并输出；

S4：同步将处理后的多路模拟脉冲电信号转换成多路数字脉冲数据，并输出；

S5：将多路数字脉冲数据处理后写入DDR储存模块中。

如上所述的细胞分析仪的存储控制方法，其中，所述步骤S5进一步包括：

S51：接收数字脉冲数据开始采集指令，并输出；同时进入步骤S52和S57；

S52：同步将ADC采集模块输出的多路数字脉冲数据缓存到寄存器中，并输出；

S53：同步为多路数字脉冲数据添加数据标识符，并输出；

S54：同步将添加了数据标识符的多路数字脉冲数据打包，并输出；

S55：同步将数据包缓存到缓存器中；

S56：从缓存器中读出数据包，并储存到DDR储存模块中；

S57：判断是否收到结束采集指令，若是，进入步骤S58，否则，返回步骤S57；

S58：将结束采集指令输出；

S59：数据同步单元结束对多路数字脉冲数据的缓存操作，进入步骤S56。

如上所述的细胞分析仪的存储控制方法，其中，所述步骤S56还进一步包括以下步骤：

S561:接收上电或复位信号；

S562:判断是否收到开始采集指令，若收到，同时进入步骤S563和步骤S565；否则返回步骤S562；

S563：判断是否有任意缓存器到达半满状态，若有，则跳转到写入状态，进入步骤S564，否则返回步骤S563；

S564：将数据依次从对应的半满缓存器中读出，写入到DDR储存模块中，直到将半满缓存器读空，并延时等待T个时钟周期，T为正整数，返回步骤S563；

S565：判断是否收到结束采集指令，若收到，则进入S566步骤；否则，返回步骤S565；

S566：判断是否有缓存器不为空，若是，进入步骤S567，否则，直接进入步骤S568；

S567：把所有数据读出，写入到DDR储存模块中，直到所有缓存器都为空；

S568：结束本次多路脉冲数据同步存储操作。

本发明提供的能同步存储多路脉冲数据细胞分析仪的工作原理为：

所述SPI控制单元用于接收主机(本发明中的细胞分析仪)下发的开始采集指令和结束采集指令，并通过该开始采集指令或结束采集指令控制数据同步单元进行ADC数据的采集开始或者采集结束。

所述数据同步单元以开始采集指令作为数据缓存的使能信号。当缓存使能信号有效时，同步将多路数据缓存到相应的寄存器中。

所述数据识别单元同步给多路脉冲数据加数据标识符，所述数据标识符能区分多路数据分别是什么角度的脉冲信号。

所述数据组包单元的目的是为了降低缓存器的写时钟频率以及降低对DDR储存模块写时钟频率的要求。多路数据能够同步存储的关键点之一是缓存器的读时钟频率必须大于缓存器的写时钟频率。所述的缓存器的读时钟频率等于或者小于DDR的写时钟频率。数据组包单元要求输出的数据包位宽是输入数据位宽的n倍，n为大于等于1的整数，则缓存器的写时钟频率是ADC采集时钟频率的1/n倍。因此，通过改变输出数据包的位宽，可以改变缓存器的写时钟频率，以适应不同工作环境的需求。

所述数据缓存单元则根据数据组包模块输出的数据包位宽来设定缓存器的位宽，多路数据同步存储的关键点之二是数据缓存器的位宽必须等于数据包的位宽。缓存器的不能出现溢出的情况。

DDR控制器单元主要控制从数据缓存单元读取数据的同时，也把读出的数据存储在DDR储存模块对应的地址中。在数据缓存器半满时，DDR控制器单元从缓存器读出数据包，并将其写入到DDR存储模块中。在接收到采集结束指令时，DDR控制器单元将缓存器中所有的数据读出，并写入到DDR存储模块中。上述模块的协作可解决现有细胞分析仪不能同步存储多路脉冲数据的技术问题。

本发明提供的一种能实现多路脉冲数据同步储存的细胞分析仪及其控制方法，有以下有益效果：

(1)本发明只用一个FPGA模块和一个DDR储存模块就可实现多路脉冲数据的同步存储要求，硬件成本有所降低。

(2)本发明只用一个FPGA模块作为主控制器，所有的数据都是在一个FPGA模块中处理，控制方便。

(3)利用FPGA模块的并行处理方式，可以处理较高速率的数据。

(4)根据FPGA模块的逻辑资源和DDR储存模块的空间资源，可灵活地开辟数据处理通道的数量，实现更多的数据同步存储需求。

(5)根据应用场景，可灵活选择数据包的位宽；增大数据包的位宽，可处理更高速率的数据；减小数据包的位宽，可同步存储更多通道的数据。

附图说明

图1为本发明提供的能同步存储多路脉冲数据的细胞分析仪的模块框图。

图2为本发明提供的FPGA模块的具体单元框图。

图3为本发明提供的数据同步单元的结构框图。

图4为本发明提供的数据缓存单元的结构框图。

图5为本发明提供的细胞分析仪储存控制方法的流程图。

图6为本发明提供的细胞分析仪的FPGA模块的储存控制方法的流程图。

图7为本发明提供的细胞分析仪的FPGA模块的DDR控制器单元的储存控制方法的流程图。

具体实施方式

本发明提供了一种能同步储存多路脉冲数据的细胞分析仪，为使本发明的目的、技术方案及效果更加清楚、明确，以下对本发明作进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

在本发明的描述中，需要理解的是，术语“一侧”、“另一侧”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，在本发明中，术语“多路”的含义是两路或两路以上；“多个”的含义是两个或两个以上。

参阅图1，所述能实现多路脉冲数据同步储存的细胞分析仪，包括一个光源产生模块11、多个光信号接收器模块12、多个信号处理模块13、多个ADC采集模块14、一个FPGA模块15和一个DDR储存模块16；所述光信号接收器模块12、信号处理模块13和ADC采集模块14数量相等；所述光信号接收器模块12、信号处理模块13、ADC采集模块14、FPGA模块15和DDR储存模16块依次电连接。

再次参阅图1，所述光源产生模块11设置在细胞分析仪的细胞的一侧，向细胞发出恒定的光信号；光信号经过细胞衰减后，在细胞背光的另一面的不同角度产生不同幅值的光信号。

所述光信号接收器模块12设置在细胞分析仪的细胞的另一侧，所述光信号接收器模块12设有多个；由于光信号经过细胞衰减后，在细胞背光的另一面产生多个不同角度不同幅值的光信号，每一个光信号接收器模块12只接收一个角度的光信号，并将该角度的光信号转换成一路模拟脉冲电信号，输出给对应的信号处理模块13；多个放置位置不同的光信号接收器模块12同步工作，分别将穿过细胞的对应不同角度的光信号转换成模拟脉冲电信号，并输出给对应的多个信号处理模块13。

所述信号处理模块13设有多个，每一个信号处理模块13只对应一个光信号接收器模块12，接收一路模拟脉冲电信号，并对该路模拟脉冲电信号进行放大和带通滤波处理，输出给对应的ADC采集模块14；多个信号处理模块13同步工作，分别对对应的模拟脉冲电信号进行放大和带通滤波处理，输出给对应的多个ADC采集模块14。

所述ADC采集模块14设有多个，每一个ADC采集模块14只对应一个信号处理模块13，将一路模拟脉冲电信号转换成一路数字脉冲数据，输出给所述FPGA模块15；多个ADC采集模块14同步工作，分别将对应的模拟脉冲电信号转换成数字脉冲数据，输出给所述FPGA模块15。

所述FPGA模块15对多路数字脉冲数据进行数据处理，然后写入DDR储存模块16中。

所述DDR储存模块16用于储存数字脉冲数据。

优选的，所述光信号接收器模块12放置位置与细胞的连线与水平线的夹角范围0-90度。

参阅图2、图3和图4，所述FPGA模块包括：SPI控制单元20、多个数据同步单元21、多个数据识别单元22、多个数据组包单元23、多个数据缓存单元24和DDR控制器单元25；所述数据同步单元21、数据识别单元22、数据组包单元23和数据缓存单元24数量相等；所述SPI控制单元20、数据同步单元21、数据识别单元22、数据组包单元23、数据缓存单元24和DDR控制器单元25依次电连接。

所述SPI控制单元20用于接收细胞分析仪下发的数字脉冲数据的开始采集指令和结束采集指令，并将该指令传输给数据同步单元21。

所述数据同步单元21设有多个，以开始采集指令为使能信号，每一个数据同步单元21包括一个寄存器211，一个数据同步单元21将一路数字脉冲数据缓存到对应的寄存器211中，并将该路数字脉冲数据和开始采集指令输出给对应的数据识别单元22；多个数据同步单元21同步工作，分别将对应的数字脉冲数据缓存到对应的寄存器211中，并将多路数字脉冲数据和开始采集指令输出给对应的多个数据识别单元22。

所述数据识别单元22设有多个，每一个数据识别单元22对应一个数据同步单元21，为对应的一路数字脉冲数据添加一个对应的数据标识符，并将添加了数据标识符的数字脉冲数据输出给数据对应的组包单元23；多个数据识别单元22同步工作，分别为对应的数字脉冲数据添加数据标识符，并输出给对应的多个数据组包单元23。

所述数据组包单元23设有多个，每一个数据组包单元23对应一个数据识别单元22，将添加了数据标识符的一路数字脉冲数据打包成数据包，输出给对应的数据缓存单元24；多个数据组包单元23同步工作，分别将对应的添加了数据标识符的数字脉冲数据打包成数据包，输出给对应的多个数据缓存单元24。

所述数据缓存单元24设有多个；每一个数据缓存单元24对应一个数据组包单元23，包括一个缓存器241，接收对应数据组包单元23输出的数据包，将数据包写入缓存器241中；多个数据缓存单元24同步工作，分别接收对应数据组包单元23输出的数据包，并将多个数据包写入对应的缓存器241中。

所述DDR控制器单元25用于从所述数据缓存单元24的缓存器中读取数据，并将读出来的数据储存至DDR储存模块16对应的地址中。

优选的，每一个数据同步单元21设有一个寄存器211，本细胞分析仪的FPGA模块15内设有多个数据同步单元21，每个数据同步单元21对应一个寄存器211；每一个数据缓存单元24包括一个缓存器241，本细胞分析仪的FPGA模块内设有多个数据缓存单元24，每个数据缓存单元24对应一个缓存器241。

优选的，所述数据缓存单元24的缓存器241的写入时钟频率是ADC采集模块14的1/n倍，所述数据组包单元23的组包过程所需的时钟周期个数为n，所述n是数据组包单元23输出的数据包位宽与输入数据位宽的商，n是大于1的整数。因此，缓存器241的写入时钟频率可以通过调整数据包的位宽来调整。

优选的，所述数据缓存单元24根据数据组包单元23输出的数据包位宽来设定缓存器241的位宽，使得缓存器241的位宽等于数据包的位宽。

优选的，所述数据缓存单元24中的数据缓存器241读写数据的方式是异步读写，在数据被读出时，可进行数据写入。

优选的，所述数据识别单元22合并在数据组包单元23中，一路数字脉冲数据的数据包对应一个数据标识符。

优选的，所述数据同步单元21可用等数量的FIFO(先进先出)缓存器代替，每路数字脉冲数据对应一个FIFO缓存器。

优选的，所述数据缓存器单元24可以用等数量的FIFO缓存器或双口的RAM(随机存取存储器)代替。

本发明提供的能同步存储多路脉冲数据的工作原理为：

所述SPI控制单元用来接收主机(本发明中的细胞分析仪)下发的脉冲数据开始采集指令和结束采集指令，并通过该开始或结束指令控制数据同步单元进行ADC数据的采集开始或者采集结束。

所述数据同步单元以主机下发的采集指令作为数据缓存的使能信号。当缓存使能信号有效时，多路数据被同步缓存到相应的寄存器中。所述数据识别单元给多路脉冲数据加数据标识符，目的为了区分多路数据分别是什么角度的脉冲信号。

其中，所述数据组包单元的目的是为了降低数据缓存器的写时钟频率以及降低对DDR写时钟频率的要求。多路数据能够同步存储的关键点之一是缓存器的读时钟频率必须大于缓存器的写时钟频率。所述的缓存器的读时钟频率等于或者小于DDR的写时钟频率。数据组包单元要求输出的数据包位宽是输入数据位宽的n倍，n为大于等于1的整数，则缓存器的写时钟频率是ADC采集时钟频率的1/n倍。

所述数据缓存单元则根据数据组包模块输出的数据包位宽来设定缓存器的位宽，多路数据同步存储的关键点之二是数据缓存器的位宽必须等于数据包的位宽。缓存器的核心问题是不能出现溢出的情况，因此要求数据缓存器的深度的设定结合FPGA的资源以及缓存器的读写速率来确定。

DDR控制器单元主要控制从数据缓存器读数据的同时，也把该读出的数据存储在ddr颗粒对应的地址中。在数据缓存器半满时，DDR控制器单元从缓存器读出数据包，并将其写入到DDR存储器中。在采集结束指令到来时，DDR控制器单元将缓存器中所有的数据读出，并写入到DDR存储器中。通过上述模块的写作实现本发明所要解决的同步存储多路脉冲数据。

参阅图5，本发明在上述细胞分析仪基础上提出一种能同步存储多路脉冲数据的存储控制方法，其具体包括以下步骤：

如上所述的能同步存储多路脉冲数据的细胞分析仪的存储控制方法，其中，包括以下步骤：

S1：向细胞发出恒定的光信号，光信号经过细胞衰减后，在细胞的背光的另一面的不同角度产生不同幅值的光信号；

S2：同步将不同角度的光信号转换成多路模拟脉冲电信号，并输出；

S3：同步对多路模拟脉冲电信号进行放大处理和带通滤波处理，并输出；

S4：同步将处理后的多路模拟脉冲电信号转换成多路数字脉冲数据，并输出；

S5：将多路数字脉冲数据处理后写入DDR储存模块中。

参阅图1和图5，以下结合实施例一对上述控制方法进行详细说明步骤S1-S5。

实施例：

s1：所述光源产生模块11设置在细胞分析仪的细胞的一侧，向细胞发出恒定的光信号；光信号经过细胞衰减后，在细胞背光的另一面的不同角度产生不同幅值的光信号；

s2：所述多个光信号接收器模块12同步工作，分别接收穿过细胞的不同角度的光信号，将不同角度的光信号转换成多路模拟脉冲电信号，再将多路模拟脉冲电信号输出给对应的多个信号处理模块13；

s3：所述多个信号处理模块13同步工作，所述多个信号处理模块13对应多路模拟脉冲电信号，对多路模拟脉冲电信号进行放大处理和带通滤波处理，输出多路经过放大和带通滤波处理的模拟脉冲电信号给对应的多个ADC采集模块14；

s4：所述多个ADC采集模块14同步工作，多个ADC采集模块14对应多路处理后的模拟脉冲电信号；将处理后的多路模拟脉冲电信号转换成多路数字脉冲数据，再将多路数字脉冲数据传输给FPGA模块15；

s5：FPGA模块15将多路数字脉冲数据处理后写入DDR储存模块16中。

优选的，信号处理模块13放大倍数与ADC采集模块14的电压幅值范围匹配，不超出ADC采集模块14的电压幅值范围。

以下更详细地说明在本发明中，FPGA模块15如何将多路脉冲数据同步储存在DDR储存模块16中。参阅图6，所述步骤S5进一步包括：

S51：接收数字脉冲数据开始采集指令，并输出；同时进入步骤S52和S57；

S52：同步将ADC采集模块输出的多路数字脉冲数据缓存到寄存器中，并输出；

S53：同步为多路数字脉冲数据添加数据标识符，并输出；

S54：同步将添加了数据标识符的多路数字脉冲数据打包，并输出；

S55：同步将数据包缓存到缓存器中；

S56：从缓存器中读出数据包，并储存到DDR储存模块中；

S57：判断是否收到结束采集指令，若是，进入步骤S58，否则，返回步骤S57；

S58：将结束采集指令输出；

S59：数据同步单元结束对多路数字脉冲数据的缓存操作，进入步骤S56。

参阅图2、图3、图4和图6，以下结合实施例二详细说明步骤S51-S57。

实施例：

s51：所述SPI控制单元20接收细胞分析仪发送的发送数字脉冲数据开始采集指令，并将数字脉冲数据开始采集指令传输给数据同步单元21；同时进入步骤s52和s57；

s52：所述多个数据同步单元21同步工作，一个数据同步单元21对应一路数字脉冲数据，以细胞分析仪下发的数字脉冲数据开始采集指令为使能信号，当使能信号有效时，将ADC采集模块输出的数字脉冲数据a缓存到寄存器211中，再将寄存器211中的数字脉冲数据a和使能信号输出到数据识别单元22中；

s53：所述多个数据识别单元22同步工作，一个数据识别单元22对应一个数据同步单元21，在使能信号有效时，将数据标识符与数字脉冲数据a拼接运算组成新的脉冲数据b，同时把新的脉冲数据b传输到数据组包单元23中；

s54：所述多个数据组包单元23同步工作，一个数据组包单元23对应一个数据识别单元22，在所述ADC采集模块14的采集时钟信号的上升沿或下降沿时，将输入的脉冲数据b寄存到数据包c中，当数据组包完成时，将数据包c输出到数据缓存单元24中；

s55：所述多个数据缓存单元24同步工作，一个数据缓存单元24对应一个数据组包单元23，在数据缓存单元的缓存器241的写入时钟信号上升沿或下降沿时，依次将数据包c写入到缓存器241中；

s56：所述DDR控制器单元25根据数据包c的位宽设定DDR储存模块16的储存数据位宽，DDR储存模块16的储存数据位宽为数据包c位宽的1/m倍，m为大于0的偶数，DDR控制器单元25在所述数据缓存单元24的缓存器241的读取时钟信号上升沿或下降沿时，从缓存器241中读取数据包c，在DDR控制器单元25的写入时钟信号的上升沿或下降沿时，将数据包c依次写入到DDR储存模块16中；

s57：判断SPI控制单元20是否收到数字脉冲数据采集结束指令，若是，进入步骤S58，否则，返回步骤s57；

s58：所述SPI控制单元20将数字脉冲数据结束采集指令传输给数据同步单元21；

s59：所述数据同步单元21结束对数字脉冲数据进行缓存操作，进入步骤s56。

进一步的，为了保证多路脉冲数据同步储存中数据的完整性，参阅图7，所述步骤S56进一步包括：

s561:当收到细胞分析仪上电或复位信号时，所述DDR控制器单元25进入初始状态；进入步骤s562；

s562:判断是否收到细胞分析仪下发开始采集指令，若收到，则DDR控制器单元25从初始状态跳转到扫描状态，进入步骤s563和步骤s565；否则返回步骤s562；

s563：在扫描状态时，判断是否有任意缓存器241到达半满状态，若有，则跳转到相应的写入状态，进入步骤s564，否则返回步骤s563；

s564：DDR控制器单元25将数据依次从对应的半满缓存器中读出，并写入到DDR储存模块中直到将该缓存器读空，并延时等待T个时钟周期，T为正整数，返回步骤s563；

s565：判断是否收到细胞分析仪下发的数字脉冲数据结束采集指令，若收到，则进入s566步骤；否则，返回步骤s565；

s566：判断是否有缓存器不为空，若是，进入步骤s567，否则，直接进入步骤s568；

s567：DDR控制器单元25从扫描状态直接跳转到写入状态，把当前缓存器中的所有数据读完；当所有缓存器都为空时，则跳转到初始状态；

s568：结束本次多路脉冲数据同步存储操作。

本发明提供的细胞分析仪，以FPGA模块取代现有技术中的微控制器，利用FPGA的并行处理方式及FPGA丰富的逻辑资源，采用多个数据同步单元对应多路数字脉冲数据，以面积换速度的方法，实现多路数字脉冲数据的同步储存。此外，缓存器的写入时钟频率可以通过调整数据包的位宽来调整，在不同的应用场景可以调整数据包的位宽来调节缓存器的写入时钟频率。

本发明有以下优点：

(1)本发明只用一个FPGA模块和一个DDR储存模块就可实现多路脉冲数据的同步存储要求，硬件成本有所降低。

(2)本发明只用一个FPGA模块作为主控制器，所有的数据都是在一个FPGA模块中处理，控制方便。

(3)利用FPGA模块的并行处理方式，可以处理较高速率的数据。

(4)根据FPGA模块的逻辑资源和DDR储存模块的空间资源，可灵活地开辟数据处理通道的数量，实现更多的数据同步存储需求。

(5)根据应用场景，可灵活选择数据包的位宽；增大数据包的位宽，可处理更高速率的数据；减小数据包的位宽，可同步存储更多通道的数据。

以上对本发明进行了详细的介绍，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，而所有这些改进和变换都应属于本发明所附权利要求的保护范围。

Claims (9)

1.一种能同步储存多路脉冲数据的细胞分析仪，其特征在于，包括:光源产生模块、多个光信号接收器模块、多个信号处理模块、多个ADC采集模块、FPGA模块和DDR储存模块；所述光信号接收器模块、信号处理模块和ADC采集模块数量相等；所述光信号接收器模块、信号处理模块、ADC采集模块、FPGA模块和DDR储存模块依次电连接；

所述光源产生模块设置在细胞分析仪的细胞的一侧，用于产生恒定的光信号；

所述光信号接收器模块设置在细胞分析仪的细胞的另一侧，所述光信号接收器模块设有多个；一个光信号接收器模块接收穿过细胞的一个角度的光信号，并将该角度的光信号转换成一路模拟脉冲电信号，输出给对应的信号处理模块；多个放置位置不同的光信号接收器模块同步工作，分别将穿过细胞的对应不同角度的光信号转换成模拟脉冲电信号，并输出给对应的多个信号处理模块；

所述信号处理模块设有多个；一个信号处理模块对应一个光信号接收器模块，接收一路模拟脉冲电信号，并对该路模拟脉冲电信号进行放大和带通滤波处理，输出给对应的ADC采集模块；多个信号处理模块同步工作，分别对对应的模拟脉冲电信号进行放大和带通滤波处理，输出给对应的多个ADC采集模块；

所述ADC采集模块设有多个，一个ADC采集模块对应一个信号处理模块，将一路模拟脉冲电信号转换成一路数字脉冲数据，输出给所述FPGA模块；多个ADC采集模块同步工作，分别将对应的模拟脉冲电信号转换成数字脉冲数据，输出给所述FPGA模块；

所述FPGA模块对多路数字脉冲数据进行数据处理，然后写入DDR储存模块中；

所述DDR储存模块用于储存数字脉冲数据。

2.根据权利要求1所述的细胞分析仪，其特征在于，所述FPGA模块包括：SPI控制单元、多个数据同步单元、多个数据识别单元、多个数据组包单元、多个数据缓存单元和DDR控制器单元；所述数据同步单元、数据识别单元、数据组包单元和数据缓存单元数量相等；所述SPI控制单元、数据同步单元、数据识别单元、数据组包单元、数据缓存单元和DDR控制器单元依次电连接；

所述SPI控制单元用于接收细胞分析仪下发的数字脉冲数据的开始采集指令和结束采集指令，并将该指令传输给数据同步单元；

所述数据同步单元设有多个，以开始采集指令为使能信号，一个数据同步单元包括一个寄存器，一个数据同步单元将一路数字脉冲数据缓存到对应的寄存器中，并将该路数字脉冲数据和开始采集指令输出给对应的数据识别单元；多个数据同步单元同步工作，分别将对应的数字脉冲数据缓存到对应的寄存器中，并将多路数字脉冲数据和开始采集指令输出给对应的多个数据识别单元；

所述数据识别单元设有多个，以开始采集指令为使能信号，一个数据识别单元对应一个数据同步单元，为对应的一路数字脉冲数据添加一个对应的数据标识符，并将添加了数据标识符的数字脉冲数据输出给对应的数据组包单元；多个数据识别单元同步工作，分别为对应的数字脉冲数据添加数据标识符，并输出给对应的多个数据组包单元；

所述数据组包单元设有多个，一个数据组包单元对应一个数据识别单元，将添加了数据标识符的一路数字脉冲数据打包成数据包，输出给对应的数据缓存单元；多个数据组包单元同步工作，分别将对应的添加了数据标识符的数字脉冲数据打包成数据包，输出给对应的多个数据缓存单元；

所述数据缓存单元设有多个；一个数据缓存单元对应一个数据组包单元，包括一个缓存器，接收对应数据组包单元输出的数据包，将数据包写入缓存器中；多个数据缓存单元同步工作，分别接收对应数据组包单元输出的数据包，并将多个数据包写入对应的缓存器中；

所述DDR控制器单元用于从所述数据缓存单元的缓存器中读取数据，并将读出来的数据储存至DDR储存模块对应的地址中。

3.根据权利要求2所述的细胞分析仪，其特征在于，所述数据缓存单元的缓存器的写入时钟频率是ADC采集模块的采集时钟频率的1/n倍，所述数据组包单元的组包过程所需的时钟周期个数为n，所述n是数据组包单元输出的数据包位宽与输入数据位宽的商，n是大于1的整数。

4.根据权利要求3所述的细胞分析仪，其特征在于，所述数据缓存单元根据数据组包单元输出的数据包位宽来设定缓存器的位宽，使得缓存器的位宽等于数据包的位宽。

5.根据权利要求4所述的细胞分析仪，其特征在于，所述数据缓存单元中的数据缓存器读写数据的方式是异步读写，在数据被读出时，可进行数据写入。

6.根据权利要求5所述的细胞分析仪，其特征在于，所述数据识别单元合并在数据组包单元中，一路数字脉冲数据的数据包对应一个数据标识符。

7.一种如权利要求1-6任意一项所述的细胞分析仪的存储控制方法，其特征在于，包括以下步骤：

S1：向细胞发出恒定的光信号，光信号经过细胞衰减后，在细胞的背光的另一面的不同角度产生不同幅值的光信号；

S2：同步将不同角度的光信号转换成多路模拟脉冲电信号，并输出；

S3：同步对多路模拟脉冲电信号进行放大处理和带通滤波处理，并输出；

S4：同步将处理后的多路模拟脉冲电信号转换成多路数字脉冲数据，并输出；

S5：将多路数字脉冲数据处理后写入DDR储存模块中。

8.根据权利要求7所述的存储控制方法，其特征在于，所述步骤S5进一步包括：

S51：接收数字脉冲数据开始采集指令，并输出；同时进入步骤S52和S57；

S52：同步将ADC采集模块输出的多路数字脉冲数据缓存到寄存器中，并输出；

S53：同步为多路数字脉冲数据添加数据标识符，并输出；

S54：同步将添加了数据标识符的多路数字脉冲数据打包，并输出；

S55：同步将数据包缓存到缓存器中；

S56：从缓存器中读出数据包，并储存到DDR储存模块中；

S57：判断是否收到结束采集指令，若是，进入步骤S58，否则，返回步骤S57；

S58：将结束采集指令输出；

S59：数据同步单元结束对多路数字脉冲数据的缓存操作，进入步骤S56。

9.根据权利要求8所述的存储控制方法，其特征在于，所述步骤S56还进一步包括以下步骤：

S561:接收上电或复位信号；

S562:判断是否收到开始采集指令，若收到，同时进入步骤S563和步骤S565；否则返回步骤S562；

S563：判断是否有任意缓存器到达半满状态，若有，则跳转到写入状态，进入步骤S564，否则返回步骤S563；

S564：将数据依次从对应的半满缓存器中读出，写入到DDR储存模块中，直到将半满缓存器读空，并延时等待T个时钟周期，T为正整数，返回步骤S563；

S565：判断是否收到结束采集指令，若收到，则进入S566步骤；否则，返回步骤S565；

S566：判断是否有缓存器不为空，若是，进入步骤S567，否则，直接进入步骤S568；

S567：把所有数据读出，写入到DDR储存模块中，直到所有缓存器都为空；

S568：结束本次多路脉冲数据同步存储操作。