CN109935211A - 移位寄存器单元、栅极驱动电路、显示装置及驱动方法 - Google Patents

移位寄存器单元、栅极驱动电路、显示装置及驱动方法 Download PDF

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Abstract

一种移位寄存器单元、栅极驱动电路、显示装置及驱动方法。该移位寄存器单元包括第一输入电路、输出电路、第一控制电路、第一复位电路、第二输入电路、传输电路和存储电路。第一输入电路被配置为响应于第一输入信号对第一节点的电平进行控制，输出电路被配置为在第一节点的电平的控制下在输出端提供输出信号，第一控制电路被配置为在第一节点的电平的控制下，对第二节点的电平进行控制，第一复位电路被配置为在第二节点的电平的控制下，对第一节点以及输出端进行复位，存储电路和第二节点电连接，且被配置为稳定第二节点的电平。该移位寄存器单元可以更好地稳定第二节点的电平。

Description

移位寄存器单元、栅极驱动电路、显示装置及驱动方法
技术领域
本公开的实施例涉及一种移位寄存器单元、栅极驱动电路、显示装置及驱动方法。
背景技术
在显示领域特别是OLED(Organic Light-Emitting Diode，有机发光二极管)显示面板中，栅极驱动电路目前一般集成在栅极驱动芯片(GATE IC)中。在集成电路(IC)设计中，芯片的面积是影响芯片成本的主要因素，如何有效地降低芯片面积是技术开发人员需要着重考虑的。
发明内容
本公开至少一实施例提供一种移位寄存器单元，包括第一输入电路、输出电路、第一控制电路、第一复位电路、第二输入电路、传输电路和存储电路。所述第一输入电路被配置为响应于第一输入信号对第一节点的电平进行控制，所述输出电路被配置为在所述第一节点的电平的控制下在输出端提供输出信号，所述第一控制电路被配置为在所述第一节点的电平的控制下，对第二节点的电平进行控制，所述第一复位电路被配置为在所述第二节点的电平的控制下，对所述第一节点以及所述输出端进行复位，所述第二输入电路被配置为响应于选择控制信号对第三节点的电平进行控制，所述传输电路被配置为根据所述第三节点的电平对所述第一节点的电平进行控制，所述存储电路和所述第二节点电连接，且被配置为稳定所述第二节点的电平。
例如，在本公开一些实施例提供的移位寄存器单元中，所述第二输入电路包括选择输入电路和传输控制电路。所述选择输入电路被配置为响应于所述选择控制信号利用第二输入信号对第四节点的电平进行控制；所述传输控制电路和所述第三节点以及所述第四节点连接，且被配置为在所述第四节点的电平的控制下将第一时钟信号传输至所述第三节点。
例如，本公开一些实施例提供的移位寄存器单元还包括第二复位电路，所述第二复位电路被配置为在所述第二节点的电平的控制下对所述第三节点进行复位。
例如，在本公开一些实施例提供的移位寄存器单元中，所述第二复位电路和所述第二节点以及所述第三节点连接。
例如，在本公开一些实施例提供的移位寄存器单元中，所述存储电路包括第一电容，所述选择输入电路包括第一晶体管，所述传输控制电路包括第二晶体管，所述传输电路包括第四晶体管；所述第一电容的第一极和所述第四节点连接，所述第一电容的第二极和所述第二节点连接；所述第一晶体管的栅极被配置为接收所述选择控制信号，所述第一晶体管的第一极被配置为接收所述第二输入信号，所述第一晶体管的第二极和所述第四节点连接；所述第二晶体管的栅极和所述第四节点连接，所述第二晶体管的第一极被配置为接收所述第一时钟信号，所述第二晶体管的第二极和所述第三节点连接；所述第四晶体管的栅极被配置为接收所述第一时钟信号，所述第四晶体管的第一极和所述第三节点连接，所述第四晶体管的第二极和所述第一节点连接。
例如，在本公开一些实施例提供的移位寄存器单元中，所述存储电路包括第一电容，所述选择输入电路包括第一晶体管，所述传输控制电路包括第二晶体管，所述第二复位电路包括第三晶体管，所述传输电路包括第四晶体管；所述第一电容的第一极和所述第四节点连接，所述第一电容的第二极和所述第二节点连接；所述第一晶体管的栅极被配置为接收所述选择控制信号，所述第一晶体管的第一极被配置为接收所述第二输入信号，所述第一晶体管的第二极和所述第四节点连接；所述第二晶体管的栅极和所述第四节点连接，所述第二晶体管的第一极被配置为接收所述第一时钟信号，所述第二晶体管的第二极和所述第三节点连接；所述第三晶体管的栅极和所述第二节点连接，所述第三晶体管的第一极和所述第三节点连接，所述第三晶体管的第二极被配置为接收第一电压；所述第四晶体管的栅极和所述第三节点连接，所述第四晶体管的第一极被配置为接收所述第一时钟信号或第二电压，所述第四晶体管的第二极和所述第一节点连接。
例如，在本公开一些实施例提供的移位寄存器单元中，所述存储电路包括第二电容，所述选择输入电路包括第一晶体管和第一电容，所述传输控制电路包括第二晶体管，所述第二复位电路包括第三晶体管，所述传输电路包括第四晶体管；所述第二电容的第一极和所述第二节点连接，所述第二电容的第二极被配置为接收固定电平；所述第一晶体管的栅极被配置为接收所述选择控制信号，所述第一晶体管的第一极被配置为接收所述第二输入信号，所述第一晶体管的第二极和所述第四节点连接；所述第一电容的第一极和所述第四节点连接，所述第一电容的第二极和所述第三节点连接；所述第二晶体管的栅极和所述第四节点连接，所述第二晶体管的第一极被配置为接收所述第一时钟信号，所述第二晶体管的第二极和所述第三节点连接；所述第三晶体管的栅极和所述第二节点连接，所述第三晶体管的第一极和所述第三节点连接，所述第三晶体管的第二极被配置为接收第一电压；所述第四晶体管的栅极和所述第三节点连接，所述第四晶体管的第一极被配置为接收所述第一时钟信号或第二电压，所述第四晶体管的第二极和所述第一节点连接。
例如，在本公开一些实施例提供的移位寄存器单元中，所述第一控制电路还被配置为在第二时钟信号的控制下，将第二电压传输至所述第二节点；所述输出电路还被配置为接收第三时钟信号，并在所述第一节点的电平的控制下将所述第三时钟信号作为所述输出信号提供至所述输出端；所述第二时钟信号和所述第三时钟信号均为占空比为三分之一的脉冲信号，且所述第三时钟信号和所述第二时钟信号在时序上间隔第一时间，所述第一时间等于所述脉冲信号的周期的三分之二。
例如，在本公开一些实施例提供的移位寄存器单元中，所述第一输入电路包括第五晶体管，所述第一控制电路包括第六晶体管和第七晶体管，所述输出电路包括第八晶体管、第九晶体管和第三电容，所述输出端包括移位信号输出端和驱动信号输出端，所述移位信号输出端以及所述驱动信号输出端被配置为输出所述输出信号；所述第五晶体管的栅极被配置为接收所述第一输入信号，所述第五晶体管的第一极被配置为接收所述第一输入信号或所述第二电压，所述第五晶体管的第二极和所述第一节点连接；所述第六晶体管的栅极被配置为接收所述第二时钟信号，所述第六晶体管的第一极被配置为接收所述第二电压，所述第六晶体管的第二极和所述第二节点连接；所述第七晶体管的栅极和所述第一节点连接，所述第七晶体管的第一极和所述第二节点连接，所述第七晶体管的第二极被配置为接收第一电压；所述第八晶体管的栅极和所述第一节点连接，所述第八晶体管的第一极被配置为接收所述第三时钟信号，所述第八晶体管的第二极和所述移位信号输出端连接；所述第九晶体管的栅极和所述第一节点连接，所述第九晶体管的第一极被配置为接收所述第三时钟信号，所述第九晶体管的第二极和所述驱动信号输出端连接；所述第三电容的第一极和所述第一节点连接，所述第三电容的第二极和所述驱动信号输出端连接。
例如，本公开一些实施例提供的移位寄存器单元还包括第二控制电路，所述第二控制电路被配置为在所述第一时钟信号以及所述第四节点的电平的控制下，对所述第二节点的电平进行控制。
例如，在本公开一些实施例提供的移位寄存器单元中，所述第二控制电路包括第十晶体管和第十一晶体管。所述第十晶体管的栅极被配置为接收所述第一时钟信号，所述第十晶体管的第一极和所述第二节点连接，所述第十晶体管的第二极和所述第十一晶体管的第一极连接，所述第十一晶体管的栅极和所述第四节点连接，所述第十一晶体管的第二极被配置为接收第一电压。
例如，本公开一些实施例提供的移位寄存器单元还包括第三控制电路，所述第三控制电路被配置为响应于所述第一输入信号对所述第二节点的电平进行控制。
例如，在本公开一些实施例提供的移位寄存器单元中，所述第三控制电路包括第十二晶体管，所述第十二晶体管的栅极被配置为接收所述第一输入信号，所述第十二晶体管的第一极和所述第二节点连接，所述第十二晶体管的第二极被配置为接收第一电压。
例如，本公开一些实施例提供的移位寄存器单元还包括第三复位电路和第四复位电路。所述第三复位电路被配置为响应于显示复位信号对所述第一节点进行复位，所述第四复位电路被配置为响应于全局复位信号对所述第一节点进行复位。
例如，在本公开一些实施例提供的移位寄存器单元中，所述第三复位电路包括第十三晶体管，所述第四复位电路包括第十四晶体管；所述第十三晶体管的栅极被配置为接收所述显示复位信号，所述第十三晶体管的第一极和所述第一节点连接，所述第十三晶体管的第二极被配置为接收第一电压；所述第十四晶体管的栅极被配置为接收所述全局复位信号，所述第十四晶体管的第一极和所述第一节点连接，所述第十四晶体管的第二极被配置为接收所述第一电压。
本公开至少一实施例还提供一种栅极驱动电路，包括多个级联的如本公开的实施例提供的移位寄存器单元。
例如，本公开一些实施例提供的栅极驱动电路还包括第一子时钟信号线、第二子时钟信号线和第三子时钟信号线；第3n-2级移位寄存器单元和所述第一子时钟信号线连接以接收用于所述第3n-2级移位寄存器单元的第二时钟信号，所述第3n-2级移位寄存器单元和所述第三子时钟信号线连接以接收用于所述第3n-2级移位寄存器单元的第三时钟信号；第3n-1级移位寄存器单元和所述第二子时钟信号线连接以接收用于所述第3n-1级移位寄存器单元的第二时钟信号，所述第3n-1级移位寄存器单元和所述第一子时钟信号线连接以接收用于所述第3n-1级移位寄存器单元的第三时钟信号；第3n级移位寄存器单元和所述第三子时钟信号线连接以接收用于所述第3n级移位寄存器单元的第二时钟信号，所述第3n级移位寄存器单元和所述第二子时钟信号线连接以接收用于所述第3n级移位寄存器单元的第三时钟信号；n为大于0的整数。
本公开至少一实施例还提供一种显示装置，包括如本公开的实施例提供的栅极驱动电路。
本公开至少一实施例还提供一种如本公开的实施例提供的移位寄存器单元的驱动方法，包括：所述第一输入电路响应于第一输入信号对第一节点的电平进行控制；所述输出电路在所述第一节点的电平的控制下在输出端提供输出信号；所述第一控制电路在所述第一节点的电平的控制下，对第二节点的电平进行控制；所述第一复位电路在所述第二节点的电平的控制下，对所述第一节点以及所述输出端进行复位；所述第二输入电路响应于选择控制信号对第三节点的电平进行控制；所述传输电路根据所述第三节点的电平对所述第一节点的电平进行控制；所述存储电路稳定所述第二节点的电平。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1为本公开一些实施例提供的一种移位寄存器单元的示意图；
图2为本公开一些实施例提供的另一种移位寄存器单元的示意图；
图3为本公开一些实施例提供的再一种移位寄存器单元的示意图；
图4为本公开一些实施例提供的又一种移位寄存器单元的示意图；
图5为本公开一些实施例提供的一种移位寄存器单元的电路图；
图6为本公开一些实施例提供的另一种移位寄存器单元的电路图；
图7为本公开一些实施例提供的再一种移位寄存器单元的电路图；
图8为本公开一些实施例提供的又一种移位寄存器单元的电路图；
图9为本公开一些实施例提供的一种栅极驱动电路的示意图；
图10为本公开一些实施例提供的一种对应于图9所示的栅极驱动电路工作时的信号时序图；
图11为本公开一些实施例提供的第二时钟信号和第三时钟信号的示意图；以及
图12为本公开一些实施例提供的一种显示装置的示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
目前用于OLED的栅极驱动电路通常要用三个子电路组合而成，即检测电路、显示电路和输出两者复合脉冲的连接电路(或门电路)，这样的电路结构非常复杂，无法满足显示面板的高分辨率窄边框的要求。
在对OLED显示面板中的子像素单元进行补偿时，除了在子像素单元中设置像素补偿电路进行内部补偿外，还可以通过设置感测晶体管进行外部补偿。在进行外部补偿时，由移位寄存器单元构成的栅极驱动电路需要向显示面板中的子像素单元分别提供用于扫描晶体管和感测晶体管的驱动信号，例如，在一帧的显示时段提供用于扫描晶体管的扫描驱动信号，在一帧的消隐时段提供用于感测晶体管的感测驱动信号。
在一种外部补偿方法中，栅极驱动电路输出的感测驱动信号是逐行顺序扫描的，例如，在第一帧的消隐时段输出用于显示面板中第一行的子像素单元的感测驱动信号，在第二帧的消隐时段输出用于显示面板中第二行的子像素单元的感测驱动信号，依次类推，以每帧输出对应一行子像素单元的感测驱动信号的频率逐行顺序输出，即完成对该显示面板的逐行顺序补偿。
但是，在采用上述逐行顺序补偿的方法时，可能会产生显示不良问题：一是在进行多帧的扫描显示过程中有一条逐行移动的扫描线；二是因为进行外部补偿的时间点的差异会造成显示面板不同区域的亮度差异比较大，例如，在对显示面板的第100行的子像素单元进行外部补偿时，显示面板的第10行的子像素单元虽然已经进行过外部补偿了，但此时第10行的子像素单元的发光亮度可能已经发生变化，例如发光亮度降低，从而会造成显示面板不同区域的亮度不均匀，在大尺寸的显示面板中这种问题会更加明显。
如上所述，在栅极驱动电路驱动一个显示面板时，如果要实现外部补偿，则需要该栅极驱动电路不仅可以输出用于显示时段的扫描驱动信号，同时还需要输出用于消隐时段的感测驱动信号。
另外，例如，当需要移位寄存器单元输出驱动信号时，需要使得移位寄存器单元中的输出电路的控制端(例如和第一节点连接)的电平保持在高电平；又例如，当不需要移位寄存器单元输出驱动信号时，需要使得上述第一节点的电平保持在低电平；也就是说，第一节点的电平的高低直接影响着该移位寄存器单元的输出，在非输出阶段第一节点的电平应稳定的保持在低电平，否则移位寄存器单元在一帧时间内可能会发生多次输出。
为了更好的控制第一节点的电平，在移位寄存器单元中一般会设置控制电路以及复位电路，例如该控制电路被配置为控制第二节点的电平，该复位电路被配置为在第二节点的电平的控制下控制第一节点的电平。例如，在非输出阶段，为了保证第一节点的电平稳定在低电平，需要使得第二节点的电平保持在高电平。在非输出阶段，如果第二节点的电平未能良好地保持在高电平，则可能导致第一节点的电平发生漂移，从而影响该移位寄存器单元的正常输出。
本公开的至少一实施例提供一种移位寄存器单元，该移位寄存器单元包括第一输入电路、输出电路、第一控制电路、第一复位电路、第二输入电路、传输电路、存储电路。第一输入电路被配置为响应于第一输入信号对第一节点的电平进行控制，输出电路被配置为在第一节点的电平的控制下在输出端提供输出信号，第一控制电路被配置为在第一节点的电平的控制下，对第二节点的电平进行控制，第一复位电路被配置为在第二节点的电平的控制下，对第一节点以及输出端进行复位，第二输入电路被配置为响应于选择控制信号对第三节点的电平进行控制，传输电路被配置为根据第三节点的电平对第一节点的电平进行控制，存储电路和第二节点电连接，且被配置为稳定第二节点的电平。
本公开的实施例还提供对应于上述移位寄存器单元的栅极驱动电路、显示装置及驱动方法。
本公开的实施例提供的移位寄存器单元、栅极驱动电路、显示装置及驱动方法，可以更好地稳定移位寄存器单元中第二节点的电平。例如，在移位寄存器单元不需要输出驱动信号的阶段(非输出阶段)时，可以使得第二节点稳定地保持在高电平，从而使得第一节点的电平不会发生漂移并稳定地保持在低电平，从而可以避免移位寄存器单元发生多次输出。同时，相应的栅极驱动电路以及显示装置还可以实现随机补偿，从而可以避免由于逐行顺序补偿造成的扫描线以及显示亮度不均匀等显示不良问题。
需要说明的是，在本公开的实施例中，随机补偿指的是区别于逐行顺序补偿的一种外部补偿方法，在某一帧的消隐时段可以随机输出对应于显示面板中任意一行的子像素单元的感测驱动信号，以下各实施例与此相同，不再赘述。
另外，在本公开的实施例中，为了说明的目的，定义“一帧”、“每帧”或“某一帧”包括依次进行的显示时段和消隐时段，例如在显示时段中栅极驱动电路输出驱动信号，该驱动信号可以驱动显示面板从第一行到最后一行完成完整的一幅图像的扫描显示，在消隐时段中栅极驱动电路输出驱动信号，该驱动信号可以用于驱动显示面板中的某一行子像素单元中的感测晶体管，以完成该行子像素单元的外部补偿。
下面结合附图对本公开的实施例及其示例进行详细说明。图1为本公开一些实施例提供的一种移位寄存器单元的示意图；图2为本公开一些实施例提供的另一种移位寄存器单元的示意图。
本公开的至少一个实施例提供一种移位寄存器单元10，如图1所示，该移位寄存器单元10包括第一输入电路110、输出电路120、第一控制电路130、第一复位电路140、第二输入电路150、传输电路160和存储电路170。多个该移位寄存器单元10可以级联构建本公开一实施例提供的栅极驱动电路，该栅极驱动电路可以用于显示装置，在显示装置的一帧画面的显示过程中提供驱动信号。
该第一输入电路110被配置为响应于第一输入信号STU1对第一节点Q的电平进行控制，例如对第一节点Q进行充电。例如，第一输入电路110可以被配置为接收第一输入信号STU1和第二电压VDD，第一输入电路110响应于第一输入信号STU1而导通，从而可以利用第二电压VDD对第一节点Q1进行充电。又例如，第一输入电路110也可以不接收第二电压VDD，直接利用第一输入信号STU1对第一节点Q1进行充电。
需要说明的是，在本公开的一些实施例中，第二电压VDD例如为高电平，以下各实施例与此相同，不再赘述。
该输出电路120被配置为在第一节点Q的电平的控制下在输出端OP提供输出信号。例如，如图2所示，在一些实施例中，输出端OP包括移位信号输出端CRT和驱动信号输出端DST，相应地，输出信号包括移位信号CR和驱动信号OUT。例如，输出电路120可以被配置为接收第三时钟信号CLKC，输出电路120在第一节点Q的电平的控制下导通时，可以将第三时钟信号CLKC作为移位信号CR提供至移位信号输出端CRT，并将第三时钟信号CLKC作为驱动信号OUT提供至驱动信号输出端DST。
例如，在一帧的显示时段中，输出电路120输出的移位信号CR可以提供至其它移位寄存器单元10以作为第一输入信号STU1，从而完成显示扫描的逐行移位；输出电路120输出的驱动信号OUT可以驱动显示面板中的某一行子像素单元进行显示扫描。
例如，当多个移位寄存器单元10级联构成一栅极驱动电路时，其中有些移位寄存器单元10可以和一个时钟信号线连接，从而接收由该时钟信号线提供的第一输入信号STU1；或者，有些移位寄存器单元10还可以接收其它级移位寄存器单元10输出的移位信号CR作为第一输入信号STU1。
需要说明的是，在一帧的显示时段中，输出电路120输出的移位信号CR和驱动信号OUT的信号波形可以相同，也可以不同，本公开的实施例对此不作限定。
该第一控制电路130被配置为在第一节点Q的电平的控制下，对第二节点QB的电平进行控制。例如，第一控制电路130和第一节点Q以及第二节点QB连接，且被配置为接收第一电压VGL1和第二电压VDD。例如，当第一节点Q处于高电平时，第一控制电路130可以利用低电平的第一电压VGL1将第二节点QB拉低至低电平。又例如，在一些实施例中，如图2所示，第一控制电路130被配置为接收第二时钟信号CLKB，当第一节点Q处于低电平且第二时钟信号CLKB为高电平时，第一控制电路130可以响应于高电平的第二时钟信号CLKB而导通，从而可以利用高电平的第二电压VDD对第二节点QB进行充电，以将第二节点QB拉高至高电平。
需要说明的是，在本公开的一些实施例中，第一电压VGL1例如为低电平，以下各实施例与此相同，不再赘述。
该第一复位电路140被配置为在第二节点QB的电平的控制下，对第一节点Q以及输出端OP(例如包括移位信号输出端CRT和驱动信号输出端DST)进行复位。例如，如图1所示，第一复位电路140和第一节点Q、第二节点QB以及输出端OP连接，且被配置为接收低电平的第一电压VGL1。例如，当第一复位电路140在第二节点QB的电平的控制下导通时，可以利用低电平的第一电压VGL1对第一节点Q以及输出端OP进行下拉复位。
又例如，在一些实施例中，如图2所示，在输出端OP包括移位信号输出端CRT和驱动信号输出端DST的情形下，第一复位电路140还可以被配置为接收低电平的第三电压VGL2，当第一复位电路140在第二节点QB的电平的控制下导通时，可以利用低电平的第一电压VGL1对第一节点Q以及移位信号输出端CRT进行下拉复位，同时利用低电平的第三电压VGL2对驱动信号输出端DST进行下拉复位。
需要说明的是，在本公开的一些实施例中，也可以利用第一电压VGL1对驱动信号输出端DST进行下拉复位，本公开对此不作限制。另外，在本公开的实施例中，第三电压VGL2例如为低电平，第三电压VGL2可以和第一电压VGL1相同，也可以不同。以下各实施例与此相同，不再赘述。
为了实现随机补偿，如图1所示，在本公开的一些实施例中，移位寄存器单元10包括第二输入电路150和传输电路160。
该第二输入电路150被配置为响应于选择控制信号OE对第三节点N的电平进行控制。例如，如图2所示，在本公开的一些实施例中，第二输入电路150包括选择输入电路151和传输控制电路152。
该选择输入电路151被配置为响应于选择控制信号OE利用第二输入信号STU2对第四节点H的电平进行控制，例如对第四节点H进行充电，并保持第四节点H的电平。例如，在一帧的显示时段中，选择输入电路151可以在选择控制信号OE的控制下而导通，从而利用第二输入信号STU2对第四节点H进行充电。第四节点H的电平(例如高电平)可以从一帧的显示时段一直保持到该帧的消隐时段。
该传输控制电路152和第三节点N以及第四节点H连接，且被配置为在第四节点H的电平的控制下将第一时钟信号CLKA传输至第三节点N。例如，在一些实施例中，传输控制电路152可以被配置为接收第一时钟信号CLKA，当传输控制电路152在第四节点H的电平的控制下导通时可以将第一时钟信号CLKA传输至第三节点N，从而控制第三节点N的电平。例如，在一帧的消隐时段中，当第一时钟信号CLKA为高电平时，传输控制电路152可以将该高电平传输至第三节点N，从而使得第三节点N变为高电平。
该传输电路160被配置为根据第三节点N的电平对第一节点Q的电平进行控制，例如对第一节点Q进行充电。例如，传输电路160和第一节点Q以及第三节点N连接，且被配置为接收第二电压VDD。例如，当传输电路160在第三节点N的电平的控制下导通时可以利用高电平的第二电压VDD对第一节点Q进行充电。又例如，在一些实施例中，传输电路160可以被配置为接收第一时钟信号CLKA，如上所述，当第一时钟信号CLKA为高电平时，传输控制电路152使得第三节点N变为高电平，此时传输电路160在第一时钟信号CLKA的控制下被导通，从而可以将第三节点N的高电平传输至第一节点Q，从而对第一节点Q的电平进行控制，例如对第一节点Q进行充电。
例如，当多个移位寄存器单元10级联构成一栅极驱动电路时，某一级移位寄存器单元10可以接收本级移位寄存器单元10输出的移位信号CR作为第二输入信号STU2；或者，某一级移位寄存器单元10也可以接收其它级移位寄存器单元10输出的移位信号CR作为第二输入信号STU2。
例如，当需要选择某一级移位寄存器单元10在一帧的消隐时段输出驱动信号时，则在一帧的显示时段中当该级移位寄存器单元10输出移位信号CR时，可以将该移位信号CR提供至该级移位寄存器单元10中的选择输入电路151以作为第二输入信号STU2，并使得提供至该级移位寄存器单元10的选择控制信号OE和移位信号CR的波形时序相同，从而使得该级移位寄存器单元10中的选择输入电路151导通。由于选择输入电路151导通，从而可以利用第二输入信号STU2对第四节点H进行充电以拉高第四节点H的电平。然后，第四节点H的高电平可以从该帧的显示时段保持到该帧的消隐时段。
在该帧的消隐时段中，可以使得提供至该级移位寄存器单元10中的传输控制电路152的第一时钟信号CLKA为高电平，该传输控制电路152在第四节点H的高电平的控制下被导通，从而可以将高电平的第一时钟信号CLKA传输至第三节点N，使得第三节点N的电平变为高电平。该级移位寄存器单元10中的传输电路160在第三节点N的高电平的控制下被导通，从而可以利用高电平的第二电压VDD对第一节点Q进行充电以拉高第一节点Q的电平。该级移位寄存器单元10中的输出电路120在第一节点Q的高电平的控制下被导通，从而在输出端提供输出信号，例如在驱动信号输出端DST输出驱动信号OUT。例如，该驱动信号OUT可以用于驱动显示面板中的某一行子像素单元中的感测晶体管，以完成该行子像素单元的外部补偿。
该存储电路170和第二节点QB电连接，且被配置为稳定第二节点QB的电平。例如，在一些实施例中，存储电路170可以包括电容，例如，可以使得该电容的第一极和第二节点QB连接，并使得该电容的第二极被配置为接收固定电平，从而使得该电容可以稳定第二节点QB的电平。例如，当移位寄存器单元10不需要输出驱动信号时，存储电路170可以使得第二节点QB稳定地保持在高电平，从而使得第一节点Q的电平不会发生漂移并稳定地保持在低电平，从而可以避免移位寄存器单元10发生多次输出问题。
例如，如图2所示，在一些实施例中，存储电路170可以被配置为接收第一电压VGL1，例如，当存储电路170包括电容时，可以使得该电容的一极接收第一电压VGL1。
例如，如图3或图4所示，在另一些实施例中，存储电路170还可以和第四节点H连接，例如，当存储电路170包括电容时，可以使得该电容的一极和第四节点H连接。
在本公开的一些实施例提供的移位寄存器单元10中，当存储电路170既与第二节点QB连接又与第四节点H连接时，该存储电路170不仅可以用于稳定第二节点QB的电平，还可以用于稳定第四节点H的电平。
需要说明的是，在本公开的实施例中，高电平和低电平是相对而言的。高电平表示一个较高的电压范围(例如，高电平可以采用5V、10V或其他合适的电压)，且多个高电平可以相同也可以不同。类似地，低电平表示一个较低的电压范围(例如，低电平可以采用0V、-5V、-10V或其他合适的电压)，且多个低电平可以相同也可以不同。例如，高电平的最小值比低电平的最大值大。
另外，需要说明的是，在本公开的实施例中，对一个节点(例如第一节点Q、第二节点QB等)的电平进行控制，包括对该节点进行充电以拉高该节点的电平，或者对该节点进行放电以拉低该节点的电平。例如，可以设置一个与该节点电连接的电容，对该节点进行充电即表示对与该节点电连接的电容进行充电；类似地，对该节点进行放电即表示对与该节点电连接的电容进行放电；通过该电容可以维持该节点的高电平或低电平。
如图2所示，本公开的一些实施例提供的移位寄存器单元10还包括第二复位电路180，该第二复位电路180被配置为在第二节点QB的电平的控制下对第三节点N进行复位。
例如，第二复位电路180和第二节点QB、第三节点N连接，且被配置为接收低电平的第一电压VGL1。例如，当第二节点QB的电平为高电平时，第二复位电路180可以在第二节点QB的电平的控制下导通，从而可以利用低电平的第一电压VGL1对第三节点N进行复位。
在本公开的一些实施例提供的移位寄存器单元10中，当第二节点QB的电平为高电平时，可以通过第二复位电路180将第三节点N的电平拉低至低电平，从而可以使得传输电路160被截止，从而可以避免传输电路160对第一节点Q进行充电，进而可以进一步地避免该移位寄存器单元10发生多次输出问题。
在本公开的一些实施例提供的移位寄存器单元10中，如图2-4所示，第一控制电路130还被配置为在第二时钟信号CLKB的控制下，将第二电压VDD传输至第二节点QB。输出电路120还被配置为接收第三时钟信号CLKC，并在第一节点Q的电平的控制下将第三时钟信号CLKC作为输出信号提供至输出端OP(例如包括移位信号输出端CRT和驱动信号输出端DST)。
图11为本公开一些实施例提供的第二时钟信号和第三时钟信号的示意图。例如，如图11所示，第二时钟信号CLKB和第三时钟信号CLKC均为占空比为三分之一的脉冲信号，且第三时钟信号CLKC和第二时钟信号CLKB在时序上间隔第一时间T1，第一时间T1等于脉冲信号的周期T的三分之二。
如图4所示，本公开的一些实施例提供的移位寄存器单元10还包括第二控制电路210，该第二控制电路210被配置为在第一时钟信号CLKA以及第四节点H的电平的控制下，对第二节点QB的电平进行控制。
例如，第二控制电路210和第二节点QB以及第四节点H连接，且被配置为接收第一时钟信号CLKA以及低电平的第一电压VGL1。例如，在一帧的消隐时段中，当第四节点H为高电平且第一时钟信号CLKA为高电平时，第二控制电路210被导通，从而可以利用低电平的第一电压VGL1对第二节点QB进行下拉。
在本公开的一些实施例提供的移位寄存器单元10中，例如，在一帧的消隐时段中，当第一时钟信号CLKA为高电平且第四节点H为高电平时，移位寄存器单元10中的传输电路160被导通，从而可以对第一节点Q进行充电。在传输电路160对第一节点Q进行充电的同时，通过第二控制电路210将第二节点QB的电平拉低至低电平，可以避免第二节点QB对第一节点Q的影响，使得传输电路160对第一节点Q的充电更充分，从而有利于该移位寄存器单元10在消隐时段正常地输出驱动信号OUT，例如，该驱动信号OUT可以用于驱动显示面板中的某一行子像素单元中的感测晶体管，以完成该行子像素单元的外部补偿。
如图4所示，本公开的一些实施例提供的移位寄存器单元10还包括第三控制电路220。该第三控制电路220被配置为响应于第一输入信号STU1对第二节点QB的电平进行控制。
例如，第三控制电路220和第二节点QB连接，且被配置为接收第一输入信号STU1以及低电平的第一电压VGL1。例如，在一帧的显示时段中，第三控制电路220响应于第一输入信号STU1而导通，从而可以利用低电平的第一电压VGL1对第二节点QB进行下拉复位。将第二节点QB下拉至低电平，可以避免第二节点QB对第一节点Q的影响，从而使得在显示时段中对第一节点Q的充电更充分。
如图4所示，本公开的一些实施例提供的移位寄存器单元10还包括第三复位电路230和第四复位电路240。
该第三复位电路230被配置为响应于显示复位信号STD对第一节点Q进行复位。例如，该第三复位电路230和第一节点Q连接，且被配置为接收显示复位信号STD以及低电平的第一电压VGL1。例如，在一帧的显示时段中，第三复位电路230响应于显示复位信号STD而导通，从而可以利用低电平的第一电压VGL1对第一节点Q进行下拉复位。例如，当多个移位寄存器单元10级联构成一栅极驱动电路时，某一级移位寄存器单元10可以接收其它级移位寄存器单元10输出的移位信号CR作为显示复位信号STD。
该第四复位电路240被配置为响应于全局复位信号TRST对第一节点Q进行复位。例如，该第四复位电路240和第一节点Q连接，且被配置为接收全局复位信号TRST以及低电平的第一电压VGL1。例如，当多个移位寄存器单元10级联构成一栅极驱动电路时，在一帧的显示时段前，各级移位寄存器单元10中的第四复位电路240都响应于全局复位信号TRST而导通，从而使得低电平的第一电压VGL1可以通过第四复位电路240对第一节点Q进行下拉复位。
需要说明的是，在本公开的实施例中，各个节点(第一节点Q、第二节点QB、第三节点N和第四节点H等)和各个输出端(输出端OP、移位信号输出端CRT、驱动信号输出端DST等)均是为了更好地描述电路结构而设置的，并非表示实际存在的部件。节点表示电路结构中相关电路连接的汇合点，即与具有相同节点标识连接的相关电路彼此之间是电连接的。例如，如图4所示，第一控制电路130、第一复位电路140、第二控制电路210、第三控制电路220、存储电路170以及第二复位电路180都和第二节点QB连接，也就是表示这些电路彼此之间是电连接的。
本领域技术人员可以理解，尽管图4中示出了多个控制电路和多个复位电路，然而上述示例并不能限制本公开的保护范围。在实际应用中，技术人员可以根据情况选择使用或不使用上述各电路中的一个或多个，基于前述各电路的各种组合变型均不脱离本公开的原理，对此不再赘述。
在本公开的一些实施例中，图4中所示的移位寄存器单元10可以实现为图5所示的电路结构。如图5所示，该移位寄存器单元10包括：第一晶体管M1至第十七晶体管M17、第一电容C1、第二电容C2以及第三电容C3。图1-图3的移位寄存器单元10可以类似的方式实现，例如，作为存储电路170的电容的一极和第二节点QB连接，另一极和其他对应的节点(例如第四节点H)连接或者被配置为接收固定电平(例如第一电压VGL1)。
如图5所示，选择输入电路151可以实现为第一晶体管M1。第一晶体管M1的栅极被配置为接收选择控制信号OE，第一晶体管M1的第一极被配置为接收第二输入信号STU2，第一晶体管M1的第二极和第四节点H连接。例如，当选择控制信号OE为高电平时，第一晶体管M1导通，从而可以利用第二输入信号STU2对第四节点H进行充电。例如，在一些实施例中，可以使得第二输入信号STU2为该移位寄存器单元10输出的移位信号CR，同时使得选择控制信号OE的信号时序和第二输入信号STU2相同，也就是说，使得选择控制信号OE和第二输入信号STU2同时为高电平。
如图5所示，传输控制电路152可以实现为第二晶体管M2。第二晶体管M2的栅极和第四节点H连接，第二晶体管M2的第一极被配置为接收第一时钟信号CLKA，第二晶体管M2的第二极和第三节点N连接。例如，当第四节点H为高电平时，第二晶体管M2导通，从而可以将第一时钟信号CLKA传输至第三节点N以拉高第三节点N的电平。
如图5所示，第二复位电路180可以实现为第三晶体管M3。第三晶体管M3的栅极和第二节点QB连接，第三晶体管M3的第一极和第三节点N连接，第三晶体管M3的第二极被配置为接收低电平的第一电压VGL1。例如，当第二节点QB的电平为高电平时，第三晶体管M3导通，低电平的第一电压VGL1可以通过第三晶体管M3对第三节点N进行复位。
如图5所示，传输电路160可以包括第四晶体管M4。第四晶体管M4的栅极和第三节点N连接，第四晶体管M4的第一极被配置为接收高电平的第二电压VDD，第四晶体管M4的第二极和第一节点Q连接。例如，当第三节点N的电平为高电平时，第四晶体管M4导通，第二电压VDD可以通过第四晶体管M4对第一节点Q进行充电。
例如，当该移位寄存器单元10不需要输出驱动信号时，第二节点QB的电平为高电平，低电平的第一电压VGL1通过第三晶体管M3对第三节点N进行复位以拉低第三节点N的电平。由于第三节点N为低电平，第四晶体管M4截止，从而可以避免第二电压VDD对第一节点Q进行充电。
如图5所示，第一输入电路110可以实现为第五晶体管M5。第五晶体管的栅极被配置为接收第一输入信号STU1，第五晶体管M5的第一极被配置为接收第二电压VDD，第五晶体管M5的第二极和第一节点Q连接。例如，当多个移位寄存器单元10级联构成一栅极驱动电路时，某一级的移位寄存器单元10可以接收前一级移位寄存器单元10的移位信号CR而作为本级移位寄存器单元10的第一输入信号STU1。例如，当第一输入信号STU1为高电平时，第五晶体管M5导通，高电平的第二电压VDD可以通过第五晶体管M5对第一节点Q进行充电以拉高第一节点Q的电平。
需要说明的是，在本公开的一些实施例中，第五晶体管M5的第一极还可以被配置为接收第一输入信号STU1，第五晶体管M5在第一输入信号STU1的控制下导通时可以直接利用第一输入信号STU1对第一节点Q进行充电。本公开的实施例对第一输入电路110的实现方式不作限定。
如图5所示，输出电路120可以实现为包括第八晶体管M8、第九晶体管M9以及第三电容C3。
第八晶体管M8的栅极和第一节点Q连接，第八晶体管M8的第一极被配置为接收第三时钟信号CLKC，第八晶体管M8的第二极和移位信号输出端CRT连接。
第九晶体管M9的栅极和第一节点Q连接，第九晶体管M9的第一极被配置为接收第三时钟信号CLKC，第九晶体管M9的第二极和驱动信号输出端DST连接。
第三电容C3的第一极和第一节点Q连接，第三电容C3的第二极和驱动信号输出端DST连接。
例如，当第一节点Q为高电平时，第八晶体管M8和第九晶体管M9导通，第八晶体管M8可以将第三时钟信号CLKC作为移位信号CR提供至移位信号输出端CRT，例如该移位信号CR可以提供至相邻的其它移位寄存器单元10以作为第一输入信号STU1或者显示复位信号STD。另外，第九晶体管M9可以将第三时钟信号CLKC作为驱动信号OUT提供至驱动信号输出端DST，例如在一帧的显示时段中，该驱动信号OUT可以驱动显示面板中的某一行子像素单元进行显示扫描；又例如，在一帧的消隐时段中，该驱动信号OUT可以用于驱动显示面板中的某一行子像素单元中的感测晶体管，以完成对该行子像素单元的外部补偿。
在本公开的一些实施例提供的移位寄存器单元10中，通过第三电容C3可以维持第一节点Q的电平。需要说明的是，第三电容C3的第二极也可以与移位信号输出端CRT连接，本公开的实施例对此不作限定。例如，当移位信号输出端CRT或者驱动信号输出端DST输出高电平信号时，该高电平信号可以通过第三电容C3的耦合作用以进一步拉高第一节点Q的电平，从而使得第八晶体管M8和第九晶体管M9被导通的更充分，从而更有利于移位信号CR和驱动信号OUT的输出。
如图5所示，第一控制电路130可以实现为包括第六晶体管M6和第七晶体管M7。
第六晶体管M6的栅极被配置为接收第二时钟信号CLKB，第六晶体管M6的第一极被配置为接收第二电压VDD，第六晶体管M6的第二极和第二节点QB连接。
第七晶体管M7的栅极和第一节点Q连接，第七晶体管M7的第一极和第二节点QB连接，第七晶体管M7的第二极被配置为接收第一电压VGL1。
例如，当第一节点Q的电平为高电平时，第七晶体管M7导通，低电平的第一电压VGL1可以对第二节点QB进行复位。例如，当第一节点Q的电平为低电平且第二时钟信号CLKB为高电平时，第六晶体管M6导通，第七晶体管M7截止，高电平的第二电压VDD可以通过第六晶体管M6对第二节点QB进行充电，从而将第二节点QB的电平拉高至高电平。
如图5所示，第二控制电路210可以实现为包括第十晶体管M10和第十一晶体管M11。
第十晶体管M10的栅极被配置为接收第一时钟信号CLKA，第十晶体管M10的第一极和第二节点QB连接，第十晶体管M10的第二极和第十一晶体管M11的第一极连接，第十一晶体管M11的栅极和第四节点H连接，第十一晶体管M11的第二极被配置为接收第一电压VGL1。例如，当第一时钟信号CLKA为高电平且第四节点H为高电平时，第十晶体管M10以及第十一晶体管M11导通，从而使得低电平的第一电压VGL1可以对第二节点QB进行下拉复位。
如图5所示，第三控制电路220可以实现为第十二晶体管M12。第十二晶体管M12的栅极被配置为接收第一输入信号STU1，第十二晶体管M12的第一极和第二节点QB连接，第十二晶体管M12的第二极被配置为接收第一电压VGL1。例如，当第一输入信号STU1为高电平时，第十二晶体管M12导通，从而可以使得低电平的第一电压VGL1对第二节点QB进行下拉复位。
如图5所示，第一复位电路140可以实现为包括第十五晶体管M15、第十六晶体管M16以及第十七晶体管M17。
第十五晶体管M15的栅极和第二节点QB连接，第十五晶体管M15的第一极和第一节点Q连接，第十五晶体管M15的第二极被配置为接收第一电压VGL1。
第十六晶体管M16的栅极和第二节点QB连接，第十六晶体管M16的第一极和移位信号输出端CRT连接，第十六晶体管M16的第二极被配置为接收第一电压VGL1。
第十七晶体管M17的栅极和第二节点QB连接，第十七晶体管M17的第一极和驱动信号输出端DST连接，第十七晶体管M17的第二极被配置为接收第三电压VGL2。
例如，当第二节点QB为高电平时，第十五晶体管M15和第十六晶体管M16导通，从而使得低电平的第一电压VGL1可以对第一节点Q以及移位信号输出端CRT进行复位；同时第十七晶体管M17导通，从而使得低电平的第三电压VGL2可以对驱动信号输出端DST进行复位。
需要说明的是，在本公开的一些实施例中，第十七晶体管M17的第二极也可以被配置为接收第一电压VGL1，从而利用第一电压VGL1对驱动信号输出端DST进行复位。
如图5所示，第三复位电路230可以实现为第十三晶体管M13。第十三晶体管M13的栅极被配置为接收显示复位信号STD，第十三晶体管M13的第一极和第一节点Q连接，第十三晶体管M13的第二极被配置为接收第一电压VGL1。
例如，当多个移位寄存器单元10级联构成一栅极驱动电路时，某一级的移位寄存器单元10可以接收后一级移位寄存器单元10的移位信号CR而作为本级移位寄存器单元10的显示复位信号STD。例如，当显示复位信号STD为高电平时，第十三晶体管M13导通，从而使得低电平的第一电压VGL1可以对第一节点Q进行下拉复位。
如图5所示，第四复位电路240可以实现为第十四晶体管M14。第十四晶体管M14的栅极被配置为接收全局复位信号TRST，第十四晶体管M14的第一极和第一节点Q连接，第十四晶体管M14的第二极被配置为接收第一电压VGL1。
例如，当多个移位寄存器单元10级联构成一栅极驱动电路时，在一帧的显示时段前，各级移位寄存器单元10中的第十四晶体管M14都响应于全局复位信号TRST而导通，从而实现该栅极驱动电路的全局复位。
如图5所示，存储电路170可以实现为第一电容C1，第一电容C1的第一极和第四节点H连接，第一电容C1的第二极和第二节点QB连接。第一电容C1可以稳定第二节点QB的电平。例如，当第二时钟信号CLKB为高电平时，第二电压VDD通过第六晶体管M6对第二节点QB进行充电，从而可以将第二节点QB的电平拉高至高电平。然后，当第二时钟信号CLKB变为低电平时，第六晶体管M6截止，即对第二节点QB的充电路径被截止，此时由于第一电容C1和第二节点QB连接，所以第一电容C1可以维持第二节点QB的高电平，避免第二节点QB的电平发生漂移而对第一节点Q的电平造成影响。
在本公开的一些实施例提供的移位寄存器单元10中，第一电容C1除了和第二节点QB连接外，还与第四节点H连接，从而使得第一电容C1还可以用于稳定第四节点H的电平。采用这种方式可以使得第一电容C1被复用，从而可以节省电容数量，从而简化电路结构，减小采用该移位寄存器单元10的显示装置的边框尺寸，更有利于提高该显示装置的PPI。
在本公开的一些实施例中，移位寄存器单元10还可以实现为图6所示的电路结构。下面只描述图6所示的移位寄存器单元10和图5所示的移位寄存器单元10的区别，相同之处在此不再赘述。
如图6所示，在该移位寄存器单元10中不包括第二复位电路180，即不包括第三晶体管M3。
如图6所示，在该移位寄存器单元10中，第四晶体管M4的栅极被配置为接收第一时钟信号CLKA，第四晶体管M4的第一极和第三节点N连接，第四晶体管M4的第二极和第一节点Q连接。例如，当第四节点H的电平为高电平且第一时钟信号CLKA为高电平时，第二晶体管M2和第四晶体管M4均导通，从而使得高电平的第一时钟信号CLKA可以通过第二晶体管M2以及第四晶体管M4对第一节点Q进行充电。
在本公开的一些实施例中，移位寄存器单元10还可以实现为图7所示的电路结构。下面只描述图7所示的移位寄存器单元10和图5所示的移位寄存器单元10的区别，相同之处在此不再赘述。
如图7所示，在该移位寄存器单元10中，选择输入电路151实现为包括第一晶体管M1以及第一电容C1，存储电路170实现为第二电容C2。
如图7所示，第一电容C1的第一极和第四节点H连接，第一电容C1的第二极和第三节点N连接。第二电容C2的第一极和第二节点QB连接，第二电容C2的第二极被配置为接收固定电平，例如，被配置为接收第一电压VGL1。本公开的实施例对第二电容C2的连接方式不作限定，第二电容C2的第二极还可以接收其它固定电平，例如接收第二电压VDD、第三电压VGL2等。在本公开的一些实施例提供的移位寄存器单元10中，第二电容C2可以用于稳定第二节点QB的电平。
在本公开的一些实施例中，移位寄存器单元10还可以实现为图8所示的电路结构。下面只描述图8所示的移位寄存器单元10和图7所示的移位寄存器单元10的区别，相同之处在此不再赘述。
如图8所示，第一电容C1的第一极和第四节点H连接，第一电容C1的第二极被配置为接收第一电压VGL1。需要说明的是，本公开的实施例对第一电容C1的连接方式不作限定，例如第一电容C1的第二极还可以被配置为接收其它固定电平，例如接收第二电压VDD、第三电压VGL2等。
需要说明的是，本公开的实施例提供的移位寄存器单元10中的晶体管均以N型晶体管为例进行说明。
本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。此外，按照晶体管的特性可以将晶体管分为N型和P型晶体管。当晶体管为N型晶体管时，开启电压为高电平电压(例如，5V、10V或其他合适的电压)，关闭电压为低电平电压(例如，0V、-5V、-10V或其他合适的电压)；以下各实施例中的晶体管也均以N型晶体管为例进行说明，不再赘述。本公开的实施例包括但不限于此，例如本公开的实施例提供的移位寄存器单元中的一个或多个晶体管也可以采用P型晶体管。当晶体管为P型晶体管时，开启电压为低电平电压(例如，0V、-5V、-10V或其他合适的电压)，关闭电压为高电平电压(例如，5V、10V或其他合适的电压)。
如前所述，在本公开的实施例提供的移位寄存器单元10中，可以利用第一电容C1稳定第四节点H的电平或第二节点QB的电平，利用第二电容C2稳定第二节点QB的电平，利用第三电容C3稳定第一节点Q的电平。第一电容C1、第二电容C2和第三电容C3可以是通过工艺制程制作的电容器件，例如通过制作专门的电容电极来实现电容器件，该电容的各个电极可以通过金属层、半导体层(例如掺杂多晶硅)等实现，或者在一些示例中，通过设计电路布线参数使得第一电容C1、第二电容C2和第三电容C3也可以通过各个器件之间的寄生电容实现。第一电容C1、第二电容C2和第三电容C3的连接方式不局限于上面描述的方式，也可以为其他适用的连接方式，只要能存储写入到第四节点H、第二节点QB和第一节点Q的电平即可。
本公开的一些实施例还提供一种栅极驱动电路20，如图9所示，该栅极驱动电路20包括多个级联的移位寄存器单元10，其中任意一个或多个移位寄存器单元10可以采用本公开的实施例提供的移位寄存器单元10的结构或其变型。图9中的A1、A2、A3和A4表示四个级联的移位寄存器单元10。当该栅极驱动电路20用于驱动一显示面板时，A1、A2、A3以及A4的输出信号可以分别驱动显示面板中的四行子像素单元。例如，A1、A2、A3以及A4可以分别驱动显示面板的第一行、第二行、第三行和第四行子像素单元。
本公开的实施例提供的栅极驱动电路20，可以稳定第二节点QB的电平，当不需要输出驱动信号时，可以使得第二节点QB稳定地保持在高电平，从而使得第一节点Q的电平不会发生漂移并稳定地保持在低电平，从而可以避免该栅极驱动电路20发生多次输出问题。同时该栅极驱动电路20还可以实现随机补偿，从而可以避免由于逐行顺序补偿造成的扫描线以及显示亮度不均匀等显示不良问题。
下面以图9所示的栅极驱动电路20为例，对栅极驱动电路20中的信号线进行说明。
如图9所示，栅极驱动电路20包括第一子时钟信号线CLK_1、第二子时钟信号线CLK_2和第三子时钟信号线CLK_3。
第3n-2级移位寄存器单元(例如第一级移位寄存器单元A1)和第一子时钟信号线CLK_1连接以接收用于第3n-2级移位寄存器单元的第二时钟信号CLKB，第3n-2级移位寄存器单元和第三子时钟信号线CLK_3连接以接收用于第3n-2级移位寄存器单元的第三时钟信号CLKC。
第3n-1级移位寄存器单元(例如第二级移位寄存器单元A2)和第二子时钟信号线CLK_2连接以接收用于第3n-1级移位寄存器单元的第二时钟信号CLKB，第3n-1级移位寄存器单元和第一子时钟信号线CLK_1连接以接收用于第3n-1级移位寄存器单元的第三时钟信号CLKC。
第3n级移位寄存器单元(例如第三级移位寄存器单元A3)和第三子时钟信号线CLK_3连接以接收用于第3n级移位寄存器单元的第二时钟信号CLKB，第3n级移位寄存器单元和第二子时钟信号线CLK_2连接以接收用于第3n级移位寄存器单元的第三时钟信号CLKC；n为大于零的整数。
关于第一子时钟信号线CLK_1、第二子时钟信号线CLK_2和第三子时钟信号线CLK_3提供的信号时序如图10所示。如图10所示，第一子时钟信号线CLK_1、第二子时钟信号线CLK_2和第三子时钟信号线CLK_3提供的信号均为占空比为三分之一的脉冲信号。
在本公开的实施例提供的栅极驱动电路20中，通过三条子时钟信号线向各级移位寄存器单元10提供第二时钟信号CLKB以及第三时钟信号CLKC，可以节省信号线的数量，从而简化电路结构，减小采用该栅极驱动电路20的显示装置的边框尺寸，更有利于提高该显示装置的PPI。
如图9所示，栅极驱动电路20还包括第四子时钟信号线CLK_4、第五子时钟信号线CLK_5、第六子时钟信号线CLK_6和第七子时钟信号线CLK_7。
例如，栅极驱动电路20中的每一级移位寄存器单元10都和第四子时钟信号线CLK_4连接以接收第二电压VDD。栅极驱动电路20中的每一级移位寄存器单元10都和第五子时钟信号线CLK_5连接以接收全局复位信号TRST。栅极驱动电路20中的每一级移位寄存器单元10都和第六子时钟信号线CLK_6连接以接收第一时钟信号CLKA。栅极驱动电路20中的每一级移位寄存器单元10都和第七子时钟信号线CLK_7连接以接收选择控制信号OE。
如图9所示，除了第一级移位寄存器单元10外，其它级移位寄存器单元10和前一级移位寄存器单元10连接以接收移位信号CR并作为第一输入信号STU1。除了最后一级移位寄存器单元10外，其它级移位寄存器单元10和后一级移位寄存器单元10连接以接收移位信号CR并作为显示复位信号STD。
需要说明的是，图9中所示的级联关系仅是一种示例，根据本公开的描述，还可以根据实际情况采用其它级联方式。
例如，在一些实施例中，图9所示的栅极驱动电路20中的移位寄存器单元10可以采用图5中所示的电路结构，图10示出了图9所示的栅极驱动电路20工作时的信号时序图。
在图10中，H<1>表示第一级移位寄存器单元10中的第四节点H，第一级移位寄存器单元10对应显示面板中的第一行子像素单元。Q<1>表示第一级移位寄存器单元10中的第一节点Q。QB<1>表示第一级移位寄存器单元10中的第二节点QB。括号中的数字表示移位寄存器单元10对应的显示面板中的子像素单元的行数，以下各实施例与此相同，不再赘述。
STU表示提供至第一级移位寄存器单元10的第一输入信号，CR<1>表示第一级移位寄存器单元10输出的移位信号CR，OUT<1>表示第一级移位寄存器单元10输出的驱动信号OUT。例如，如图10所示，在本实施例中，CR<1>和OUT<1>相同。
1F表示第一帧，DS表示第一帧中的显示时段，BL表示第一帧中的消隐时段。需要说明的是，图10所示的信号时序图中的信号电平只是示意性的，不代表真实电平值。
下面结合图10中的信号时序图以及图5所示的移位寄存器单元10，对图9中所示的栅极驱动电路20的工作原理进行说明。
在第一帧1F的显示时段DS中，针对第一级移位寄存器单元10的工作过程描述如下。
在第一阶段1中，第一子时钟信号线CLK_1提供高电平，由于第一级移位寄存器单元10和第一子时钟信号线CLK_1连接以接收第二时钟信号CLKB，所以在第一阶段1中第一级移位寄存器单元10接收的第二时钟信号CLKB为高电平。如图5所示，第六晶体管M6在高电平的第二时钟信号CLKB的控制下被导通，高电平的第二电压VDD通过第六晶体管M6对第二节点QB<1>进行充电，从而使得第二节点QB<1>被拉高至高电平。由于第二节点QB<1>为高电平，所以第十五晶体管M15、第十六晶体管M16以及第十七晶体管M17被导通，从而可以对第一节点Q<1>、移位信号输出端CRT以及驱动信号输出端DST进行复位。
在第二阶段2中，第一级移位寄存器单元10接收的第一输入信号STU为高电平，所以第五晶体管M5导通，从而使得高电平的第二电压VDD可以通过第五晶体管M5对第一节点Q<1>进行充电，使得第一节点Q<1>被拉高至高电平。第八晶体管M8和第九晶体管M9在第一节点Q<1>的电平的控制下被导通，但由于此时第三子时钟信号线CLK_3提供的第三时钟信号CLKC为低电平，所以第一级移位寄存器单元10输出的移位信号CR<1>和驱动信号OUT<1>为低电平。在第二阶段2对第一级移位寄存器单元10中第一节点完成预充电操作。
同时，在第二阶段2中，由于第一节点Q<1>变为高电平，所以第七晶体管M7导通。另外，由于第一输入信号为高电平，所以第十二晶体管M12导通。低电平的第一电压VGL1可以通过第七晶体管M7以及第十二晶体管M12对第二节点QB<1>进行复位操作，从而使得第二节点QB<1>的电平被拉低至低电平。将第二节点QB<1>的电平拉低至低电平可以避免第二节点QB<1>的电平对第一节点Q<1>的预充电操作造成影响。
在第三阶段3中，第三子时钟信号线CLK_3提供的第三时钟信号CLKC变为高电平，所以第一级移位寄存器单元10输出的移位信号CR<1>和驱动信号OUT<1>变为高电平。例如，第一级移位寄存器单元10输出的移位信号CR<1>可以提供至第二级移位寄存器单元10以作为第一输入信号STU1，第一级移位寄存器单元10输出的驱动信号OUT<1>可以提供至显示面板中的第一行子像素单元，以驱动该行子像素单元进行显示操作。
另外，由于第三电容C3的耦合作用，第一级移位寄存器单元10输出的高电平的驱动信号OUT<1>可以对第一节点Q<1>的电平进行耦合上拉，从而使得第一节点Q<1>的电平进一步被拉高。相对于第二阶段2，第一节点Q<1>的电平在第三阶段3中更高，从而使得第七晶体管M7被导通的更充分，从而使得第二节点QB<1>电平被拉的更低。
在第四阶段4中，由于第二级移位寄存器单元10和第一子时钟信号线CLK_1连接以接收第三时钟信号CLKC，所以第二级移位寄存器单元10在第四阶段4输出高电平的移位信号CR，该移位信号CR被提供至第一级移位寄存器单元10以作为显示复位信号STD。由于显示复位信号STD为高电平，所以第十三晶体管M13导通，从而使得低电平的第一电压VGL1通过第十三晶体管M13对第一节点Q<1>进行下拉复位，从而使得第一节点Q<1>的电平被拉低至低电平。
由于第一节点Q<1>的电平为低电平，所以第七晶体管M7截止。同时由于第一级移位寄存器单元10在第四阶段4接收的第二时钟信号CLKB为高电平，所以第六晶体管M6导通，高电平的第二电压VDD可以对第二节点QB<1>进行充电，以使得第二节点QB<1>的电平被拉高至高电平。第七晶体管M7、第十六晶体管M16以及第十七晶体管M17在第二节点QB<1>的电平的控制下被导通，从而可以对第一节点Q<1>、移位信号输出端CRT以及驱动信号输出端DST进行复位，所以使得第一级移位寄存器单元10输出的移位信号CR<1>以及驱动信号OUT<1>变为低电平。
然后，显示时段DS的其余时间里，由于第一电容C1可以维持第二节点QB<1>的高电平，所以即使第一级移位寄存器单元10接收的第二时钟信号CLKB变为低电平，也不会影响第二节点QB<1>的电平，从而可以避免第二节点QB<1>的电平发生漂移，避免第一节点Q<1>的电平在移位寄存器单元10不需要输出驱动信号时被拉高至高电平，从而可以避免该移位寄存器单元10发生多次输出问题。
第一级移位寄存器单元10驱动显示面板中第一行的子像素单元完成显示操作后，依次类推，第二级、第三级等移位寄存器单元10逐行驱动显示面板中的子像素单元完成一帧的显示驱动。至此，第一帧的显示时段结束。
同时在第一帧1F的显示时段DS中还对第四节点H<1>进行充电，例如，当第一帧1F中需要对第一行子像素单元进行补偿时，则在第一帧1F的显示时段DS中还进行如下操作。
在第三阶段3中，使得第七子时钟信号线CLK_7提供的选择控制信号OE为高电平，所以第一晶体管M1被导通。同时可以使得第一级移位寄存器单元10接收的第二输入信号STU2和第一级移位寄存器单元输出的移位信号CR<1>相同，从而高电平的第二输入信号STU2可以对第四节点H<1>进行充电，使得第四节点H<1>的电平被拉高至高电平。
需要说明的是，上述对第四节点H<1>的充电过程仅是一种示例，本公开的实施例包括但不限于此。例如，第一级移位寄存器单元10接收的第二输入信号STU2还可以和其它级移位寄存器单元10输出的移位信号CR相同，同时使得提供至第七子时钟信号线CLK_7的信号和该第二输入信号STU2的信号时序相同即可。
第四节点H<1>的高电位可以一直保持到第一帧1F的消隐时段BL中。当第一帧1F中需要对第一行子像素单元进行补偿时，则在第一帧1F的消隐时段BL中进行如下操作。
在第五阶段5中，第六子时钟信号线CLK_6提供的第一时钟信号CLKA为高电平，由于在此阶段第四节点H<1>保持高电平，所以第二晶体管M2导通，高电平的第一时钟信号CLKA通过第二晶体管M2传输至第三节点N，从而使得第三节点N变为高电平。第四晶体管M4在第三节点N的控制下导通，所以高电平的第二电压VDD可以对第一节点Q<1>进行充电，第一节点Q<1>的电平被上拉至高电平。
同时，在第五阶段5中，由于第一时钟信号CLKA为高电平且第四节点H<1>为高电平，所以第十晶体管M10以及第十一晶体管M11被导通，从而使得低电平的第一电压VGL1可以对第二节点QB<1>进行复位，从而使得第二节点QB<1>的电平被拉低至低电平。
在第六阶段6中，第三子时钟信号线CLK_3提供的第三时钟信号CLKC变为高电平，所以第一级移位寄存器单元10输出的移位信号CR<1>以及驱动信号OUT<1>变为高电平。例如，该驱动信号OUT<1>可以用于驱动显示面板中的第一行子像素单元中的感测晶体管，以实现外部补偿。
同时，在第六阶段6中，由于第三电容C3的耦合作用，第一节点Q<1>的电平被进一步拉高。
在第七阶段7中，由于第三电容C3的保持作用，第一节点Q<1>仍然保持高电平，所以第八晶体管M8以及第九晶体管M9保持导通。但由于第三子时钟信号线CLK_3提供的第三时钟信号CLKC变为低电平，所以第一级移位寄存器单元10输出的移位信号CR<1>以及驱动信号OUT<1>变为低电平。同时由于第三电容C3的耦合作用，第一节点Q<1>的电平也会下降。
在第八阶段8中，第五子时钟信号线CLK_5和第七子时钟信号线CLK_7提供高电平，栅极驱动电路20中的每一级移位寄存器单元10中的第十四晶体管M14被导通，从而可以对每一级移位寄存器单元10中的第一节点Q进行复位；栅极驱动电路20中的每一级移位寄存器单元10中的第一晶体管M1被导通，由于此时接收的第二输入信号STU2为低电平，所以可以对每一级移位寄存器单元10中的第四节点H进行复位，从而完成全局复位。
至此，第一帧的驱动时序结束。后续在第二帧、第三帧等更多阶段中对栅极驱动电路的驱动可以参考上述描述，这里不再赘述。
需要说明是，在上述对随机补偿的工作原理进行描述时，是以第一帧的消隐时段输出对应于显示面板的第一行子像素单元的驱动信号为例进行说明的，本公开对此不作限定。例如，当在某一帧的消隐时段中需要输出对应于显示面板的第n行子像素单元的驱动信号时，则需要在该帧的显示时段DS中将对应的第四节点H上拉至高电平，同时在该帧的消隐时段BL中，提供高电平的第一时钟信号CLKA以拉高第一节点Q的电平，然后在需要输出高电平的驱动信号时，提供高电平的第三时钟信号CLKC，n为大于零的整数。
另外，在本公开的实施例中，两个信号时序相同指的是位于高电平的时间同步，而并不要求两个信号的幅值相同。
本公开的一些实施例还提供一种显示装置1，如图12所示，该显示装置1包括本公开实施例提供的栅极驱动电路20以及多个呈阵列排布的子像素单元510。例如，该显示装置1还包括显示面板50，多个子像素单元510构成的像素阵列设置在显示面板50中。
栅极驱动电路20中的每一个移位寄存器单元10输出的驱动信号OUT分别提供至不同行的子像素单元510，例如，栅极驱动电路20通过栅线GL与子像素单元510电连接。栅极驱动电路20用于提供驱动信号OUT至像素阵列，例如该驱动信号OUT可以用于驱动子像素单元510中的扫描晶体管和感测晶体管。
例如，该显示装置1还可以包括数据驱动电路30，该数据驱动电路30用于提供数据信号至像素阵列。例如，数据驱动电路30通过数据线DL与子像素单元510电连接。
需要说明的是，本实施例中的显示装置1可以为：液晶面板、液晶电视、显示器、OLED面板、OLED电视、电子纸显示装置、手机、平板电脑、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
本公开的实施例提供的显示装置1的技术效果可以参考上述实施例中关于栅极驱动电路20的相应描述，这里不再赘述。
本公开的实施例还提供一种驱动方法，可以用于驱动本公开的实施例提供的移位寄存器单元10，多个该移位寄存器单元10可以级联构建本公开一实施例提供的栅极驱动电路，该栅极驱动电路用于驱动显示面板显示至少一帧画面。
该驱动方法包括：第一输入电路110响应于第一输入信号STU1对第一节点Q的电平进行控制；输出电路120在第一节点Q的电平的控制下在输出端OP提供输出信号；第一控制电路130在第一节点Q的电平的控制下，对第二节点QB的电平进行控制；第一复位电路140在第二节点QB的电平的控制下，对第一节点Q以及输出端OP进行复位，例如输出端OP包括移位信号输出端CRT以及驱动信号输出端DST；第二输入电路150响应于选择控制信号OE对第三节点N的电平进行控制；传输电路160根据第三节点N的电平对第一节点Q的电平进行控制；存储电路170稳定第二节点QB的电平。
需要说明的是，关于本公开的实施例提供的驱动方法的详细描述和技术效果可以参考本公开的实施例中对于移位寄存器单元10和栅极驱动电路20的工作原理的描述，这里不再赘述。
以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以权利要求的保护范围为准。

Claims (19)

1.一种移位寄存器单元，包括第一输入电路、输出电路、第一控制电路、第一复位电路、第二输入电路、传输电路和存储电路；其中，
所述第一输入电路被配置为响应于第一输入信号对第一节点的电平进行控制，
所述输出电路被配置为在所述第一节点的电平的控制下在输出端提供输出信号，
所述第一控制电路被配置为在所述第一节点的电平的控制下，对第二节点的电平进行控制，
所述第一复位电路被配置为在所述第二节点的电平的控制下，对所述第一节点以及所述输出端进行复位，
所述第二输入电路被配置为响应于选择控制信号对第三节点的电平进行控制，
所述传输电路被配置为根据所述第三节点的电平对所述第一节点的电平进行控制，
所述存储电路和所述第二节点电连接，且被配置为稳定所述第二节点的电平。
2.根据权利要求1所述的移位寄存器单元，其中，所述第二输入电路包括选择输入电路和传输控制电路，
所述选择输入电路被配置为响应于所述选择控制信号利用第二输入信号对第四节点的电平进行控制；
所述传输控制电路和所述第三节点以及所述第四节点连接，且被配置为在所述第四节点的电平的控制下将第一时钟信号传输至所述第三节点。
3.根据权利要求2所述的移位寄存器单元，还包括第二复位电路，其中，
所述第二复位电路被配置为在所述第二节点的电平的控制下对所述第三节点进行复位。
4.根据权利要求3所述的移位寄存器单元，其中，所述第二复位电路和所述第二节点以及所述第三节点连接。
5.根据权利要求2所述的移位寄存器单元，其中，所述存储电路包括第一电容，所述选择输入电路包括第一晶体管，所述传输控制电路包括第二晶体管，所述传输电路包括第四晶体管；
所述第一电容的第一极和所述第四节点连接，所述第一电容的第二极和所述第二节点连接；
所述第一晶体管的栅极被配置为接收所述选择控制信号，所述第一晶体管的第一极被配置为接收所述第二输入信号，所述第一晶体管的第二极和所述第四节点连接；
所述第二晶体管的栅极和所述第四节点连接，所述第二晶体管的第一极被配置为接收所述第一时钟信号，所述第二晶体管的第二极和所述第三节点连接；
所述第四晶体管的栅极被配置为接收所述第一时钟信号，所述第四晶体管的第一极和所述第三节点连接，所述第四晶体管的第二极和所述第一节点连接。
6.根据权利要求3所述的移位寄存器单元，其中，所述存储电路包括第一电容，所述选择输入电路包括第一晶体管，所述传输控制电路包括第二晶体管，所述第二复位电路包括第三晶体管，所述传输电路包括第四晶体管；
所述第一电容的第一极和所述第四节点连接，所述第一电容的第二极和所述第二节点连接；
所述第一晶体管的栅极被配置为接收所述选择控制信号，所述第一晶体管的第一极被配置为接收所述第二输入信号，所述第一晶体管的第二极和所述第四节点连接；
所述第二晶体管的栅极和所述第四节点连接，所述第二晶体管的第一极被配置为接收所述第一时钟信号，所述第二晶体管的第二极和所述第三节点连接；
所述第三晶体管的栅极和所述第二节点连接，所述第三晶体管的第一极和所述第三节点连接，所述第三晶体管的第二极被配置为接收第一电压；
所述第四晶体管的栅极和所述第三节点连接，所述第四晶体管的第一极被配置为接收所述第一时钟信号或第二电压，所述第四晶体管的第二极和所述第一节点连接。
7.根据权利要求3所述的移位寄存器单元，其中，所述存储电路包括第二电容，所述选择输入电路包括第一晶体管和第一电容，所述传输控制电路包括第二晶体管，所述第二复位电路包括第三晶体管，所述传输电路包括第四晶体管；
所述第二电容的第一极和所述第二节点连接，所述第二电容的第二极被配置为接收固定电平；
所述第一晶体管的栅极被配置为接收所述选择控制信号，所述第一晶体管的第一极被配置为接收所述第二输入信号，所述第一晶体管的第二极和所述第四节点连接；
所述第一电容的第一极和所述第四节点连接，所述第一电容的第二极和所述第三节点连接；
所述第二晶体管的栅极和所述第四节点连接，所述第二晶体管的第一极被配置为接收所述第一时钟信号，所述第二晶体管的第二极和所述第三节点连接；
所述第三晶体管的栅极和所述第二节点连接，所述第三晶体管的第一极和所述第三节点连接，所述第三晶体管的第二极被配置为接收第一电压；
所述第四晶体管的栅极和所述第三节点连接，所述第四晶体管的第一极被配置为接收所述第一时钟信号或第二电压，所述第四晶体管的第二极和所述第一节点连接。
8.根据权利要求1所述的移位寄存器单元，其中，
所述第一控制电路还被配置为在第二时钟信号的控制下，将第二电压传输至所述第二节点；
所述输出电路还被配置为接收第三时钟信号，并在所述第一节点的电平的控制下将所述第三时钟信号作为所述输出信号提供至所述输出端；
所述第二时钟信号和所述第三时钟信号均为占空比为三分之一的脉冲信号，且所述第三时钟信号和所述第二时钟信号在时序上间隔第一时间，所述第一时间等于所述脉冲信号的周期的三分之二。
9.根据权利要求8所述的移位寄存器单元，其中，所述第一输入电路包括第五晶体管，所述第一控制电路包括第六晶体管和第七晶体管，所述输出电路包括第八晶体管、第九晶体管和第三电容，所述输出端包括移位信号输出端和驱动信号输出端，所述移位信号输出端以及所述驱动信号输出端被配置为输出所述输出信号；
所述第五晶体管的栅极被配置为接收所述第一输入信号，所述第五晶体管的第一极被配置为接收所述第一输入信号或所述第二电压，所述第五晶体管的第二极和所述第一节点连接；
所述第六晶体管的栅极被配置为接收所述第二时钟信号，所述第六晶体管的第一极被配置为接收所述第二电压，所述第六晶体管的第二极和所述第二节点连接；
所述第七晶体管的栅极和所述第一节点连接，所述第七晶体管的第一极和所述第二节点连接，所述第七晶体管的第二极被配置为接收第一电压；
所述第八晶体管的栅极和所述第一节点连接，所述第八晶体管的第一极被配置为接收所述第三时钟信号，所述第八晶体管的第二极和所述移位信号输出端连接；
所述第九晶体管的栅极和所述第一节点连接，所述第九晶体管的第一极被配置为接收所述第三时钟信号，所述第九晶体管的第二极和所述驱动信号输出端连接；
所述第三电容的第一极和所述第一节点连接，所述第三电容的第二极和所述驱动信号输出端连接。
10.根据权利要求2所述的移位寄存器单元，还包括第二控制电路，其中，
所述第二控制电路被配置为在所述第一时钟信号以及所述第四节点的电平的控制下，对所述第二节点的电平进行控制。
11.根据权利要求10所述的移位寄存器单元，其中，所述第二控制电路包括第十晶体管和第十一晶体管，
所述第十晶体管的栅极被配置为接收所述第一时钟信号，所述第十晶体管的第一极和所述第二节点连接，所述第十晶体管的第二极和所述第十一晶体管的第一极连接，
所述第十一晶体管的栅极和所述第四节点连接，所述第十一晶体管的第二极被配置为接收第一电压。
12.根据权利要求1所述的移位寄存器单元，还包括第三控制电路，其中，
所述第三控制电路被配置为响应于所述第一输入信号对所述第二节点的电平进行控制。
13.根据权利要求12所述的移位寄存器单元，其中，所述第三控制电路包括第十二晶体管，
所述第十二晶体管的栅极被配置为接收所述第一输入信号，所述第十二晶体管的第一极和所述第二节点连接，所述第十二晶体管的第二极被配置为接收第一电压。
14.根据权利要求1所述的移位寄存器单元，还包括第三复位电路和第四复位电路，其中，
所述第三复位电路被配置为响应于显示复位信号对所述第一节点进行复位，所述第四复位电路被配置为响应于全局复位信号对所述第一节点进行复位。
15.根据权利要求14所述的移位寄存器单元，其中，所述第三复位电路包括第十三晶体管，所述第四复位电路包括第十四晶体管；
所述第十三晶体管的栅极被配置为接收所述显示复位信号，所述第十三晶体管的第一极和所述第一节点连接，所述第十三晶体管的第二极被配置为接收第一电压；
所述第十四晶体管的栅极被配置为接收所述全局复位信号，所述第十四晶体管的第一极和所述第一节点连接，所述第十四晶体管的第二极被配置为接收所述第一电压。
16.一种栅极驱动电路，包括多个级联的如权利要求1-15任一所述的移位寄存器单元。
17.根据权利要求16所述的栅极驱动电路，还包括第一子时钟信号线、第二子时钟信号线和第三子时钟信号线；其中，
第3n-2级移位寄存器单元和所述第一子时钟信号线连接以接收用于所述第3n-2级移位寄存器单元的第二时钟信号，所述第3n-2级移位寄存器单元和所述第三子时钟信号线连接以接收用于所述第3n-2级移位寄存器单元的第三时钟信号；
第3n-1级移位寄存器单元和所述第二子时钟信号线连接以接收用于所述第3n-1级移位寄存器单元的第二时钟信号，所述第3n-1级移位寄存器单元和所述第一子时钟信号线连接以接收用于所述第3n-1级移位寄存器单元的第三时钟信号；
第3n级移位寄存器单元和所述第三子时钟信号线连接以接收用于所述第3n级移位寄存器单元的第二时钟信号，所述第3n级移位寄存器单元和所述第二子时钟信号线连接以接收用于所述第3n级移位寄存器单元的第三时钟信号；
n为大于0的整数。
18.一种显示装置，包括如权利要求16或17所述的栅极驱动电路。
19.一种如权利要求1-15任一所述的移位寄存器单元的驱动方法，包括：
所述第一输入电路响应于第一输入信号对第一节点的电平进行控制；所述输出电路在所述第一节点的电平的控制下在输出端提供输出信号；所述第一控制电路在所述第一节点的电平的控制下，对第二节点的电平进行控制；所述第一复位电路在所述第二节点的电平的控制下，对所述第一节点以及所述输出端进行复位；所述第二输入电路响应于选择控制信号对第三节点的电平进行控制；所述传输电路根据所述第三节点的电平对所述第一节点的电平进行控制；所述存储电路稳定所述第二节点的电平。
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