CN109887911A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN109887911A
CN109887911A CN201811483645.XA CN201811483645A CN109887911A CN 109887911 A CN109887911 A CN 109887911A CN 201811483645 A CN201811483645 A CN 201811483645A CN 109887911 A CN109887911 A CN 109887911A
Authority
CN
China
Prior art keywords
layer
opening
operating space
semiconductor device
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811483645.XA
Other languages
English (en)
Other versions
CN109887911B (zh
Inventor
黑川敦
青池将之
筒井孝幸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2018168441A external-priority patent/JP2019220669A/ja
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Priority to CN202310988186.5A priority Critical patent/CN117038665A/zh
Publication of CN109887911A publication Critical patent/CN109887911A/zh
Application granted granted Critical
Publication of CN109887911B publication Critical patent/CN109887911B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8222—Bipolar technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
    • H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0804—Emitter regions of bipolar transistors
    • H01L29/0813—Non-interconnected multi-emitter structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0804—Emitter regions of bipolar transistors
    • H01L29/0817—Emitter regions of bipolar transistors of heterojunction bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1004—Base region of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41708—Emitter or collector electrodes for bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors
    • H01L29/7371—Vertical transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
    • H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
    • H03F3/195—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only in integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0501—Shape
    • H01L2224/05012—Shape in top view
    • H01L2224/05013—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05105—Gallium [Ga] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05558—Shape in side view conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
    • H01L2224/10122—Auxiliary members for bump connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13011—Shape comprising apertures or cavities, e.g. hollow bump
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13012—Shape in top view
    • H01L2224/13013—Shape in top view being rectangular or square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13012—Shape in top view
    • H01L2224/13014—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13026—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body
    • H01L2224/13027—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body the bump connector being offset with respect to the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13026—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body
    • H01L2224/13028—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body the bump connector being disposed on at least two separate bonding areas, e.g. bond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/81486—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/81486—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2224/81487—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/8149—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/222—A circuit being added at the input of an amplifier to adapt the input impedance of the amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/267—A capacitor based passive circuit, e.g. filter, being used in an amplifying circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/387—A circuit being added at the output of an amplifier to adapt the output impedance of the amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/451—Indexing scheme relating to amplifiers the amplifier being a radio frequency amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • H03F3/213—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only in integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • General Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Bipolar Transistors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供一种能够缓解在晶体管部分产生的热应力、能够抑制元件的尺寸的增大且能够抑制散热性的下降的半导体装置。在基板上的多个单位晶体管的动作区域的上方配置有第一布线。进而，在基板的上方配置有第二布线。在第一布线以及第二布线上配置有绝缘膜。在绝缘膜设置有在俯视下整个区域与第一布线重叠的第一开口以及与第二布线重叠的第二开口。配置在绝缘膜上的第一凸块穿过第一开口与第一布线连接，第二凸块穿过第二开口与第二布线连接。在俯视下，多个动作区域中的至少一个动作区域配置在第一凸块的内侧，配置在第一凸块的内侧的动作区域的至少一部分的区域配置在第一开口的外侧。第一开口的平面形状与第二开口的平面形状相同。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
在便携式终端等的功率放大器模块使用异质结双极晶体管(HBT)。在下述的专利文献1公开了在HBT的正上方配置有凸块的半导体装置。凸块穿过设置在配置于HBT与凸块之间的绝缘膜的开口部与HBT电连接。HBT的整体配置在设置于凸块下的绝缘膜的开口部的内侧。通过设为这样的结构，从而从HBT到凸块的距离变短，其结果是，能够降低从HBT到凸块的热流路的热阻。
在该结构中，在发射极层等容易产生起因于HBT的发射极层等的热膨胀率与凸块的热膨胀率之差的热应力。由于该热应力，HBT的可靠性下降。
在下述的专利文献2公开了能够缓解热应力的半导体装置。在该半导体装置中，HBT的发射极层具有大致长方形的平面形状，设置在凸块下的绝缘膜的开口部配置在从HBT的发射极层向其长边方向偏移的位置。通过采用该结构，从而与发射极层的整个区域配置在开口部的内侧的情况相比，在发射极层等产生的热应力减小。
在先技术文献
专利文献
专利文献1：日本特开2003-77930号公报
专利文献2：日本专利第5967317号公报
在专利文献2公开的半导体装置中，开口部相对于发射极层在发射极层的长边方向上偏移，发射极层的一部分延伸至凸块的外侧。若为了缓解热应力而增大发射极层与开口部的偏移量，则散热性下降。此外，关于发射极层的长边方向，元件的尺寸变大，因此导致制造成本的增大。
发明内容
发明要解决的课题
本发明的目的在于，提供一种能够缓解在半导体装置的晶体管部分产生的热应力、能够抑制元件的尺寸的增大且能够抑制散热性的下降的半导体装置。
用于解决课题的技术方案
根据本发明的一个方面，提供一种半导体装置，具有：
多个单位晶体管，形成在基板上，包含流过动作电流的动作区域；
第一布线，配置在所述动作区域的上方，成为流过所述单位晶体管的电流的路径；
第二布线，配置在所述基板的上方；
绝缘膜，配置在所述第一布线以及所述第二布线上，所述绝缘膜设置有在俯视下整个区域与所述第一布线重叠的至少一个第一开口、以及与所述第二布线重叠的第二开口；
第一凸块，配置在所述绝缘膜上，穿过所述第一开口与所述第一布线电连接；以及
第二凸块，配置在所述绝缘膜上，穿过所述第二开口与所述第二布线电连接，
在俯视下，多个所述动作区域中的至少一个所述动作区域配置在所述第一凸块的内侧，配置在所述第一凸块的内侧的所述动作区域中的至少一个所述动作区域的至少一部分的区域配置在所述第一开口的外侧，
所述第一开口的平面形状与所述第二开口的平面形状相同。
发明效果
通过配置绝缘膜，从而能够缓解在动作区域产生的热应力。进而，通过在俯视下将动作区域配置在第一凸块的内侧，从而能够抑制元件的尺寸的增大。能够穿过第一开口从动作区域向第一凸块进行热传导，确保散热性。进而，因为第一开口与第二开口的平面形状相同，所以在用镀覆法形成第一凸块以及第二凸块的情况下，第一开口以及第二开口内的埋入被均匀化。其结果是，制造成品率提高，因此能够谋求制造成本的削减。
附图说明
图1A是示出根据第一实施例的半导体装置的构成要素的平面布局的图，图1B是图1A的单点划线1B-1B处的剖视图。
图2是示出根据第二实施例的半导体装置的构成要素的平面布局的图。
图3是图2的单点划线3-3处的剖视图。
图4是图2的单点划线4-4处的剖视图。
图5A以及图5B是分别示出根据比较例以及实施例的半导体装置的动作区域、开口以及柱状凸块的位置关系的俯视图。
图6A是示出偏移量Dx、Dy与在发射极区域产生的热应力的应力降低量的关系的图表，图6B是示出偏移量Dx、Dy与热阻的增加量的关系的图表。
图7是示出根据第三实施例的半导体装置的构成要素的平面布局的图。
图8是由根据第四实施例的半导体装置实现的功率放大电路的等效电路图。
图9是晶体管Q2及其周边的电路的等效电路图。
图10是示出构成根据第四实施例的半导体装置的半导体芯片的各元件的布局的图。
图11A是示出柱状凸块、以及与其连接的多个单位晶体管的动作区域、以及多个开口的位置关系的图，图11B是示出圆形的柱状凸块与配置在其下的开口的位置关系的图。
图12是根据第四实施例的半导体装置的剖视图。
图13是由根据第五实施例的半导体装置实现的功率放大电路的等效电路图。
图14是示出构成根据第五实施例的半导体装置的半导体芯片的各元件的布局的图。
图15是示出柱状凸块、单位晶体管的动作区域、以及开口的位置关系的图。
图16A、图16B、图16C以及图16D是分别示出根据第六实施例及其变形例的半导体装置的单位晶体管的动作区域与开口的位置关系的图。
图17A、图17B、图17C以及图17D是分别示出根据第六实施例的变形例的半导体装置的单位晶体管的动作区域与开口的位置关系的图。
图18是根据第七实施例的半导体装置的剖视图。
图19是根据第八实施例的半导体装置的剖视图。
图20是根据第九实施例的半导体装置的剖视图。
图21是示出根据第九实施例的半导体装置的构成要素的平面布局的图。
图22是示出根据第九实施例的半导体装置的配置在一行的四个单位晶体管的平面布局的图。
图23是根据第十实施例的半导体装置的剖视图。
图24是示出根据第十实施例的半导体装置的构成要素的平面布局的图。
图25A是根据第十一实施例的仿真对象的半导体装置的剖视图，图25B是示出试样A、B、C、D的绝缘膜的材料以及厚度与在动作区域产生的热应力的降低量的最大值的关系的图表。
图26A、图26B以及图26C是示出根据第十二实施例及其变形例的半导体装置的柱状凸块、开口以及动作区域的位置关系的图。
图27A以及图27B是示出根据第十二实施例的变形例的半导体装置的柱状凸块、开口以及动作区域的位置关系的图。
附图标记说明
30：基板，31：子集电极层，31A：隔离区域，32：集电极层，33：基极层，34：发射极层，34A：发射极区域，34B：凸缘层，35：发射极台层，40：柱状凸块(金属构件)，41：凸块下金属层，42：金属柱，43：焊料层，45、46：开口，47：残留有绝缘膜的区域，50、51、52：绝缘膜，55：电容器，56：镇流电阻，60：单位晶体管，61：动作区域，70：半导体芯片，71、72：滤波器电路，75、76：偏置电路，81、82、83：柱状凸块，84、85、86：圆形的柱状凸块，87、88：布线，90：安装基板，91：表面安装型元件，93：密封树脂，100：封装基板，101：第一层的再布线，102：第二层的再布线，103：开口，105：绝缘膜，106：端子，110：半导体芯片，130：基板，131：子集电极层，132：集电极层，133：基极层，134：外部基极层，135：发射极层，136：n型区域，137：使基极层和外部基极层合体的区域的外周线，140、141、142、143、144、145：绝缘膜，150：第三层的布线，151：第四层的布线，152：凸块，155、156、157：开口，170：基板，171：活性区域，175：源极区域，176：漏极区域，180：布线，185：开口，190、191、192、193：绝缘膜，B0：基极电极，B1：第一层的基极布线，C0：集电极电极，C1：第一层的集电极布线，C1a、C1b：电容器，D0：漏极电极，D1：第一层的漏极布线，E0：发射极电极，E1：第一层的发射极布线，E2：第二层的发射极布线，G0：栅极电极，L1、L2、L3a、L3b：电感器，M2：第二层的布线，MN1、MN2、MN3：匹配电路，Q1、Q2：晶体管，S0：源极电极，S1：第一层的源极布线，S2：第二层的源极布线。
具体实施方式
[第一实施例]
参照图1A以及图1B对根据第一实施例的半导体装置进行说明。
图1A是示出根据第一实施例的半导体装置的构成要素的平面布局的图，图1B是图1A的单点划线1B-1B处的剖视图。
在基板30(图1B)上形成有多个单位晶体管60，例如，形成有六个单位晶体管60。单位晶体管60中的每一个包含流过动作电流的动作区域61。例如，单位晶体管60包含依次层叠的集电极层、基极层以及发射极层，能够将实质上流过发射极电流以及集电极电流的区域称为动作区域61。
在基板30上配置有绝缘膜54，使得覆盖单位晶体管60。在动作区域61的上方经由绝缘膜54配置有布线87(第一布线)。在此，“上方”是指，不直接与动作区域61相接，且位于比动作区域61靠上的空间。布线87穿过设置在绝缘膜54的开口与单位晶体管60连接，成为流过单位晶体管60的电流的路径。在绝缘膜54上，除布线87以外，还配置有其它布线88(第二布线)。布线88与形成在基板30上的单位晶体管60以外的其它晶体管等连接。
在绝缘膜54、布线87、88上配置有其它绝缘膜52。在绝缘膜52设置有至少一个开口45(第一开口)以及至少一个其它开口46(第二开口)。在俯视下，至少一个开口45的整个区域与布线87重叠。进而，至少一个开口46的整个区域与布线88重叠。在俯视下，一方的开口45不与布线88重叠，另一方的开口46不与布线87重叠。
在绝缘膜52上配置有具有大致长方形的平面形状的柱状凸块82(第一凸块)以及具有大致圆形的平面形状的柱状凸块84(第二凸块)。一方的柱状凸块82穿过开口45与布线87电连接，另一方的柱状凸块84穿过开口46与布线88电连接。在俯视下，开口45配置在长方形的柱状凸块82的内侧，开口46配置在圆形的柱状凸块84的内侧。
在俯视下，多个动作区域61中的至少一个动作区域61配置在柱状凸块82的内侧。在图1A所示的第一实施例中，在俯视下，全部的动作区域61配置在柱状凸块82的内侧。配置在柱状凸块82的内侧的动作区域61中的至少一个动作区域61的至少一部分的区域配置在开口45的外侧。在图1A所示的第一实施例中，从左起第三个以及第四个动作区域61中的每一个的一部分的区域配置在开口45的外侧。从左起第二个以及第五个动作区域61，其整个区域配置在开口45的内侧。两端的动作区域61，其整个区域配置在开口45的外侧。
接着，对通过采用根据第一实施例的半导体装置的结构而得到的优异的效果进行说明。
在第一实施例中，通过配置绝缘膜52，从而能够缓解起因于柱状凸块82的热膨胀率与基板30、单位晶体管60的热膨胀率之差而在动作区域61产生的热应力。进而，通过在俯视下将动作区域61配置在柱状凸块82的内侧，从而与使动作区域61从柱状凸块82超出而配置的结构相比，能够抑制元件的尺寸的增大。
能够穿过开口45从动作区域61向柱状凸块82进行热传导，确保散热性。进而，因为开口45与开口46的平面形状相同，所以在用镀覆法形成柱状凸块82以及柱状凸块84的情况下，开口45以及开口46内的埋入被均匀化。其结果是，制造成品率提高，因此能够谋求制造成本的削减。
[第二实施例]
参照图2至图6B的附图，对根据第二实施例的半导体装置进行说明。
图2是示出根据第二实施例的半导体装置的构成要素的平面布局的图。图3是图2的单点划线3-3处的剖视图，图4是图2的单点划线4-4处的剖视图。半导体装置将多个构成要素层叠而构成，在图2中，为了使半导体装置的构成要素容易区分，存在用虚线示出被上侧的构成要素遮住的下侧的构成要素的情况。进而，存在用虚线示出构成要素的外周，或者对构成要素附上密度不同的影线的情况。
定义xyz直角坐标系，将图2所示的俯视图的横向作为x轴方向，将纵向作为y轴方向，将图2的垂直于纸面的方向作为z轴方向。多个单位晶体管60在x轴方向上并列地配置。在图2的第二实施例中，并列地配置有四个单位晶体管60。这些多个单位晶体管60通过上层的布线相互并联地连接。
单位晶体管60中的每一个包含集电极层32、基极层33、发射极层34、集电极电极C0、基极电极B0、以及两根发射极电极E0。将发射极层34中的对HBT的动作有贡献的区域(实质上流过发射极电流的区域)称为发射极区域34A。两根发射极电极E0分别配置在发射极区域34A的内侧。两个发射极区域34A中的每一个具有在y轴方向上长的长方形的平面形状，两个发射极区域34A在x轴方向上隔开间隔进行配置。在两个发射极区域34A之间配置有基极电极B0的主要部分。像在后面参照图3进行说明的那样，动作电流在厚度方向(z轴方向)上流过发射极区域34A。在俯视下，发射极区域34A的内侧的区域成为单位晶体管60的动作区域61，主要是动作区域61成为发热源。在图2中，对动作区域61附上向右下的密的影线。
发射极区域34A以及基极电极B0配置在基极层33的内侧。基极电极B0具有从主要部分的一端(在图2中为y轴的正侧的一端)与x轴方向平行地朝向两侧延伸的部分(连接部分)。在该连接部分连接有第一层的基极布线B1。第一层的基极布线B1与第二层的布线M2交叉，在交叉的区域形成有电容器55。进而，第一层的基极布线B1与镇流电阻56连接。
关于x轴方向，在基极层33的两侧分别配置有集电极电极C0。在彼此相邻的两个单位晶体管60中共用配置在该单位晶体管60的基极层33之间的集电极电极C0。
在发射极层34的上方配置有第二层的发射极布线E2。在俯视下，第二层的发射极布线E2在内侧包含四个单位晶体管60，作为向单位晶体管60流过动作电流的布线而发挥功能。第二层的发射极布线E2经由第一层的发射极布线E1(图3、图4)与发射极电极E0电连接。
配置有柱状凸块(金属构件)40，使得在俯视下与第二层的发射极布线E2重叠。柱状凸块40经由设置在其正下方的绝缘膜的多个开口45内与第二层的发射极布线E2电连接。在图2中，对开口45附上向右上的疏的影线。
例如，发射极区域34A中的每一个的x轴方向上的尺寸(宽度)为2μm以上且8μm以下，y轴方向上的尺寸(长度)为10μm以上且40μm以下。柱状凸块40的x轴方向上的尺寸为70μm以上且500μm以下，y轴方向上的尺寸为60μm以上且100μm以下。开口45的x轴方向上的尺寸为10μm以上且60μm以下。
如图3所示，在由半绝缘性的GaAs构成的基板30上形成有由高浓度的n型GaAs构成的子集电极层31。子集电极层31的厚度例如为0.5μm。
在子集电极层31上配置有层叠了集电极层32、基极层33、以及发射极层34的多个台。一个台对应于一个单位晶体管60(图2)。在发射极层34上，在x轴方向上分开地配置有两个发射极台层35。发射极台层35的正下方的发射极层34作为在厚度方向上流过动作电流的发射极区域34A而进行动作。发射极层34中的未配置发射极台层35的区域耗尽化，被称为凸缘层(ledge layer)34B。凸缘层34B作为抑制基极层33的表面中的载流子的再结合的保护层而发挥功能。
集电极层32例如由n型GaAs形成，其厚度为1μm。基极层33例如由p型GaAs形成，其厚度为100nm。发射极层34例如由n型InGaP形成，其厚度为30nm以上且40nm以下。发射极层34与基极层33的界面构成异质结。发射极台层35例如具有由高浓度的n型GaAs构成的厚度为100nm的层和由高浓度的n型InGaAs构成的厚度为100nm的层的两层构造。
在发射极台层35上配置有发射极电极E0。发射极电极E0例如使用厚度为50nm的Ti膜。发射极电极E0与发射极台层35欧姆连接。
在被两个发射极台层35夹着的区域的凸缘层34B设置有开口，在该开口内配置有基极电极B0。基极电极B0与基极层33欧姆连接。基极电极B0例如通过依次层叠Ti膜、Pt膜、Au膜而形成。
在由集电极层32、基极层33、发射极层34这三层构成的两个台之间的子集电极层31上配置有集电极电极C0。集电极电极C0例如通过依次层叠AuGe膜、Ni膜以及Au膜而形成。集电极电极C0与子集电极层31欧姆连接。集电极电极C0被其两侧的两个单位晶体管60共用。子集电极层31作为连接集电极电极C0和集电极层32的电流路径而发挥功能。
形成有绝缘膜50，使得覆盖包含从集电极层32到发射极层34的台、发射极台层35、发射极电极E0、基极电极B0、以及集电极电极C0。绝缘膜50例如使用SiN单层膜、或SiN膜与树脂膜的层叠膜。
在绝缘膜50上配置有第一层的发射极布线E1以及第一层的集电极布线C1。第一层的发射极布线E1穿过设置在绝缘膜50的开口与发射极电极E0电连接。第一层的集电极布线C1穿过设置在绝缘膜50的开口与集电极电极C0电连接。第一层的发射极布线E1以及第一层的集电极布线C1例如具有依次层叠了厚度为50nm的Ti膜和厚度为1μm的Au膜的层叠构造。
在绝缘膜50上形成有第二层的绝缘膜51，使得覆盖第一层的发射极布线E1以及集电极布线C1。第二层的绝缘膜51例如使用SiN单层膜、或SiN膜与树脂膜的层叠膜。在第二层的绝缘膜51上配置有第二层的发射极布线E2。第二层的发射极布线E2例如包含厚度为50nm的Ti膜和配置在其上的厚度为4μm的Au膜。第二层的发射极布线E2穿过设置在绝缘膜51的开口与第一层的发射极布线E1连接。按每个单位晶体管60配置的第一层的发射极布线E1经由第二层的发射极布线E2相互连接。
配置有第三层的绝缘膜52，使得覆盖第二层的发射极布线E2。第三层的绝缘膜52例如使用SiN单层膜、或SiN膜与树脂膜的层叠膜。在第三层的绝缘膜52形成有多个开口45(在图3仅出现了一个开口45。)。如图2所示，多个开口45在俯视下配置在第二层的发射极布线E2的内侧，在其底面露出第二层的发射极布线E2。
在第三层的绝缘膜52上配置有柱状凸块(金属构件)40。柱状凸块40包含最下层的凸块下金属层41、其上的金属柱42、以及最上层的焊料层43。柱状凸块40穿过开口45与第二层的发射极布线E2电连接。
凸块下金属层41例如能够使用厚度为100nm的Ti膜。凸块下金属层41具有使基底对绝缘膜52的粘接性提高的功能。金属柱42例如能够使用作为主成分而包含铜的金属材料。例如，作为金属柱42，能够使用厚度为20μm以上且50μm以下程度的Cu膜。焊料层43例如能够使用厚度为30μm的Sn膜。另外，也可以在金属柱42与焊料层43之间配置防止相互扩散用的阻挡金属层。阻挡金属层例如能够使用Ni。
在单位晶体管60中的每一个中，从发射极区域34A向基极层33注入大量的电子。注入到基极层33的电子的大部分主要在厚度方向上在集电极层32进行输送而到达子集电极层31。此时，由于基极层33以及集电极层32中的电压下降而产生焦耳热。因此，发射极台层35的正下方的发射极层34、基极层33、以及集电极层32成为动作区域61，在动作区域61中产生发热。在俯视下，动作区域61的外周线与发射极台层35的外周线一致。
接着，参照图4对在图3的剖视图中未表示的结构进行说明。通过将子集电极层31的一部分的区域高电阻化，从而形成有隔离区域31A。在本说明书中，子集电极层31是指隔离区域31A以外的区域。由集电极层32、基极层33、以及发射极层34构成的台配置在被隔离区域31A包围的子集电极层31上。
在第一层的绝缘膜50上配置有第一层的基极布线B1。第一层的基极布线B1穿过设置在绝缘膜50的开口与基极电极B0电连接。
接着，对柱状凸块40、开口45以及动作区域61的位置关系进行说明。按每个单位晶体管60定义动作区域61的几何中心PA(图2)。几何中心PA相当于单位晶体管60包含的两个动作区域61的重心位置。即，在着眼于一个单位晶体管60时，比几何中心PA靠x轴的正的一侧的动作区域61的面积与靠负的一侧的动作区域61的面积相同。进而，比几何中心PA靠y轴的正的一侧的动作区域61的面积与靠负的一侧的动作区域61的面积相同。在本说明书中，将一个单位晶体管60包含的两个动作区域61的作为整体的几何中心简称为动作区域61的几何中心PA。
进而，定义开口45中的每一个的几何中心PO。几何中心PO相当于开口45中的每一个的重心位置。例如，在开口45的平面形状为长方形的情况下，几何中心PO与长方形的两条对角线的交点一致。
多个单位晶体管60在x轴方向(与动作区域61的长边方向正交的方向)上并列地配置，多个开口45也在x轴方向上并列地配置。两个开口45中的每一个的几何中心PO相对于动作区域61的几何中心PA在x轴方向上偏移。
分别用Dxl、Dx4表示关于x轴方向位于左端以及右端的单位晶体管60的动作区域61的几何中心PA与最靠近其的开口45的几何中心PO的偏移量。分别用Dx2、Dx3表示从左起第二个以及第三个单位晶体管60的动作区域61的几何中心PA与最靠近其的开口45的几何中心PO的偏移量。此时，偏移量Dx1、Dx4大于偏移量Dx2、Dx3。
进而，开口45的几何中心PO相对于动作区域61的几何中心PA还在y轴方向上偏移。
接着，对通过根据第二实施例的半导体装置的结构得到的优异的效果进行说明。
在第二实施例中，如图2所示，在俯视下，在柱状凸块40的内侧配置有单位晶体管60的动作区域61。如图3以及图4所示，在剖视图中，柱状凸块40配置在单位晶体管60的动作区域61的正上方。因此，与在从动作区域61的正上方偏移的位置配置有柱状凸块40的构造相比，从动作区域61到柱状凸块40的距离变短。
柱状凸块40作为用于将在动作区域61中产生的热向外部进行散热的热路径而发挥功能。由于从动作区域61到柱状凸块40的距离变短，从而能够提高散热性。
进而，因为在俯视下动作区域61的整个区域配置为与柱状凸块40重叠，所以与动作区域61从柱状凸块40超出的结构相比，能够减小半导体装置的芯片面积。由此，能够谋求成本削减。
进而，通过采用根据第二实施例的半导体装置的结构，从而可得到能够使在单位晶体管60产生的热应力降低这样的效果。以下，对该效果进行说明。
热应力起因于发射极层34(图3)等半导体层的热膨胀率与柱状凸块40的热膨胀率之差而产生。与GaAs的热膨胀率(大约6ppm/℃)相比，构成柱状凸块40的金属的热膨胀率大。例如，Cu的热膨胀率为17ppm/℃，Sn焊料的热膨胀率为22ppm/℃。此外，安装半导体装置的印刷基板的热膨胀率(15ppm/℃以上且20ppm/℃以下)也大于GaAs的热膨胀率。
若使开口45的几何中心PO远离动作区域61的几何中心PA，则在发射极层34与柱状凸块40之间存在绝缘膜52。例如，在图3所示的左侧的单位晶体管60与柱状凸块40之间配置有绝缘膜52。由于该绝缘膜52作为应力缓解材料而发挥功能，从而在该单位晶体管60的半导体层产生的热应力降低。若由于热应力而产生晶体缺陷，则电流放大率会在短时间下降。在第二实施例中，热应力降低，因此能够抑制由高温下的动作造成的可靠性下降。另外，在配置有多个单位晶体管60的情况下，根据柱状凸块40与单位晶体管60的相对的位置关系，在单位晶体管60产生的热应力的大小会产生偏差。关于不易产生热应力的地方的单位晶体管60，也可以在俯视下将发射极层34配置在开口45的内侧。
用于绝缘膜52的材料的热膨胀率在多数情况下小于柱状凸块40的材料、GaAs等半导体材料的热膨胀率。例如，用于绝缘膜52的SiN的热膨胀率为2ppm/℃以上且3ppm/℃以下。像这样，通过将具有比构成单位晶体管60的动作区域61的半导体材料的热膨胀率小的热膨胀率的材料用于绝缘膜52，从而可得到使热应力缓解的显著的效果。
特别是，具有如下倾向，即，在配置于x轴方向上的两端的两个单位晶体管60的发射极层34等半导体层产生的热应力变得比在其它单位晶体管60的半导体层产生的热应力大。在第二实施例中，两端的单位晶体管60的动作区域61的几何中心PA与开口45的几何中心PO的偏移量Dx1、Dx4大于其它动作区域61中的偏移量Dx2、Dx3。因此，特别是，使在两端的单位晶体管60的半导体层产生的热应力降低的效果提高。其结果是，能够将在多个单位晶体管60的半导体层产生的热应力均衡化。由此，作为半导体装置整体，能够抑制可靠性的下降。
进而，通过应用根据第二实施例的半导体装置的结构，从而可得到能够按每个单位晶体管60对从多个单位晶体管60的动作区域61的散热特性进行控制这样的效果。以下，对该效果进行说明。
在动作区域61(图3)中产生的热主要经由发射极电极E0、第一层的发射极布线E1、第二层的发射极布线E2、以及柱状凸块40向外部进行散热。若使开口45的几何中心PO远离单位晶体管60中的每一个的动作区域61的几何中心PA，则在第一层的发射极布线E1与柱状凸块40之间存在绝缘膜52。例如，在与图3的右侧的单位晶体管60连接的第一层的发射极布线E1的大部分与柱状凸块40之间，未配置绝缘膜52。相对于此，在与图3的左侧的单位晶体管60连接的第一层的发射极布线E1的整体与柱状凸块40之间配置有绝缘膜52。
用于绝缘膜52的SiN、树脂的导热率比用于布线、柱状凸块的金属的导热率低。因此，从左侧的单位晶体管60的动作区域61到柱状凸块40的热阻变得比从右侧的单位晶体管60的动作区域61到柱状凸块40的热阻高。其结果是，从左侧的单位晶体管60的动作区域61的散热特性变得比从右侧的单位晶体管60的动作区域61的散热特性差。一般来说，可以说，从单位晶体管60中的每一个的动作区域61的几何中心PA到最近的开口45的几何中心PO的偏移量越大，从该动作区域61的散热特性变得越差。
在图2所示的两端的单位晶体管60以外的单位晶体管60中，在x轴方向上的两侧与其它单位晶体管60相邻。因此，内侧的单位晶体管60的动作区域61比两端的单位晶体管60的动作区域61容易变成高温。
在第二实施例中，图2所示的偏移量Dx2、Dx3小于偏移量Dx1、Dx4。因此，从内侧的两个单位晶体管60的动作区域61的散热特性比从两端的两个单位晶体管60的动作区域61的散热特性高。因为从相对容易变成高温的动作区域61的散热特性相对高，所以能够抑制多个单位晶体管60的动作区域61的温度的偏差。通过用各种偏移量Dx1、Dx2、Dx3、Dx4的组合进行仿真或评价实验，从而能够决定适合于将多个动作区域61的温度均衡化的偏移量。通过将多个动作区域61的温度均衡化，从而能够抑制高频特性的下降。
进而，在多个单位晶体管60并联地连接并进行动作的情况下，温度变高的单位晶体管60的寿命变得相对短。因此，作为包含多个单位晶体管60的半导体装置的寿命也变短。通过将多个单位晶体管60的动作区域61的温度均衡化，从而能够抑制作为半导体装置整体的寿命的下降。
在第二实施例中，在比关于x轴方向配置在两端的两个单位晶体管60的动作区域61的几何中心靠外侧，未配置开口45。通过像这样配置开口45，从而能够使从配置在内侧的单位晶体管60的动作区域61的散热特性高于从两端的单位晶体管60的动作区域61的散热特性。
通过仿真，确认了采用如下结构的效果，该结构是，使开口45的几何中心PO相对于单位晶体管60中的每一个的动作区域61的几何中心PA在x轴方向上偏移地配置。以下，参照图5A至图6B的附图，对该仿真进行说明。仿真对象设为一个单位晶体管60包含一个动作区域61的结构。
图5A是示出成为仿真对象的根据比较例的半导体装置的动作区域61、开口45以及柱状凸块40的位置关系的俯视图。柱状凸块40的平面形状是在x轴方向上的长度为240μm且y轴方向上的宽度为75μm的长方形的长度方向上的两端连接了直径为75μm的半圆的跑道形状。将动作区域61的x轴方向上的尺寸设为4μm，将y轴方向上的尺寸设为30μm。将开口45的x轴方向上的尺寸设为240μm，将y轴方向上的尺寸设为51μm。使动作区域61的几何中心PA与开口45的几何中心PO的x轴方向上的位置一致，使y轴方向上的位置错开。用Dy表示向y轴方向的偏移量的绝对值。
图5B是示出根据实施例的半导体装置的动作区域61、开口45以及柱状凸块40的位置关系的俯视图。柱状凸块40以及动作区域61的形状以及尺寸与图5A所示的半导体装置的它们的形状以及尺寸相同。将开口45的x轴方向上的尺寸设为20μm，将y轴方向上的尺寸设为50μm。使动作区域61的几何中心PA与开口45的几何中心PO的y轴方向上的位置一致，使x轴方向上的位置错开。用Dx表示向x轴方向的偏移量的绝对值。
在仿真中，求出了在半导体装置的温度为150℃时在发射极区域34A(图3、图4)产生的热应力。进而，求出了从发射极区域34A到柱状凸块40的热阻。
图6A是示出偏移量Dx、Dy与在发射极区域34A产生的热应力的降低量的关系的图表。图6A的图表的横轴用单位“μm”来表示偏移量Dx、Dy，纵轴用单位“％”表示热应力的降低量。图6A的图表中的圆圈符号以及三角符号分别示出根据比较例的半导体装置(图5A)以及根据实施例的半导体装置(图5B)中的热应力的降低量的计算结果。关于热应力的降低量，将根据比较例的半导体装置(图5A)的偏移量为Dy＝0时的热应力的值作为基准，用相对于基准值的比率表示从基准值的降低量。
可知在比较例的半导体装置(图5A)中，随着增大偏移量Dy，热应力下降。可确认，在实施例的半导体装置(图5B)中，虽然与比较例相比热应力的下降倾向平缓，但是随着偏移量Dx变大，热应力下降。
图6B是示出偏移量Dx、Dy与热阻的增加量的关系的图表。图6B的图表的横轴用单位“μm”表示偏移量Dx、Dy，纵轴用单位“％”表示热阻的增加量。图6B的图表中的圆圈符号以及三角符号分别示出根据比较例的半导体装置(图5A)以及根据实施例的半导体装置(图5B)中的热阻的增加量的计算结果。关于热阻的增加量，将根据比较例的半导体装置(图5A)的偏移量为Dy＝0时的热阻的值作为基准，用相对于基准值的比率表示从基准值的增加量。可知，随着偏移量Dx、Dy变大，热阻变大。根据该仿真结果可确认，通过使开口45相对于动作区域61的向x轴方向或y轴方向的偏移量变化，从而能够控制热阻。
接着，对第二实施例的变形例进行说明。在第二实施例中，在发射极台层35(图3)与第一层的发射极布线E1(图3)之间配置了发射极电极E0。作为其它结构，也可以采用第一层的发射极布线E1与发射极台层35直接接触的结构。在该情况下，省略发射极电极E0，第一层的发射极布线E1兼作发射极电极。
虽然在第二实施例中，在图2中，全部的开口45的几何中心PO相对于单位晶体管60中的每一个的动作区域61的几何中心PA在x轴方向上偏移，但是只要使至少一个开口45的几何中心PO相对于单位晶体管60中的每一个的动作区域61的几何中心PA在x轴方向上偏移即可。在此，所谓使几何中心PO相对于几何中心PA在x轴方向上偏移，意味着以几何中心PA为起点并以几何中心PO为终点的矢量具有x分量。
虽然在第二实施例中，为了将柱状凸块40和第二层的发射极布线E2连接而配置了两个开口45，但是开口45只要配置至少一个即可。
虽然在第二实施例中，作为外部连接用的凸块而采用了柱状凸块40，但是也可以采用其它凸块，例如，焊料凸块、螺柱凸块等。此外，虽然在上述第二实施例中，将发射极层34、发射极台层35(图2、图3、图4)的平面形状设为了长方形，但是也可以设为其它形状。例如，也可以使平面形状为圆形、梢圆形、六边形、八边形等。
此外，虽然在第二实施例中，发射极层34使用了InGaP，基极层33使用了GaAs，但是也可以使用其它化合物半导体。例如，作为发射极层34的材料和基极层33的材料的组合，也可以应用AlGaAs/GaAs、InP/InGaAs、InGaP/GaAsSb、InGaP/InGaAsN、Si/SiGe、AlGaN/GaN等。在任一组合中，发射极-基极界面均成为异质结。
虽然根据第二实施例的半导体装置如图2所示地包含四个单位晶体管60，但是单位晶体管60的个数并不限定于四个。使半导体装置包含多个单位晶体管60为佳。
[第三实施例]
接着，参照图7对根据第三实施例的半导体装置进行说明。以下，对于与根据第二实施例的半导体装置共同的结构，将省略说明。
图7是示出根据第三实施例的半导体装置的平面布局的图。虽然在图7的第三实施例中，示出了三个单位晶体管60在x轴方向上排列的例子，但是单位晶体管60的个数不限于三个，也可以与第一实施例同样地设为四个，还可以设为两个或五个以上。在第二实施例中，一个单位晶体管60包含两个发射极区域34A(图2、图3)。在第三实施例中，一个单位晶体管60包含一个发射极区域34A。单位晶体管60中的每一个包含动作区域61。动作区域61按每个单位晶体管60通过发射极区域34A的外周线进行划定。在图7中，对动作区域61附上向右下的密的影线。
与第二实施例的情况同样地，发射极区域34A的平面形状为在y轴方向上长的长方形。基极电极B0的主要部分关于x轴方向配置在发射极区域34A的旁边。虽然在第二实施例中，基极电极B0的平面形状为T字形，但是在第三实施例中，基极电极B0的平面形状为L字形。
在第二实施例中，单位晶体管60的动作区域61的几何中心PA位于两个动作区域61的中间。在第三实施例中，因为一个单位晶体管60包含一个动作区域61，所以动作区域61的几何中心PA位于该一个动作区域61的重心。即，动作区域61的几何中心PA位于长方形的动作区域61的两条对角线的交点。在柱状凸块40的内侧配置有一个开口45。在图7中，对开口45附上向右上的疏的影线。在第三实施例中，开口45的几何中心PO也配置在相对于动作区域61的几何中心PA关于x轴方向偏移的位置。
在第三实施例中，动作区域61与开口45的位置关系和根据第二实施例的半导体装置的情况相同，因此可得到与第二实施例同样的效果。
[第四实施例]
接着，参照图8至图12的附图对根据第四实施例的半导体装置进行说明。以下，对于与根据第二实施例的半导体装置共同的结构，将省略说明。根据第四实施例的半导体装置是将根据第二实施例的多个单位晶体管60(图2)利用为放大电路的功率放大器模块。
图8是由根据第四实施例的半导体装置实现的功率放大电路的等效电路图。根据第四实施例的功率放大电路将无线频带的输入信号放大并输出。输入信号的频率例如为几百MHz(作为一个例子为600MHz)以上且几十GHz(作为一个例子为60GHz)以下的范围。
由根据第四实施例的半导体装置实现的功率放大电路包含晶体管Q1、Q2、匹配电路MN1、MN2、MN3、滤波器电路71、72、偏置电路75、76、以及电感器L1、L2。晶体管Q1构成初级(驱动级)的功率放大电路，晶体管Q2构成后级(功率级)的功率放大电路。晶体管Q1、Q2例如像根据第二实施例或第三实施例的半导体装置那样，具有将多个单位晶体管60并联地连接的结构。
在晶体管Q1、Q2的集电极分别经由电感器L1、L2被供给电源电压Vcc。晶体管Q1、Q2的发射极被接地。在晶体管Q1、Q2的基极分别从偏置电路75、76被供给偏置电流或偏置电压。
在晶体管Q1的基极经由匹配电路MN1被供给输入信号RFin。晶体管Q1将输入信号RFin放大并从集电极输出放大信号RFoutl。放大信号RFout1经由匹配电路MN2被供给到晶体管Q2的基极。晶体管Q2将放大信号RFout1进一步放大并从集电极输出放大信号RFout2。放大信号RFout2经由匹配电路MN3被供给到外部的电路。
在连接晶体管Q2的集电极和匹配电路MN3的传输线路与接地之间，连接有滤波器电路71以及72。滤波器电路71是串联连接了电容器C1a和电感器L3a的串联谐振电路，滤波器电路72是串联连接了电容器C1b和电感器L3b的串联谐振电路。滤波器电路71、72作为使放大信号RFout2包含的高频的频段的频率分量衰减的高频终止电路而发挥功能。例如，高频终止电路进行阻抗调整，使得所希望的高频阻抗(例如，相对于二阶高频、三阶高频的阻抗)与基波阻抗相比较成为短路或开路。像这样，通过与基波阻抗独立地设定各高频阻抗(进行阻抗调整)，从而使高频分量衰减。滤波器电路71、72的电容器C1a、C1b和电感器L3a、L3b的电路常数被选择为，使谐振频率与放大信号RFout2的高频的频率大致一致，例如，与二阶或三阶的高频的频率大致一致。
例如，晶体管Q1、Q2、匹配电路MN1、MN2、偏置电路75、76、滤波器电路71、72的电容器C1a、C1b、匹配电路MN3的一部分形成在一个半导体芯片70内。电感器L1、L2、滤波器电路71、72的电感器L3a、L3b、以及匹配电路MN3的剩余的部分形成或搭载于安装半导体芯片70的安装基板。滤波器电路71、72的电感器L3a、L3b例如由形成在安装基板的具有电感分量的布线来实现。
图9是晶体管Q2及其周边的电路的等效电路图。与根据第二实施例或第三实施例的半导体装置同样地，晶体管Q2由并联连接的多个单位晶体管60构成。在多个单位晶体管60的基极分别连接有电容器55以及镇流电阻56。该电容器55以及镇流电阻56分别相当于图2所示的电容器55以及镇流电阻56。
通过了匹配电路MN2的高频信号经由电容器55被供给到单位晶体管60中的每一个的基极。从偏置电路76经由镇流电阻56对单位晶体管60中的每一个的基极供给偏置电流或偏置电压。单位晶体管60中的每一个的集电极以直流方式与电源电压Vcc连接。单位晶体管60中的每一个的发射极被接地。
图10是示出构成根据第四实施例的半导体装置的半导体芯片70的各元件的布局的图。半导体芯片70的平面形状是具有与x轴方向以及y轴方向平行的边的长方形。在半导体芯片70设置有在x轴方向上长的柱状凸块81、82、83。
柱状凸块81与构成晶体管Q1(图8)的四个单位晶体管60的发射极连接。晶体管Q2由并联连接了十个单位晶体管60的两组单位晶体管组构成。一方的单位晶体管组包含的十个单位晶体管60的发射极与柱状凸块82连接，另一方的单位晶体管组包含的十个单位晶体管60的发射极与柱状凸块83连接。
柱状凸块82和83具有相同的平面形状以及相同的尺寸，在y轴方向上隔开间隔进行配置。柱状凸块81比其它两个柱状凸块82、83短。这是因为，与柱状凸块81连接的单位晶体管60的个数比与柱状凸块82、83中的每一个连接的单位晶体管60的个数少。
在半导体芯片70配置有构成滤波器电路71、72(图8)的电容器C1a、C1b。电容器C1a、Clb使用形成在半导体芯片70的芯片上的电容器。一方的电容器C1a配置在与一端(右端)的单位晶体管60相比靠近另一端(左端)的单位晶体管60的位置。另一方的电容器C1b配置在靠近与靠近电容器C1a的一端相反侧的一端的单位晶体管60的位置。
因此，电容器C1a、C1b分别配置在与柱状凸块82、83连接并在x轴方向上排列的多个单位晶体管60中的位于相互相反侧的端部的单位晶体管60的附近。例如，电容器C1a、C1b关于半导体芯片70的关于x轴方向的中心线配置在线对称的位置。
电容器C1a经由形成在半导体芯片70的布线与圆形的柱状凸块84连接。若将半导体芯片70安装到安装基板，则电容器C1a经由柱状凸块84与安装基板上的电感器L3a电连接。同样地，电容器C1b经由柱状凸块85与安装基板上的电感器L3b电连接。
其它圆形的多个柱状凸块86与晶体管Q1、Q2(图8)的集电极、匹配电路MN1、MN3(图8)等连接。
图11A是示出柱状凸块82、以及与其连接的多个(十个)单位晶体管60的动作区域61、以及多个开口45的位置关系的图。在x轴方向上排列有十个动作区域61，并排列有八个开口45。虽然在图11A中，示出了单位晶体管60中的每一个包含一个动作区域61的例子(图7)，但是也可以设为单位晶体管60中的每一个包含两个动作区域61的结构(图2)。
用Dx表示动作区域61中的每一个的几何中心PA与最靠近其的开口45的几何中心PO的x轴方向上的偏移量(以下，称为“最靠近开口的偏移量”。)。最靠近开口的偏移量Dx按每个单位晶体管60进行定义。任一开口45的几何中心PO均配置在相对于动作区域61的几何中心PA关于x轴方向偏移的位置。即，最靠近开口的偏移量Dx不为0。此外，全部的开口45配置在比位于两端的单位晶体管60的动作区域61的几何中心PA靠内侧，靠外侧未配置开口45。
与两端的单位晶体管60对应的最靠近开口的偏移量Dx大于与内侧的八个单位晶体管60对应的最靠近开口的偏移量Dx。进而，最靠近开口的偏移量Dx从多个单位晶体管60的排列的中心朝向端部而变大。
关于其它柱状凸块81、83(图10)，柱状凸块81、83、以及与其连接的多个单位晶体管60的动作区域61、以及多个开口45的位置关系也与柱状凸块81的情况相同。配置在柱状凸块81、82、83的内侧的开口45的形状以及大小全部相同。
图11B是圆形的柱状凸块84、以及配置在其下的开口46的俯视图。柱状凸块84经由开口46内与其下的布线电连接。与一个柱状凸块84对应地，设置有一个开口46。关于其它圆形的柱状凸块85、86(图10)，也设置有同样的开口。
与圆形的柱状凸块84、85、86(图10)对应地设置的开口46等的形状以及大小和与在x轴方向上长的柱状凸块81、82、83(图10)对应地设置的开口45中的每一个的形状以及大小相同。
图12是根据第四实施例的半导体装置的剖视图。半导体芯片70经由柱状凸块81、82、83、86等与安装基板90焊接。安装基板90例如使用氧化铝、陶瓷、环氧树脂等的印刷基板。在安装基板90，除了半导体芯片70以外，还安装有电感器L3a、L3b(图10)、其它表面安装型元件91。半导体芯片70、电感器L3a、L3b、表面安装型元件91用密封树脂93进行密封。
接着，对通过采用根据第四实施例的半导体装置的结构而得到的优异的效果进行说明。
在第四实施例中，如图11A所示，柱状凸块82、以及与其连接的多个单位晶体管60的动作区域61、以及多个开口45具有与第二实施例或第三实施例的情况相同的位置关系。因此，可得到与根据第二实施例或第三实施例的半导体装置同样的效果。
此外，在第四实施例中，在排列于x轴方向上的多个单位晶体管60的两端的单位晶体管60的附近，分别连接有滤波器电路71、72的电容器C1a、C1b。由此，滤波器电路71、72的作为高频终止电路的特性变得良好，其结果是，可谋求功率放大器的性能提高。
进而，在第四实施例中，使对应于柱状凸块81、82、83(图10)的多个开口45(图11A)等以及对应于圆形的柱状凸块84、85、86(图10)的开口46(图11B)等的形状以及大小相同。由此，在用镀覆法形成柱状凸块81等的情况下，开口内的埋入被均匀化，因此能够谋求制造成品率的提高。
为了谋求埋入的均匀化，优选将与柱状凸块81、82、83(图10)中的每一个对应的多个开口45(图11A)等以等间隔进行排列。进而，优选使与柱状凸块81、82、83(图10)中的每一个对应地设置的多个开口45等的间隔相同。
接着，对第四实施例的变形例进行说明。虽然在第四实施例中，将功率放大电路设为了两级结构，但是也可以设为一级结构，还可以设为三级以上的结构。
[第五实施例]
接着，参照图13、图14以及图15对根据第五实施例的半导体装置进行说明。以下，对于与根据第四实施例的半导体装置(图8至图12的附图)共同的结构，将省略说明。
图13是由根据第五实施例的半导体装置实现的功率放大电路的等效电路图。在第四实施例中，在从晶体管Q2的集电极到匹配电路MN3的传输线路与接地之间并联地连接有两个滤波器电路71、72。在第五实施例中，连接有一个滤波器电路71。与第四实施例的情况同样地，滤波器电路71由串联连接了电容器C1a和电感器L3a的串联谐振电路构成。
晶体管Q1的结构与根据第四实施例的半导体装置的晶体管Q1(图8)的结构相同。与根据第四实施例的半导体装置的晶体管Q2(图8)同样地，晶体管Q2由两个单位晶体管组构成。在第四实施例中，构成晶体管Q2的两个单位晶体管组中的每一个包含十个单位晶体管60(图2、图11A等)。相对于此，在第五实施例中，单位晶体管组中的每一个包含八个单位晶体管60。
图14是示出构成根据第五实施例的半导体装置的半导体芯片70的各元件的布局的图。在柱状凸块82、83中的每一个连接有八个单位晶体管60。与第四实施例相比，在第五实施例中，与柱状凸块82、83中的每一个连接的单位晶体管60的个数少，因此根据第五实施例的半导体装置的柱状凸块82、83比根据第四实施例的半导体装置的柱状凸块82、83(图10)短。一方的柱状凸块83配置在将另一方的柱状凸块82在x轴方向上延长的延长线上。
在第五实施例中，未设置根据第四实施例的半导体装置的电容器Clb(图10)，仅设置有电容器C1a。与此对应地，在第五实施例中，也未设置圆形的柱状凸块85(图10)。电容器C1a配置在柱状凸块82的一端的单位晶体管60的附近。
图15是示出柱状凸块82、单位晶体管60的动作区域61、以及开口45的位置关系的图。在具有在x轴方向上长的平面形状的柱状凸块82的内侧，在x轴方向上并列地配置有八个单位晶体管60的动作区域61。进而，八个开口45也在x轴方向上并列地配置在柱状凸块82的内侧。
与配置在一端部(右端)的单位晶体管60对应的最靠近开口的偏移量Dx大于与配置在另一端部(左端)的单位晶体管60对应的最靠近开口的偏移量Dx。此外，与单位晶体管60对应的最靠近开口的偏移量Dx从一端部(左端)朝向另一端部(右端)而变大。滤波器电路71的电容器Cla(图14)配置在柱状凸块82的左端的附近。
接着，对通过采用根据第五实施例的半导体装置的结构而得到的优异的效果进行说明。
本申请的发明人们发现，在作为高频终止电路进行动作的滤波器电路71(图13)与晶体管Q2(图13)的集电极连接的情况下，在高频动作时，产生多个单位晶体管60中的发热变得不均匀的现象。例如，在图15所示的例子中，发现存在如下的倾向，即，发热量从左端的单位晶体管60朝向右端的单位晶体管60而逐渐下降。
在第五实施例中，调整从单位晶体管60的动作区域61的散热特性，使得抵消每个单位晶体管60的发热量的偏差。具体地，通过使与单位晶体管60对应的最靠近开口的偏移量Dx从左端朝向右端而增大，从而使从单位晶体管60的动作区域61的散热特性从左端朝向右端而逐渐下降。通过这样的结构，能够将多个单位晶体管60的动作时的温度均衡化。
进而，存在如下情况，即，连接于一方的柱状凸块82(图14)的多个单位晶体管60的发热量的平均值与连接于另一方的柱状凸块83(图14)的多个单位晶体管60的发热量的平均值变得不相等。在图14所示的例子中，与靠近滤波器电路71的电容器C1a的一方的柱状凸块82连接的单位晶体管60的发热量的平均值大。在这样的情况下，使与发热量的平均值相对大的一方的单位晶体管60对应的最靠近开口的偏移量Dx的平均值小于与发热量的平均值相对小的一方的单位晶体管60对应的最靠近开口的偏移量Dx的平均值为佳。由此，能够减小连接于一方的柱状凸块82的多个单位晶体管60的动作时的温度与连接于另一方的柱状凸块83的多个单位晶体管60的动作时的温度之差。
根据半导体装置的高频动作条件的选择方法，有可能产生发热量的分布与上述的分布不同的情况。在这样的情况下，将与单位晶体管60对应的最靠近开口的偏移量Dx的分布设定为抵消发热量的偏差为佳。
另外，即使在像根据第四实施例的半导体装置(图8)那样连接有作为高频终止电路进行动作的两个滤波器电路71、72的情况下，也存在发热量在多个单位晶体管60之间变得不均匀的情况。在这样的情况下，决定最靠近开口的偏移量Dx的分布，使得抵消发热量的偏差为佳。
接着，对在每个单位晶体管60产生发热量的偏差的理由进行说明。多个单位晶体管60的集电极与公共的集电极布线连接。在使多个单位晶体管60进行高频动作的情况下，集电极布线的电感分量变得不能忽略。若在多个单位晶体管60中从电源端子起的集电极布线的长度存在偏差，则集电极布线的电感分量也产生偏差。其结果是，在多个单位晶体管60之间，输出功率、消耗电流产生偏差。
接着，对根据第五实施例的变形例的半导体装置进行说明。
若在晶体管Q2(图13)的集电极连接高频终止电路，则在多个单位晶体管60之间，发热量容易产生偏差。在发热量的偏差明显增大那样的情况下，也可以不连接作为高频终止电路而发挥功能的滤波器电路71(图13)。
在第五实施例中，将匹配电路MN3(图13)的一部分形成在半导体芯片70，将剩余的部分安装在安装基板90(图12)。作为变形例，也可以将匹配电路MN3全部安装在安装基板90。
考虑高频特性的最佳条件和制造上的难易度等决定是否采用上述变形例的结构为佳。
[第六实施例]
接着，参照图16A至图17D的附图，对根据第六实施例及其变形例的半导体装置进行说明。以下，关于与根据第二实施例的半导体装置共同的结构，将省略说明。根据第六实施例的半导体装置的单位晶体管60的结构与根据第二实施例的半导体装置的单位晶体管60(图2)或根据第三实施例的半导体装置的单位晶体管60(图7)的结构相同。在第六实施例中，单位晶体管60的动作区域61与柱状凸块40的正下方的开口45的位置关系与第二实施例或第三实施例的情况不同。虽然在图16A至图17D的附图中，示出了一个单位晶体管60包含一个动作区域61的例子，但是也可以像根据第二实施例的半导体装置(图2)那样，使得包含两个动作区域61。
图16A是示出根据第六实施例的半导体装置的单位晶体管60的动作区域61与开口45的位置关系的图。在比关于x轴方向位于两端的单位晶体管60的动作区域61的外侧的边缘靠内侧，配置有多个开口45。在比两端的单位晶体管60的动作区域61靠外侧，未配置开口45。
此外，一端部(左端)的单位晶体管60的动作区域61与开口45部分地重叠，但是另一端部(右端)的单位晶体管60的动作区域61与开口45不重叠。
在想要使从位于左端的单位晶体管60的动作区域61的散热优先的情况下，设为像图16A那样的配置为佳。
在图16B所示的例子中，单位晶体管60的个数为奇数，例如为五个，开口45的个数也为奇数，例如为三个。中央的单位晶体管60的动作区域61的几何中心PA与中央的开口45的几何中心PO关于x轴方向配置在相同的位置。与单位晶体管60对应的最靠近开口的偏移量Dx从中央的单位晶体管60朝向两端的单位晶体管60而变大。因此，越是靠近两端的单位晶体管60，散热特性变得越差。
在该例子中，能够在具有中央的单位晶体管60的发热量相对大且发热量朝向两端而变小的倾向的半导体装置中，将单位晶体管60的动作时的温度均衡化。
在图16C所示的例子中，配置有两个单位晶体管60和一个开口45。关于穿过开口45的几何中心PO并与y轴平行的假想直线，在对称的位置配置有两个单位晶体管60。因此，对应于一方的单位晶体管60的最靠近开口的偏移量Dx与对应于另一方的单位晶体管60的最靠近开口的偏移量Dx相等。因此，能够使从两个单位晶体管60的散热特性大致相等。进而，能够使在两个单位晶体管60的发射极层34等产生的热应力大致均匀地降低。
在图16D所示的例子中，配置有六个单位晶体管60和两个开口45。开口45仅配置在比两端的单位晶体管60的动作区域61靠内侧。两端的单位晶体管60的动作区域61与开口45不重叠。即，在温度相对容易变低的两端的单位晶体管60的正上方未配置开口45。
在两端的单位晶体管60的发热量比内侧的单位晶体管60的发热量少的情况下，通过采用该配置，从而能够将多个单位晶体管60的接合部的温度均衡化。
在图17A所示的例子中，多个开口45在x轴方向以及y轴方向上配置为矩阵状。关于该配置，能够认为是将根据第二实施例的半导体装置的多个开口45中的每一个在y轴方向上分割成了两个。
通过将开口45在y轴方向上进行分割，从而开口45中的每一个的面积变小。由于开口45内的热路径的流路截面积变小，从而热阻变高。因此，变得容易控制从单位晶体管60的散热特性。进而，因为绝缘膜52(图3、图4)中的未形成开口45的部分所占的比例变大，所以缓解热应力的效果提高。
由于趋肤效应，高频的信号只通过导体的表面的倾向强。若将开口45分割，则开口45内的导体的表面积变大，因此可得到对高频信号的电阻下降这样的效果。进而，因为开口45中的每一个的面积变小，所以在通过镀覆等形成柱状凸块40(图3、图4)时，开口45容易被导体填补，可得到柱状凸块40的上表面的平坦性提高这样的效果。
虽然在图17A中，在y轴方向上排列了两个开口45，但是也可以排列三个以上。若增加在y轴方向上排列的开口45的个数，则上述的效果变大。
在图17B所示的例子中，开口45的几何中心PO相对于单位晶体管60的动作区域61的几何中心PA在x轴方向上偏移，并且还在y轴方向上偏移。此外，动作区域61的几何中心PA还相对于柱状凸块40的几何中心PP在y轴方向上偏移。通过使开口45的几何中心PO相对于动作区域61的几何中心还在y轴方向上偏移，从而可得到从动作区域61到柱状凸块40的热阻容易变高的构造。其结果是，可得到变得容易调整单位晶体管60的散热特性这样的效果。进而，缓解热应力的效果提高。
在图17C所示的例子中，多个单位晶体管60的动作区域61的几何中心PA的配置成为之字形排列。具体地，在x轴方向上排列的多个单位晶体管60中的第奇数个单位晶体管60的动作区域61的几何中心PA配置在与x轴方向平行的直线上。同样地，第偶数个单位晶体管60的动作区域61的几何中心PA也配置在与x轴方向平行的直线上。此外，第奇数个单位晶体管60的动作区域61的几何中心PA相对于第偶数个单位晶体管60的动作区域61的几何中心PA，关于y轴方向配置在不同的位置而偏移。
开口45的几何中心PO相对于任一动作区域61的几何中心PA均在x轴方向以及y轴方向上偏移。因此，可得到与图17B所示的例子同样的效果。
在图17D所示的例子中，与图17C所示的例子相比较，动作区域61的几何中心PA的之字形排列的振幅变大，在俯视下动作区域61的一部分向柱状凸块40的外侧突出。为了避免热阻的明显的增加，动作区域61中的每一个的一部分配置为与柱状凸块40重叠。开口45在y轴方向上被分割。开口45的几何中心PO相对于任一动作区域61的几何中心PA均在x轴方向以及y轴方向上偏移。因此，可得到与图17B所示的例子同样的效果。
[第七实施例]
接着，参照图18对根据第七实施例的半导体装置进行说明。以下，对于与根据第二实施例的半导体装置(图2、图3、图4)共同的结构，将省略说明。
图18是根据第七实施例的半导体装置的剖视图。在第二实施例中，在形成了单位晶体管60的半导体芯片的上表面形成有柱状凸块40(图3、图4)。根据第七实施例的半导体装置通过包含半导体芯片的晶片级封装来实现。
在封装基板100上粘接并固定有半导体芯片110。半导体芯片110例如包含根据第二实施例的半导体装置(图2、图3、图4)的从基板30到第二层的发射极布线E2的元件构造、以及覆盖第二层的发射极布线E2的绝缘膜52。半导体芯片110包含多个单位晶体管60。在封装基板100，除了半导体芯片110以外，还粘接并固定有其它表面安装型的器件。
半导体芯片110以及表面安装型的器件埋入到由树脂构成的绝缘膜105。半导体芯片110的上表面位于与绝缘膜105的上表面相同的高度。在半导体芯片110以及绝缘膜105上配置有第一层的多个再布线101。第一层的再布线101的一部分穿过形成在绝缘膜52的开口103与下层的发射极布线E2电连接。在第一层的再布线101上配置有第二层的多个再布线102。第二层的再布线102与配置在其上的凸块等端子106电连接。第一层的再布线101以及第二层的再布线102例如使用由镀覆法形成的Cu。
第一层的再布线101、开口103、以及单位晶体管60的动作区域61的平面上的位置关系与根据第二实施例的半导体装置的柱状凸块40、开口45、以及单位晶体管60的动作区域61的平面上的位置关系相同。
接着，对通过采用根据第七实施例的半导体装置的结构而得到的优异的效果进行说明。
在第七实施例中，第一层的再布线101具有与第二实施例的柱状凸块40(图2、图3、图4)同样的功能。即，第一层的再布线101作为用于将在单位晶体管60的动作区域61中产生的热向外部进行散热的热路径而发挥功能。将第一层的再布线101和第二层的发射极布线E2连接的开口103具有与根据第二实施例的半导体装置的开口45(图2、图3、图4)同样的功能。因此，通过将第一层的再布线101、开口103、以及单位晶体管60的动作区域61设为上述的位置关系，从而可得到与第二实施例的效果同样的效果。
另外，也可以使第一层的再布线101、开口103、以及单位晶体管60的动作区域61与根据第三实施例至第六实施例中的任一实施例的它们的位置关系相同。在该情况下，可得到与第三实施例至第六实施例中的任一个的效果同样的效果。
[第八实施例]
接着，参照图19对根据第八实施例的半导体装置进行说明。以下，对于与根据第七实施例的半导体装置(图18)共同的结构，将省略说明。
图19是根据第八实施例的半导体装置的剖视图。在第七实施例中，如图18所示，将半导体芯片110粘接于封装基板100，在封装基板100上形成了再布线101、102。在第八实施例中，在半导体芯片110的最上层的绝缘膜52上形成有第一层的再布线101以及第二层的再布线102。在第二层的再布线102配置有外部连接用的端子106。第一层的再布线101经由设置在绝缘膜52的开口103内与第二层的发射极布线E2电连接。
在第八实施例中，也通过使第一层的再布线101、开口103、以及单位晶体管60的动作区域61的位置关系与根据第七实施例的半导体装置中的它们的位置关系相同，从而可得到与第七实施例同样的效果。
[第九实施例]
接着，参照图20至图22的附图对根据第九实施例的半导体装置进行说明。以下，对于与根据第二实施例的半导体装置共同的结构，将省略说明。根据第九实施例的半导体装置包含对基极层使用了SiGe的HBT。
图20是根据第九实施例的半导体装置的剖视图。在第二实施例中，基极层33使用了GaAs，发射极层34使用了InGaP。相对于此，在第九实施例中，基极层33使用SiGe。
在由p型Si构成的基板130的表层，配置有由高浓度的n型Si构成的子集电极层131，在其上配置有由n型Si构成的集电极层132。在集电极层132上配置有由外延生长的SiGe构成的基极层133。
通过从基极层133的上表面到达比子集电极层131的上表面稍微深的位置的浅沟槽隔离构造来划定多个活性区域，在活性区域中的每一个配置有单位晶体管60。通过到达子集电极层131的底面的浅沟槽隔离构造，多个单位晶体管60与周围的电路电分离。在图20示出了两个单位晶体管60的截面。
在活性区域的一部分的表层部形成有p型的外部基极层134。外部基极层134在俯视下包围由p型SiGe构成的基极层133。在一个活性区域内配置有两个基极层133。
在基极层133中的每一个上配置有由氧化硅等构成的绝缘膜140，在其上配置有由n型的多晶硅等构成的发射极层135。发射极层135穿过设置在绝缘膜140的开口与基极层133接触。动作电流在厚度方向上流过发射极层135与基极层133的异质结界面。在俯视下，该异质结界面的外周线划定动作区域61。单位晶体管60中的每一个包含两个动作区域61。
在外部基极层134的表面配置有基极电极B0。基极电极B0例如由Ti的硅化物、Ni的硅化物等形成。基极电极B0为了降低基极电阻而配置。在即使不配置基极电极B0基极电阻也变得充分低的情况下，也可以不配置基极电极B0。
配置有由氧化硅等构成的绝缘膜141，使得覆盖发射极层135、外部基极层134、以及基极电极B0。在绝缘膜141上配置有由A1等构成的第一层的发射极布线E1以及集电极布线C1。第一层的发射极布线E1穿过设置在绝缘膜141的开口与发射极层135电连接。第一层的集电极布线C1穿过设置在绝缘膜141的开口并经由设置在基板的表层部的高浓度的n型区域136与子集电极层131电连接。也可以以降低集电极电阻的目的，在第一层的集电极布线C1与n型区域136的界面配置由金属硅化物构成的集电极电极。
基极电极B0在未在图20的截面表示的部位与第一层的基极布线连接。
在绝缘膜141上配置有由氧化硅或氮化硅构成的第二层的绝缘膜142，使得覆盖第一层的发射极布线E1以及集电极布线C1。在绝缘膜142上配置有第二层的发射极布线E2。第二层的发射极布线E2穿过设置在绝缘膜142的开口与第一层的发射极布线E1电连接，将多个单位晶体管60的发射极层135相互连接。
在第二层的发射极布线E2上依次配置有第三层的绝缘膜143、第三层的布线150、第四层的绝缘膜144、第四层的布线151、第五层的绝缘膜145。第三层的布线150穿过设置在第三层的绝缘膜143的开口155与第二层的发射极布线E2电连接。第四层的布线151穿过没置在第四层的绝缘膜144的开口156与第三层的布线150电连接。在第五层的绝缘膜145上配置有凸块152。凸块152穿过设置在第五层的绝缘膜145的开口157与第四层的布线151电连接。第二层的发射极布线E2、第三层的布线150、第四层的布线151例如由Al或Cu形成。第三层的绝缘膜143、第四层的绝缘膜144、第五层的绝缘膜145例如由氧化硅或氮化硅形成。
从第二层的绝缘膜142到第五层的绝缘膜145的各绝缘膜的上表面被平坦化。另外，第一层的绝缘膜141的上表面也可以根据需要进行平坦化。
图21是示出根据第九实施例的半导体装置的构成要素的平面布局的图。图21的单点划线20-20处的剖视图相当于图20。在将x轴方向作为行方向并将y轴方向作为列方向时，八个单位晶体管60配置为两行四列的矩阵状。单位晶体管60中的每一个包含两个动作区域61。动作区域61中的每一个具有在y轴方向上长的平面形状，在一个单位晶体管60内，在x轴方向上并列地配置有两个动作区域61。
在配置为矩阵状的八个单位晶体管60的每一行配置有第二层的发射极布线E2。在俯视下，第二层的发射极布线E2在内侧包含对应的行的单位晶体管60的动作区域61。
配置有第三层的布线150、第四层的布线151、以及凸块152，使得与八个单位晶体管60的动作区域61全部重叠。设置在第三层的绝缘膜143(图20)的四个开口155配置为两行两列的矩阵状。开口155的一行与单位晶体管60的一行对应。
关于穿过凸块152的中心并与x轴平行的假想直线，第一行的单位晶体管60的动作区域61和第二行的单位晶体管60的动作区域61配置在线对称的位置。同样地，关于该假想直线，第一行的开口155和第二行的开口155配置在线对称的位置。
开口155的几何中心PO相对于一个单位晶体管60的动作区域61的几何中心PA配置在关于x轴方向偏移的位置。若着眼于单位晶体管60的各行，则与第二实施例的情况(图2)同样地，相对于两端的单位晶体管60的最靠近开口的偏移量Dx大于相对于内侧的单位晶体管60的最靠近开口的偏移量Dx。
设置在第四层的绝缘膜144(图20)的开口156和设置在第五层的绝缘膜145(图20)的开口157具有相同的形状以及相同的尺寸，在俯视下大致重叠。开口156、157关于x轴方向配置在比两端的动作区域61靠内侧。关于y轴方向，开口156、157与第一行的单位晶体管60的动作区域61部分地重叠，与第二行的单位晶体管60的动作区域61也部分地重叠。
图22是示出根据第九实施例的半导体装置的配置在一行的四个单位晶体管60的平面布局的图。单位晶体管60中的每一个包含在x轴方向上隔开间隔配置的两个动作区域61。基极电极B0具有梳齿型的平面形状，具有三根梳齿部分。基极电极B0的三根梳齿部分配置在两个动作区域61之间以及外侧。在将基极层133(图20)和外部基极层134(图20)合体的区域的外周线137的内侧，配置有动作区域61以及基极电极B0。
在x轴方向上排列的单位晶体管60之间、以及两端的单位晶体管60的外侧，配置有n型区域136。配置有第二层的发射极布线E2，使得在俯视下在内侧包含单位晶体管60以及n型区域136。
接着，对通过采用根据第九实施例的半导体装置的结构而得到的优异的效果进行说明。
将第二层的发射极布线E2和第三层的布线150连接的开口155作为使在动作区域61中产生的热向外部传递的热路径而发挥功能。从使在动作区域61中产生的热散热的观点出发，开口155对应于根据第二实施例的半导体装置(图2)的开口45。
在第九实施例中，因为开口155的几何中心PO相对于动作区域61的几何中心PA在x轴方向上偏移，所以可得到与第二实施例同样的效果。
[第十实施例]
接着，参照图23以及图24对根据第十实施例的半导体装置进行说明。以下，对于与根据第二实施例的半导体装置共同的结构，将省略说明。虽然在第二实施例中，单位晶体管60(图2、图3、图4)为异质结双极晶体管，但是在第十实施例中，单位晶体管60为MOS型场效应晶体管(MOSFET)。
图23是根据第十实施例的半导体装置的剖视图。在由硅构成的基板170的表层部，形成有被浅沟槽隔离构造包围的活性区域171。在活性区域171内，在x轴方向上并列地配置有多个单位晶体管60。在图23的第十实施例中，配置有五个单位晶体管60。单位晶体管60中的每一个为MOSFET，包含在x轴方向上隔开间隔配置的源极区域175以及漏极区域176。在源极区域175与漏极区域176之间的沟道区域上配置有栅极电极G0。在源极区域175以及漏极区域176分别电连接有源极电极S0以及漏极电极D0。两端以外的源极区域175以及漏极区域176被两侧的单位晶体管60共用。在活性区域171之中，在栅极电极G0的正下方的动作区域61流过面内方向的动作电流。
配置有第一层的绝缘膜190，使得覆盖单位晶体管60。在第一层的绝缘膜190上，配置有由Al等构成的第一层的源极布线S1以及漏极布线D1。源极布线S1穿过设置在第一层的绝缘膜190的开口并经由源极电极S0与源极区域175电连接，漏极布线D1穿过设置在第一层的绝缘膜190的开口并经由漏极电极D0与漏极区域176电连接。
配置有第二层的绝缘膜191，使得覆盖第一层的源极布线S1以及漏极布线D1。在第二层的绝缘膜191上配置有第二层的源极布线S2。源极布线S2穿过设置在第二层的绝缘膜191的开口与多个第一层的源极布线S1电连接。
配置有第三层的绝缘膜192，使得覆盖第二层的源极布线S2。在第三层的绝缘膜192上配置有第三层的布线180。第三层的布线180穿过设置在第三层的绝缘膜192的多个开口185与第二层的源极布线S2电连接。配置有第四层的绝缘膜193，使得覆盖第三层的布线180。
第二层的源极布线S2、第三层的布线180例如由Al或Cu形成。从第一层的绝缘膜190到第四层的绝缘膜193的各绝缘膜例如由氧化硅或氮化硅形成。
图24是示出根据第十实施例的半导体装置的构成要素的平面布局的图。在x轴方向上排列的五根栅极电极G0中的每一个与在x轴方向上长的长方形的活性区域171交叉。栅极电极G0中的每一个具有在y轴方向上长的平面形状，从活性区域171的在x轴方向上长的一个边缘到达另一个边缘。活性区域171与栅极电极G0重叠的区域(在图24中附上了影线的区域)作为动作区域61而发挥功能。
第三层的布线180配置为与全部的动作区域61重叠。在俯视下，在第三层的布线180的内侧，在x轴方向上并列地配置有三个开口185。开口185的几何中心PO相对于动作区域61的几何中心PA关于x轴方向配置在不同的位置。关于x轴方向，从中央的动作区域61朝向两端的动作区域61，最靠近开口的偏移量Dx变大。
通过使动作区域61与开口185的位置关系像上述那样，从而可得到与第二实施例的效果同样的效果。即，能够缓解在单位晶体管60的半导体部分产生的热应力，并且能够将多个单位晶体管60的动作时的温度均衡化。其结果是，作为并联连接了单位晶体管60的晶体管电路整体，可得到高频特性提高这样的效果。
虽然在第十实施例中，作为基板170而使用了硅基板，但是也可以使用由化合物半导体构成的基板。例如，也可以作为基板170而使用GaAs基板，并通过具有由InGaAs构成的沟道的高电子迁移率晶体管(HEMT)构成单位晶体管60。除此以外，也可以用GaN基板上的HEMT构成单位晶体管60。
[第十一实施例]
接着，参照图25A以及图25B，对根据第十一实施例的半导体装置进行说明。以下，对于与根据第二实施例的半导体装置共同的结构，将省略说明。在第十一实施例中，简化了半导体装置的构造，改变绝缘膜52(图3)的材料以及厚度，并通过仿真求出了在动作区域61产生的应力的降低量。
根据第十一实施例的仿真对象的半导体装置的动作区域61、柱状凸块40、以及开口45的平面形状以及位置关系与图5B所示的半导体装置的它们的平面形状以及位置关系相同。在本仿真中，将偏移量Dx固定为20μm。
图25A是仿真对象的半导体装置的剖视图。在由GaAs构成的基板30的一部分的区域上形成有由GaAs构成的动作区域61，在其上配置有第一层的发射极布线E1。在发射极布线E1上配置有第二层的发射极布线E2。第二层的发射极布线E2向面内方向扩张。
在第二层的发射极布线E2上配置有绝缘膜52。在绝缘膜52设置有开口45。开口45配置在从动作区域61向横向偏移的位置。在开口45的内部以及绝缘膜52上配置有柱状凸块40。发射极布线E1、E2的材料为Au，柱状凸块40的材料为Cu。
对绝缘膜52的结构不同的四个试样A、B、C、D进行了仿真。试样A的绝缘膜52是厚度为0.5μm的SiN膜。试样B的绝缘膜52具有厚度为0.5μm的SiN膜和其上的厚度为5μm的苯并环丁烯(BCB)膜的两层构造。试样C的绝缘膜52是厚度为0.5μm的BCB膜。试样D的绝缘膜52是厚度为5.5μm的BCB膜。
图25B是示出试样A、B、C、D的绝缘膜的材料以及厚度与在动作区域61产生的热应力的降低量的最大值的关系的图表。图25B的图表的纵轴用单位“％”表示热应力的降低量。关于热应力的降低量，将偏移量Dx(图5B)为0时的热应力的值作为基准，用相对于基准值的比率表示从基准值的降低量。
根据试样A的仿真结果可知，通过对绝缘膜52使用SiN膜，从而可得到缓解在动作区域61产生的应力的效果。以下，对可得到应力缓解效果的理由进行说明。
用于柱状凸块40以及再布线101(图18、图19)的Cu、Al等金属的热膨胀系数为20ppm/℃左右。另一方面，由半导体构成的基板30、动作区域61的热膨胀系数在GaAs的情况下为大约6ppm/℃，在Si的情况下为大约2.6ppm/℃。像这样，柱状凸块40、再布线101的热膨胀系数大于基板30、动作区域61的热膨胀系数。由于该热膨胀系数之差，产生热应力。
通过在柱状凸块40、再布线101与动作区域61之间配置具有动作区域61的热膨胀系数以下的热膨胀系数的绝缘膜52，从而能够缓解在动作区域61产生的热应力。作为具有由半导体构成的基板30、动作区域的热膨胀系数以下的热膨胀系数的材料的例子，除了SiN以外，还可举出SiO、其它无机类的绝缘材料。
根据试样C以及试样D的仿真结果可知，通过对绝缘膜52使用BCB膜，从而可得到缓解在动作区域61产生的应力的效果。以下，对可得到应力缓解效果的理由进行说明。
在柱状凸块40以及基板30热膨胀时，起因于两者的热膨胀系数之差而产生的应变集中在杨氏模量小的绝缘膜52。例如，由GaAs构成的基板30的杨氏模量为大约83GPa，BCB的杨氏模量为大约2.9GPa。因此，应变集中于绝缘膜52，能够缓解在动作区域61产生的应变、应力。为了得到应力缓解效果，绝缘膜52使用具有比基板30的杨氏模量小的杨氏模量的材料为佳。特别是，为了得到充分的应力缓解效果，作为绝缘膜52的材料，优选使用杨氏模量为3GPa以下的材料。作为这样的材料的例子，除了BCB以外，还可举出聚酰亚胺、其它树脂类的绝缘材料。特别是，可知若将BCB膜增厚，则应力缓解效果提高。
根据试样B的仿真结果可知，通过将绝缘膜52设为包含具有由半导体构成的基板30的热膨胀系数以下的热膨胀系数的膜和具有比基板30的杨氏模量小的杨氏模量的膜这两层的多层膜，从而应力缓解效果提高。
[第十二实施例]
接着，参照图26A至图27B的附图对根据第十二实施例及其变形例的半导体装置进行说明。以下，对于与根据第二实施例的半导体装置共同的结构，将省略说明。
图26A是示出根据第十二实施例的半导体装置的柱状凸块40、开口45以及动作区域61的位置关系的图。多个动作区域61的整个区域配置在柱状凸块40的内侧。此外，动作区域61中的每一个的一部分配置在开口45的内侧，其它部分配置在开口45的外侧。关于动作区域61中的配置在开口45的外侧的部分的面积的比率，x轴方向上的两端的动作区域61高于两端以外的动作区域61。在配置在开口45的外侧的部分中，在动作区域61与柱状凸块40之间配置有绝缘膜52(图3)。因此，配置在开口45的外侧的部分的比率越高，得到的应力缓解效果越高。
起因于热膨胀系数之差而在x轴方向上的两端的动作区域61产生的热应力具有变得比在内侧的动作区域61产生的热应力大的倾向。在图26A所示的第十二实施例中，配置在开口45的外侧的动作区域61的部分的比率在两端的动作区域61中变得相对高。因此，能够在容易产生应力的两端的动作区域61中得到高的应力缓解效果。
此外，两端以外的内侧的动作区域61与两端的动作区域61相比，在动作时容易变成高温。在第十二实施例中，通过在内侧的动作区域61中使配置在开口45的内侧的部分的比率相对增高，从而在容易变成高温的区域中确保充分的散热特性。
图26B是示出根据第十二实施例的变形例的半导体装置的柱状凸块40、开口45以及动作区域61的位置关系的图。在本变形例中，关于x轴方向，两端以外的动作区域61的整个区域配置在开口45的内侧。在两端的动作区域61中，一部分配置在开口45的内侧，其它部分配置在开口45的外侧。
在本变形例中，能够在两端的动作区域61中得到应力缓解效果，并且能够在内侧的动作区域61中确保更高的散热特性。
图26C是示出根据第十二实施例的其它变形例的半导体装置的柱状凸块40、开口45以及动作区域61的位置关系的图。在本变形例中，虽然多个动作区域61中的一部分的动作区域61的整个区域配置在柱状凸块40的内侧，但是剩余的动作区域61配置在柱状凸块40的外侧，或者配置为与柱状凸块40部分地重叠。在该情况下，只要将整个区域配置在柱状凸块40的内侧的动作区域61中的位于两端的动作区域61想成图26A或图26B所示的两端的动作区域61即可。
若着眼于整个区域配置在柱状凸块40的内侧的多个动作区域61，则动作区域61与开口45的位置关系与图26A或图26B所示的位置关系相同。另外，也可以有整个区域配置在柱状凸块40的内侧且配置在开口45的外侧的动作区域61。
图27A是示出根据第十二实施例的又一个变形例的半导体装置的柱状凸块40、开口45以及动作区域61的位置关系的图。在本变形例中，在开口45的外周线的内侧呈岛状配置有残留有绝缘膜52(图3)的区域47。残留有绝缘膜52的区域47与动作区域61对应地配置，并与对应的动作区域61的两端以外的区域重叠。在本变形例中，残留有绝缘膜的区域47与动作区域61的y轴方向上的两端以外的中央部分重叠，因此尤其能够降低动作区域61的中央部分的应力。
图27B是示出根据第十二实施例的又一个变形例的半导体装置的柱状凸块40、开口45以及动作区域61的位置关系的图。在本变形例中，设置有多个开口45，例如设置有两个开口45，开口45中的每一个从x轴方向上的一端的动作区域61跨越至另一端的动作区域61。在本变形例中，也能够降低在动作区域61产生的应力。
像第十二实施例及其变形例那样，只要在俯视下将多个动作区域61中的至少一部分的动作区域61的整个区域配置在柱状凸块40的内侧即可。进而，只要将整个区域配置在柱状凸块40的内侧的动作区域61中的至少一个动作区域61的至少一部分配置在开口45的外侧即可。
上述的各实施例为例示，能够进行在不同的实施例中示出的结构的部分置换或组合，这是不言而喻的。关于多个实施例的基于同样的结构的同样的作用效果，将不在每个实施例逐次提及。进而，本发明并不限制于上述的实施例。例如，能够进行各种变更、改良、组合等，对本领域技术人员而言，这是显而易见的。

Claims (12)

1.一种半导体装置，具有：
多个单位晶体管，形成在基板上，包含流过动作电流的动作区域；
第一布线，配置在所述动作区域的上方，成为流过所述单位晶体管的电流的路径；
第二布线，配置在所述基板的上方；
绝缘膜，配置在所述第一布线以及所述第二布线上，所述绝缘膜设置有在俯视下整个区域与所述第一布线重叠的至少一个第一开口、以及与所述第二布线重叠的第二开口；
第一凸块，配置在所述绝缘膜上，穿过所述第一开口与所述第一布线电连接；以及
第二凸块，配置在所述绝缘膜上，穿过所述第二开口与所述第二布线电连接，
在俯视下，多个所述动作区域中的至少一个所述动作区域配置在所述第一凸块的内侧，配置在所述第一凸块的内侧的所述动作区域中的至少一个所述动作区域的至少一部分的区域配置在所述第一开口的外侧，
所述第一开口的平面形状与所述第二开口的平面形状相同。
2.根据权利要求1所述的半导体装置，其中，
所述绝缘膜的热膨胀系数为所述基板的热膨胀系数以下，或者所述绝缘膜的杨氏模量小于所述基板的杨氏模量。
3.根据权利要求1或2所述的半导体装置，其中，
多个所述单位晶体管在一个方向上并列地配置，在俯视下配置在所述第一凸块的内侧的多个所述动作区域中的两端的所述动作区域的、配置在所述第一开口的外侧的部分的面积的比率，高于两端以外的所述动作区域的、配置在所述第一开口的外侧的部分的面积的比率。
4.根据权利要求1至3中的任一项所述的半导体装置，其中，
所述第一开口以等间隔配置有多个，
所述第二开口以等间隔配置有多个，
多个所述第一开口的间隔与多个所述第二开口的间隔相等。
5.根据权利要求1至4中的任一项所述的半导体装置，其中，
多个所述单位晶体管在一个方向上并列地配置，多个所述单位晶体管的所述动作区域具有在相对于所述单位晶体管排列的方向正交的方向上长的平面形状。
6.根据权利要求1至5中的任一项所述的半导体装置，其中，
所述第一凸块构成包含以铜为主成分的金属柱的柱状凸块。
7.根据权利要求1至6中的任一项所述的半导体装置，其中，
所述绝缘膜包含氧化硅、氮化硅以及树脂中的至少一种材料。
8.根据权利要求1至7中的任一项所述的半导体装置，其中，
多个所述单位晶体管中的每一个是包含形成在所述基板上的集电极层、基极层以及发射极层的双极晶体管，所述动作区域是在厚度方向上流过动作电流的区域。
9.根据权利要求8所述的半导体装置，其中，
所述单位晶体管中的每一个的所述集电极层、所述基极层以及所述发射极层在所述基板上依次层叠，所述发射极层与所述第一布线电连接，所述基极层与所述发射极层的界面被设为异质结。
10.根据权利要求9所述的半导体装置，其中，
所述基板由GaAs形成，所述发射极层由InGaP形成。
11.根据权利要求9所述的半导体装置，其中，
所述单位晶体管中的每一个是包含由SiGe构成的所述基极层的异质结双极晶体管。
12.根据权利要求1至6中的任一项所述的半导体装置，其中，
多个所述单位晶体管中的每一个是包含形成在所述基板上的源极、漏极以及栅极的场效应晶体管，所述动作区域是在所述基板的表面的面内方向上流过动作电流的区域。
CN201811483645.XA 2017-12-06 2018-12-05 半导体装置 Active CN109887911B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310988186.5A CN117038665A (zh) 2017-12-06 2018-12-05 半导体装置

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP2017234278 2017-12-06
JP2017-234278 2017-12-06
JP2018-115798 2018-06-19
JP2018115798 2018-06-19
JP2018168441A JP2019220669A (ja) 2017-12-06 2018-09-10 半導体装置
JP2018-168441 2018-09-10

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202310988186.5A Division CN117038665A (zh) 2017-12-06 2018-12-05 半导体装置

Publications (2)

Publication Number Publication Date
CN109887911A true CN109887911A (zh) 2019-06-14
CN109887911B CN109887911B (zh) 2023-08-25

Family

ID=66659419

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201811483645.XA Active CN109887911B (zh) 2017-12-06 2018-12-05 半导体装置
CN202310988186.5A Pending CN117038665A (zh) 2017-12-06 2018-12-05 半导体装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202310988186.5A Pending CN117038665A (zh) 2017-12-06 2018-12-05 半导体装置

Country Status (2)

Country Link
US (2) US10580748B2 (zh)
CN (2) CN109887911B (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110993595A (zh) * 2019-12-09 2020-04-10 中国电子科技集团公司第五十五研究所 一种GaN基HEMT管芯
CN111968972A (zh) * 2020-07-13 2020-11-20 深圳市汇芯通信技术有限公司 一种集成芯片及其制作方法和集成电路
CN112117256A (zh) * 2019-06-21 2020-12-22 株式会社村田制作所 半导体装置
CN112310074A (zh) * 2019-07-31 2021-02-02 株式会社村田制作所 半导体装置以及高频模块
CN113225034A (zh) * 2020-02-05 2021-08-06 株式会社村田制作所 功率放大电路、半导体器件
CN113541617A (zh) * 2020-04-21 2021-10-22 株式会社村田制作所 功率放大器、功率放大电路、功率放大设备
CN114097015A (zh) * 2019-07-12 2022-02-25 夏普株式会社 显示装置
WO2022120822A1 (zh) * 2020-12-11 2022-06-16 华为技术有限公司 半导体器件及其制备方法、电子设备
TWI793787B (zh) * 2020-10-21 2023-02-21 日商村田製作所股份有限公司 半導體裝置

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11450646B1 (en) * 2012-12-22 2022-09-20 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
CN109887911B (zh) * 2017-12-06 2023-08-25 株式会社村田制作所 半导体装置
TWI685969B (zh) * 2018-11-27 2020-02-21 立積電子股份有限公司 雙載子電晶體
US11088078B2 (en) * 2019-05-22 2021-08-10 Nanya Technology Corporation Semiconductor device and method for manufacturing the same
US11587899B2 (en) * 2020-07-29 2023-02-21 Texas Instruments Incorporated Multi-layer semiconductor package with stacked passive components
JP2022091566A (ja) 2020-12-09 2022-06-21 株式会社村田製作所 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5734193A (en) * 1994-01-24 1998-03-31 The United States Of America As Represented By The Secretary Of The Air Force Termal shunt stabilization of multiple part heterojunction bipolar transistors
JP2003077930A (ja) * 2001-09-05 2003-03-14 Toshiba Corp 半導体装置及びその製造方法
CN102334293A (zh) * 2009-09-11 2012-01-25 松下电器产业株式会社 模拟/数字变换器、图像传感器系统、照相机装置
CN105655393A (zh) * 2014-11-27 2016-06-08 株式会社村田制作所 化合物半导体装置
CN105849873A (zh) * 2014-01-10 2016-08-10 株式会社村田制作所 半导体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0126895D0 (en) * 2001-11-08 2002-01-02 Denselight Semiconductors Pte Fabrication of a heterojunction bipolar transistor with intergrated mim capaci or
JP4977313B2 (ja) * 2004-01-19 2012-07-18 ルネサスエレクトロニクス株式会社 ヘテロ接合バイポーラトランジスタ
JP5011549B2 (ja) * 2004-12-28 2012-08-29 株式会社村田製作所 半導体装置
KR100677816B1 (ko) * 2005-03-28 2007-02-02 산요덴키가부시키가이샤 능동 소자 및 스위치 회로 장치
JP5175482B2 (ja) * 2007-03-29 2013-04-03 ルネサスエレクトロニクス株式会社 半導体装置
US8686472B2 (en) * 2008-10-02 2014-04-01 Sumitomo Chemical Company, Limited Semiconductor substrate, electronic device and method for manufacturing semiconductor substrate
CN109887911B (zh) * 2017-12-06 2023-08-25 株式会社村田制作所 半导体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5734193A (en) * 1994-01-24 1998-03-31 The United States Of America As Represented By The Secretary Of The Air Force Termal shunt stabilization of multiple part heterojunction bipolar transistors
JP2003077930A (ja) * 2001-09-05 2003-03-14 Toshiba Corp 半導体装置及びその製造方法
CN102334293A (zh) * 2009-09-11 2012-01-25 松下电器产业株式会社 模拟/数字变换器、图像传感器系统、照相机装置
CN105849873A (zh) * 2014-01-10 2016-08-10 株式会社村田制作所 半导体装置
CN105655393A (zh) * 2014-11-27 2016-06-08 株式会社村田制作所 化合物半导体装置

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112117256A (zh) * 2019-06-21 2020-12-22 株式会社村田制作所 半导体装置
CN114097015A (zh) * 2019-07-12 2022-02-25 夏普株式会社 显示装置
CN112310074A (zh) * 2019-07-31 2021-02-02 株式会社村田制作所 半导体装置以及高频模块
CN110993595A (zh) * 2019-12-09 2020-04-10 中国电子科技集团公司第五十五研究所 一种GaN基HEMT管芯
CN113225034A (zh) * 2020-02-05 2021-08-06 株式会社村田制作所 功率放大电路、半导体器件
CN113541617A (zh) * 2020-04-21 2021-10-22 株式会社村田制作所 功率放大器、功率放大电路、功率放大设备
CN113541617B (zh) * 2020-04-21 2024-03-22 株式会社村田制作所 功率放大器、功率放大电路、功率放大设备
CN111968972A (zh) * 2020-07-13 2020-11-20 深圳市汇芯通信技术有限公司 一种集成芯片及其制作方法和集成电路
CN111968972B (zh) * 2020-07-13 2024-03-26 深圳市汇芯通信技术有限公司 一种集成芯片及其制作方法和集成电路
TWI793787B (zh) * 2020-10-21 2023-02-21 日商村田製作所股份有限公司 半導體裝置
WO2022120822A1 (zh) * 2020-12-11 2022-06-16 华为技术有限公司 半导体器件及其制备方法、电子设备

Also Published As

Publication number Publication date
CN109887911B (zh) 2023-08-25
CN117038665A (zh) 2023-11-10
US10985123B2 (en) 2021-04-20
US20190172807A1 (en) 2019-06-06
US20200161265A1 (en) 2020-05-21
US10580748B2 (en) 2020-03-03

Similar Documents

Publication Publication Date Title
CN109887911A (zh) 半导体装置
CN109994440A (zh) 半导体装置
JP5985393B2 (ja) アイランドマトリックス化窒化ガリウムマイクロ波トランジスタおよびパワースイッチングトランジスタ
JP4955384B2 (ja) 半導体装置
US9589927B2 (en) Packaged RF amplifier devices with grounded isolation structures and methods of manufacture thereof
US7745848B1 (en) Gallium nitride material devices and thermal designs thereof
US8026596B2 (en) Thermal designs of packaged gallium nitride material devices and methods of packaging
JP2022169706A (ja) 改善されたドレイン相互接続部及び／又はゲート相互接続部、並びにフィンガ構造
JP7240480B6 (ja) エンハンスメント・モード及びデプレッション・モード・トランジスタの両者を有するモノリシック・マイクロ波集積回路
KR102632903B1 (ko) 트랜지스터 레벨 입력 및 출력 고조파 종단들
JP2017073769A (ja) 同調半導体増幅器
US11356070B2 (en) RF amplifiers having shielded transmission line structures
US6825548B2 (en) Semiconductor device
US20210313286A1 (en) Group iii nitride-based radio frequency amplifiers having back side source, gate and/or drain terminals
CN109994430A (zh) 半导体元件
JP2019220668A (ja) 半導体装置
US20210408976A1 (en) Multi-zone radio frequency transistor amplifiers
US9911836B2 (en) Vertical ballast technology for power HBT device
TWI834365B (zh) 半導體裝置
JP2019220669A (ja) 半導体装置
TWI820979B (zh) 半導體裝置
US11728419B2 (en) High electron mobility transistor
US11239187B2 (en) Semiconductor device
TW202418545A (zh) 半導體裝置
TW202418544A (zh) 半導體裝置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant