CN109861657B - 叠管输出级嵌位电路 - Google Patents

Abstract

本发明提供一种叠管输出级嵌位电路，包括：第一嵌位电路、第二嵌位电路以及输出级；第一嵌位电路与第二嵌位电路结构相同；所述输出级包括：第一嵌位管、第二嵌位管、第三嵌位管以及第四嵌位管；第一嵌位电路的输入端与第一偏置电流输入端相连，第一输出端与第一嵌位管相连，第二输出端与第二嵌位管相连；第二嵌位电路的输入端与第二偏置电流输入端相连，第一输出端与第三嵌位管相连，第二输出端与第四嵌位管相连。应用本发明提供的电路，能够在输出级处于工作状态，输出电压不停翻转，输出级嵌位管的寄生电容产生很大耦合电流时，维持输出级嵌位管的栅极电压的稳定，保障输出级耐高压，使得输出级能够高效率地输出更高的电压、更大的功率。

Description

叠管输出级嵌位电路

技术领域

本发明涉及半导体集成电路技术领域，特别涉及一种叠管输出级嵌位电路。

背景技术

输出级是音频功放芯片的重要组成部分，主要用于驱动喇叭负载。随着用户对手机音效的要求不断提高，输出级需要高效率地输出更高的电压、更大的功率，以达到消除杂音并提高手机音效目的，这就要求音频功放芯片的输出级必须要耐高压。现有技术中所采用的叠管输出级电路，其具体结构如图1所示，包括：四个开关管、四个嵌位管以及四个低压差线性稳压器LDO，其中，每一LDO分别与一输出级嵌位管相连，用于将其连接的输出级嵌位管的栅极电压嵌位至耐高压的电压范围内，保障输出级耐高压。

为满足输出级高效率地输出更高的电压、更大的功率的需求，输出级所采用的嵌位管的输出阻抗就要足够小，但阻抗较小的嵌位管往往具有大的体积而存在较大的寄生电容。当输出级处于工作状态时，其输出电压会不停翻转，此时嵌位管寄生电容会产生很大耦合电流，对LDO进行抽放电，导致LDO的瞬态输出会有较大的变化，从而影响输出级嵌位管的栅极电压的稳定。

发明内容

有鉴于此，本发明实施例提供一种叠管嵌位电路，用以维持输出级嵌位管栅极的稳定，保障输出级耐高压，使得输出级能够高效率地输出更高的电压、更大的功率。

为实现上述目的，本发明实施例提供如下技术方案：

一种叠管输出级嵌位电路，包括：

第一嵌位电路、第二嵌位电路以及输出级；

所述第一嵌位电路与所述第二嵌位电路结构相同；

所述输出级包括：第一嵌位管、第二嵌位管、第三嵌位管以及第四嵌位管；

所述第一嵌位电路的输入端与第一偏置电流输入端相连，第一输出端与所述第一嵌位管相连，第二输出端与所述第二嵌位管相连；所述第一嵌位电路用于为所述第一嵌位管以及第二嵌位管提供偏置电压并保持所述为所述第一嵌位管以及第二嵌位管提供的偏置电压的稳定；

所述第二嵌位电路的输入端与第二偏置电流输入端相连，第一输出端与所述第三嵌位管相连，第二输出端与所述第四嵌位管相连；所述第二嵌位电路用于为所述第三嵌位管以及第四嵌位管提供偏置电压并保持所述为所述第三嵌位管以及第四嵌位管提供的偏置电压的稳定。

上述的电路，可选的，所述第一嵌位电路，包括：

主体电路以及缓冲电路；

所述主体电路的输入端与所述偏置电流输入端相连，输出端与所述缓冲电路的输入端相连；

所述缓冲电路的第一输出端与所述第一嵌位管相连，第二输出端与所述第二嵌位管相连。

上述的电路，可选的，所述主体电路包括：

电阻R1、三极管MP1、嵌位管MP2、三极管MP3、三极管MP4、三极管MP5、嵌位管MP6、三极管MP7、三极管MP8、三极管MP9、三极管MP10、三极管MP11、三极管MP12、三极管MP13、三极管MP14、三极管MN1、嵌位管MN2、三极管MN3、三极管MN4、三极管MN5、嵌位管MN6、三极管MN7、三极管MN8、电容C1以及电容C2；

所述电阻R1的第一端与偏置电流输入端相连，第二端与所述三极管MP14的第三端相连；

所述三极管MP14的第二端与所述电阻R1的第一端相连，第一端与所述三极管MP13的第三端相连；

所述三极管MP13的第二端与所述电阻R1的第二端相连，第一端与功率电源相连；

所述三极管MP11的第一端与所述功率电源相连，第二端与所述三极管MP13的第二端相连，第三端与所述三极管MP12的第一端相连；

所述三极管MP12的第二端与所述三极管MP14的第二端相连，第三端与所述三极管MP7的第一端相连；

所述三极管MP7的第三端与所述三极管MN8的第一端相连；

所述三极管MN8的第二端与所述三极管MN7的第一端相连，第三端接地；

所述三极管MP8的第一端与所述三极管MP12的第三端相连，第三端与所述三极管MN3的第一端相连；

所述三极管MN3的第二端与所述三极管MN8的第二端相连，第三端接地；

所述三极管MP9的第一端与所述功率电源相连，第二端与所述三极管MP11的第二端相连，第三端与所述三极管MP10的第一端相连；

所述三极管MP10的第二端与所述三极管MP12的第二端相连，第三端与所述三极管MN7的第一端相连；

所述三极管MN7的第二端与第一偏置电压VC相连，第三端与所述三极管MN8的第一端相连；

所述三极管MP3的第一端与所述功率电源相连，第二端与所述三极管MP9的第二端相连，第三端与所述三极管MP4的第一端相连；

所述三极管MP4的第二端与所述三极管MP10的第二端相连，第三端与所述嵌位管MN6的第一端相连；

所述嵌位管MN6的第三端与所述三极管MN5的第一端相连；

所述三极管MN5的第三端与所述三极管MN4的第一端相连；

所述三极管MN4的第二端与所述第一偏置电压VC相连，第三端与所述三极管MN3的第一端相连；

所述三极管MP5的第一端与所述三极管MP4的第三端相连，第三端与所述嵌位管MP6的第一端相连；

所述嵌位管MP6的第三端与所述三极管MN4的第一端相连；

所述电容C1的第一端与所述三极管MP4的第三端相连，第二端与所述主体电路的输出端相连，所述电容C2的第一端与所述电容C1的第二端相连，第二端与所述三极管MN4的第一端相连；

所述三极管MP1的第一端与所述功率电源相连，第二端与所述电容C1的第一端相连，第三端与所述嵌位管MP2的第一端相连；

所述嵌位管MP2的第二端与所述嵌位管MN2的第二端相连，第三端与所述主体电路的输出端相连；

所述嵌位管MN2的第一端相连与所述嵌位管MP2的第三端相连，第三端与所述三极管MN1的第一端相连；

所述三极管MN1的第二端与所述电容C2的第二端相连，第三端接地。

上述的电路，可选的，所述缓冲电路包括：

自偏电阻R2、三极管N1、开关管N2、三极管N3、三极管P1、开关管P2以及三极管P3；

所述自偏电阻R2的第一端与所述主体电路的输出端相连；

所述三极管N1的第一端与功率电源相连，第二端与所述自偏电阻R2的第一端相连，第三端与所述自偏电阻R2的第二端相连；

所述开关管N2的第一端与所述三极管N1的第三端相连，第三端与所述三极管N3的第一端相连，所述三极管N3的第三端接地；

所述开关管P3的第一端与所述功率电源相连，第三端与所述开关管P2的第一端相连；

所述开关管P2的第三端分别与所述三极管N1的第三端、所述三极管P1的第一端、所述缓冲电路第一输出端以及所述缓冲电路第二输出端相连；

所述三极管P1的第三端接地。

与现有技术相比，本发明具有以下优点：

本发明提供了一种叠管输出级嵌位电路，包括：第一嵌位电路、第二嵌位电路以及输出级；所述第一嵌位电路与所述第二嵌位电路结构相同；所述输出级包括：第一嵌位管、第二嵌位管、第三嵌位管以及第四嵌位管；所述第一嵌位电路的输入端与第一偏置电流输入端相连，第一输出端与所述第一嵌位管相连，第二输出端与所述第二嵌位管相连；所述第一嵌位电路用于为所述第一嵌位管以及第二嵌位管提供偏置电压并保持所述为所述第一嵌位管以及第二嵌位管提供的偏置电压的稳定；所述第二嵌位电路的输入端与第二偏置电流输入端相连，第一输出端与所述第三嵌位管相连，第二输出端与所述第四嵌位管相连；所述第二嵌位电路用于为所述第三嵌位管以及第四嵌位管提供偏置电压并保持所述为所述第三嵌位管以及第四嵌位管提供的偏置电压的稳定。应用本发明提供的叠管输出级嵌位电路，在输出级处于工作状态，输出电压不停翻转，嵌位管寄生电容产生很大耦合电流时，维持输出级嵌位管的栅极电压的稳定，保障输出级耐高压，使得输出级能够高效率地输出更高的电压、更大的功率；同时，输出级中每两个相同类型的嵌位管可共用同一嵌位电路，减小音频功放芯片面积，降低了音频功放芯片生产成本。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为现有技术所采用的一种叠管输出级电路的结构示意图；

图2为本发明实施例提供的一种叠管输出级嵌位电路的结构示意图；

图3为本发明实施例提供的一种叠管输出级嵌位电路的又一结构示意图；

图4为本发明实施例提供的一种叠管输出级嵌位电路的又一结构示意图；

图5为本发明实施例提供的一种叠管输出级嵌位电路的又一结构示意图；

图6为本发明实施例提供的一种叠管输出级嵌位电路的又一结构示意图；

图7为本发明实施例提供的一种叠管输出级嵌位电路的驱动信号时序图；

图8为本发明实施例提供的一种叠管输出级嵌位电路的充放电模式示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本申请中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

现有技术中所采用的叠管输出级电路，其结构示意图如图1所示，具体包括：

开关管MP1、嵌位管MP2、开关管MP3、嵌位管MP4、开关管MN1、嵌位管MN2、开关管MN3、嵌位管MN4、电阻R、磁感线圈L，第一低压差线性稳压器LDO1、第二低压差线性稳压器LDO2、第三低压差线性稳压器LDO3以及第四低压差线性稳压器LDO4；

所述开关管MP1的第一端与功率电源PVDD相连，第三端与所述嵌位管MP2的第一端相连；所述嵌位管MP2的第二端与所述第一低压差线性稳压器LDO1相连，第三端与所述嵌位管MN2的第一端相连；所述嵌位管MN2的第二端与所述第二低压差线性稳压器LDO2相连，第三端与所述开关管MN1的第一端相连，所述开关管MN1的第三端接地；

所述开关管MP3的第一端与功率电源PVDD相连，第三端与所述嵌位管MP4第一端相连；所述嵌位管MP4的第二端与所述第三低压差线性稳压器LDO3相连，第三端与所述嵌位管MN4的第一端相连；所述嵌位管MN4的第二端与所述第四低压差线性稳压器LDO4相连，第三端与所述磁感线圈L的第一端相连；所述磁感线圈L的第二端与所述电阻R的第一端相连；所述电阻R的第二端与所述嵌位管MP2的第三端相连；所述开关管MN3的第一端与所述磁感线圈L的第一端相连，第三端接地。

现有技术所采用的叠管输出级电路，通过低压差线性稳压器LDO将输出级中各个嵌位管的栅极电压嵌位在耐压范围内，使得输出级耐高压。

为满足输出级高效率地输出更高的电压、更大的功率的需求，输出级所采用的嵌位管的输出阻抗就要足够小，但阻抗较小的嵌位管往往具有大的体积而存在较大的寄生电容。在输出级处于工作状态时，输出级的输出电压会不停翻转，嵌位管的寄生电容会产生很大的耦合电流，对LDO进行抽放电。例如：当输出级的输出电压下拉时，因为嵌位管寄生电容的存在，会产生较大的耦合电流，从LDO抽电流，导致LDO的输出瞬态会有比较大的向下的脉冲电压；当输出级的输出电压上拉时，因为嵌位管寄生电容的存在，会产生较大的耦合电流，向LDO放电流，导致LDO的输出瞬态会有比较大的向上的脉冲电压。使得低压差线性稳压器的瞬态输出会有较大变化，难以将其所连接的嵌位管的栅极电压嵌位至耐高压范围内。

本发明实施例提供的叠管输出级嵌位电路，其结构示意图如图2所示，具体可以包括：

第一嵌位电路、第二嵌位电路以及输出级；

所述第一嵌位电路与所述第二嵌位电路结构相同；

所述输出级包括：第一嵌位管、第二嵌位管、第三嵌位管以及第四嵌位管；

所述第一嵌位电路的输入端与第一偏置电流输入端相连，第一输出端与所述第一嵌位管相连，第二输出端与所述第二嵌位管相连；所述第一嵌位电路用于为所述第一嵌位管以及第二嵌位管提供偏置电压并保持所述为所述第一嵌位管以及第二嵌位管提供的偏置电压的稳定；

所述第二嵌位电路的输入端与第二偏置电流输入端相连，第一输出端与所述第三嵌位管相连，第二输出端与所述第四嵌位管相连；所述第二嵌位电路用于为所述第三嵌位管以及第四嵌位管提供偏置电压并保持所述为所述第三嵌位管以及第四嵌位管提供的偏置电压的稳定。

本发明实施例提供的电路，所采用的输出级结构与现有技术中所采用的输出级结构相同，其中，所述第一嵌位管与所述第二嵌位管为同类嵌位管，所述第三嵌位管与所述第四嵌位管为同类嵌位管。例如，所述第一嵌位管以及所述第二嵌位管为PMOS嵌位管，所述第三嵌位管以及所述第四嵌位管为NMOS嵌位管。

需要说明的是，相比与现有技术中每一嵌位管通过连接低压差线性稳压器的结构，本发明实施例提供的电路，两个同类型的输出级嵌位管共用一个嵌位电路，减小了音频功放芯片面积，使得音频功放芯片更加小型化，降低了音频功放芯片的生产成本。

本发明实施例提供的叠管输出级嵌位电路，包括：第一嵌位电路、第二嵌位电路以及输出级；所述第一嵌位电路与所述第二嵌位电路结构相同；所述输出级包括：第一嵌位管、第二嵌位管、第三嵌位管以及第四嵌位管；所述第一嵌位电路的输入端与第一偏置电流输入端相连，第一输出端与所述第一嵌位管相连，第二输出端与所述第二嵌位管相连；所述第一嵌位电路用于为所述第一嵌位管以及第二嵌位管提供偏置电压并保持所述为所述第一嵌位管以及第二嵌位管提供的偏置电压的稳定；所述第二嵌位电路的输入端与第二偏置电流输入端相连，第一输出端与所述第三嵌位管相连，第二输出端与所述第四嵌位管相连；所述第二嵌位电路用于为所述第三嵌位管以及第四嵌位管提供偏置电压并保持所述为所述第三嵌位管以及第四嵌位管提供的偏置电压的稳定。

应用本发明实施例提供的叠管输出级嵌位电路，采用结构相同的第一嵌位电路以及第二嵌位电路为输出级嵌位管提供偏置电压，并保持其所提供的偏置电压的稳定；在输出级处于工作状态，输出电压不停翻转，输出级嵌位管的寄生电容产生耦合电流时，维持输出级嵌位管栅极电压的稳定，将输出级嵌位管的栅极电压嵌位至耐高压范围内，保障输出级耐高压，使得输出级能够高效率地输出更高的电压、更大的功率；同时，同一类型的两个输出级嵌位管可共用同一嵌位电路，减小音频功放芯片面积并降低了音频功放芯片的生产成本。

本发明实施例提供的叠管输出级嵌位电路，所述第一嵌位电路的结构示意图如图3所示，具体可以包括：

主体电路101以及缓冲电路102；

所述主体电路101的输入端与偏置电流IBIAS输入端相连，输出端与所述缓冲电路102相连；

所述缓冲电路102的第一输出端与所述第一嵌位管相连，第二输出端与所述第二嵌位管相连。

本发明实施例提供的电路，所述主体电路101用于通过所述缓冲电路102为输出级嵌位管提供偏置电压；所述缓冲电路102用于维持所述主体电路101所提供的偏置电压的稳定。

需要说明的是，本发明实施例提供的电路，所述第一嵌位电路与所述第二嵌位电路的结构相同。

本发明实施提供的叠管输出级嵌位电路，所述第一嵌位电路包括：主体电路101以及缓冲电路102；所述主体电路101的输入端与偏置电流IBIAS输入端相连，输出端与所述缓冲电路102的输入端相连；所述缓冲电路102的第一输出端与所述第一嵌位管相连，第二输出端与所述第二嵌位管相连。

应用本发明实施例提供的叠管输出级嵌位电路，主体电路101通过缓冲电路102为连接在所述缓冲电路102的两个同类型的输出级嵌位管提供偏置电压；缓冲电路102则在输出级处于工作状态，输出级嵌位管的寄生电容产生耦合电流进行抽放电时，维持主体电路101为与缓冲电路102相连的两个同类型输出级嵌位管所提供的偏置电压的稳定，将两个同类型的输出级嵌位管的栅极电压嵌位至耐高压范围内；结构相同的第一嵌位电路与第二嵌位电路同时工作，将四个输出级嵌位管的栅极电压嵌位至耐高压范围内，以保障输出级耐高压，使得输出级能够高效率地输出更高的电压、更大的功率。

本发明实施例提供的叠管输出级嵌位电路，所述主体电路的结构示意图如图4所示，具体可以包括：

电阻R1、三极管MP1、嵌位管MP2、三极管MP3、三极管MP4、三极管MP5、嵌位管MP6、三极管MP7、三极管MP8、三极管MP9、三极管MP10、三极管MP11、三极管MP12、三极管MP13、三极管MP14、三极管MN1、嵌位管MN2、三极管MN3、三极管MN4、三极管MN5、嵌位管MN6、三极管MN7、三极管MN8、电容C1以及电容C2；

所述电阻R1的第一端与偏置电流输入端相连，第二端与所述三极管MP14的第三端相连；

所述三极管MP14的第二端与所述电阻R1的第一端相连，第一端与所述三极管MP13的第三端相连；

所述三极管MP13的第二端与所述电阻R1的第二端相连，第一端与功率电源相连；

所述三极管MP11的第一端与所述功率电源相连，第二端与所述三极管MP13的第二端相连，第三端与所述三极管MP12的第一端相连；

所述三极管MP12的第二端与所述三极管MP14的第二端相连，第三端与所述三极管MP7的第一端相连；

所述三极管MP7的第三端与所述三极管MN8的第一端相连；

所述三极管MN8的第二端与所述三极管MN7的第一端相连，第三端接地；

所述三极管MP8的第一端与所述三极管MP12的第三端相连，第三端与所述三极管MN3的第一端相连；

所述三极管MN3的第二端与所述三极管MN8的第二端相连，第三端接地；

所述三极管MP9的第一端与所述功率电源相连，第二端与所述三极管MP11的第二端相连，第三端与所述三极管MP10的第一端相连；

所述三极管MP10的第二端与所述三极管MP12的第二端相连，第三端与所述三极管MN7的第一端相连；

所述三极管MN7的第二端与第一偏置电压VC相连，第三端与所述三极管MN8的第一端相连；

所述三极管MP3的第一端与所述功率电源相连，第二端与所述三极管MP9的第二端相连，第三端与所述三极管MP4的第一端相连；

所述三极管MP4的第二端与所述三极管MP10的第二端相连，第三端与所述嵌位管MN6的第一端相连；

所述嵌位管MN6的第三端与所述三极管MN5的第一端相连；

所述三极管MN5的第三端与所述三极管MN4的第一端相连；

所述三极管MN4的第二端与所述第一偏置电压VC相连，第三端与所述三极管MN3的第一端相连；

所述三极管MP5的第一端与所述三极管MP4的第三端相连，第三端与所述嵌位管MP6的第一端相连；

所述嵌位管MP6的第三端与所述三极管MN4的第一端相连；

所述电容C1的第一端与所述三极管MP4的第三端相连，第二端与所述主体电路的输出端相连，所述电容C2的第一端与所述电容C1的第二端相连，第二端与所述三极管MN4的第一端相连；

所述三极管MP1的第一端与所述功率电源相连，第二端与所述电容C1的第一端相连，第三端与所述嵌位管MP2的第一端相连；

所述嵌位管MP2的第二端与所述嵌位管MN2的第二端相连，第三端与所述主体电路的输出端相连；

所述嵌位管MN2的第一端相连与所述嵌位管MP2的第三端相连，第三端与所述三极管MN1的第一端相连；

所述三极管MN1的第二端与所述电容C2的第二端相连，第三端接地。

本发明实施例提供的电路，偏置电流输入端为所述主体电路提供偏置电流，VC为所述三极管MN4以及三极管MN7提供偏置电压，确保所述三极管MN4和三极管MN7工作在饱和区；VB为嵌位管MP2和嵌位管MN2的嵌位电压信号，VP为三极管MP1的栅级电压，VN为三极管MN1的栅级电压。

本发明实施例提供的电路，在静态工作时，三极管MP1以及三极管MN1被偏置在亚阈值区域，静态功耗较小；当输出级嵌位管需要从嵌位电路抽电流时，主体电路中的三极管MP1的栅极电压VP会降低，当PVDD-VP小于三极管MP1的阈值电压Vthp时，三极管MP1会进入饱和区，进而提高抽电流能力；当输出级嵌位管需要向嵌位电路放电流时，三极管MN1的栅极电压VN会升高，当VN大于三极管MN1的阈值电压Vthn时，三极管MN1会进入饱和区，从而保证很好的放电。

需要说明的是，本发明实施例提供的电路，需要工作在功率电源PVDD电压域，功率电源PVDD电压域高于MOS的耐压范围；嵌位管MN2、嵌位管MP2、嵌位管MP6以及嵌位管MN6的主要作用是将所述主体电路中各个可能存在耐压问题的电路节点嵌位至中间电平，消除耐压风险，以保障所述主体电路的正常工作。

应用本发明实施例提供的叠管输出级嵌位电路，当输出级嵌位管需要从嵌位电路抽电流时，三极管MP1会进入饱和区，进而提高抽电流能力；当输出级中的嵌位管需要向嵌位电路放电流时，三极管MN1会进入饱和区，进而提高放电能力；在静态工作时，三极管MP1以及三极管MN1被偏置在亚阈值区域，静态功耗比较小。

本发明实施例提供的叠管嵌位电路，所述缓冲电路的结构示意图如图5所示，具体可以包括：

自偏电阻R2、三极管N1、开关管N2、三极管N3、三极管P1、开关管P2以及三极管P3；

所述自偏电阻R2的第一端与所述主体电路的输出端相连；

所述三极管N1的第一端与功率电源相连，第二端与所述自偏电阻R2的第一端相连，第三端与所述自偏电阻R2的第二端相连；

所述开关管N2的第一端与所述三极管N1的第三端相连，第三端与所述三极管N3的第一端相连，所述三极管N3的第三端接地；

所述三极管P3的第一端与所述功率电源相连，第三端与所述开关管P2的第一端相连；

所述开关管P2的第三端分别与所述三极管N1的第三端、所述三极管P1的第一端、所述缓冲电路第一输出端以及所述缓冲电路第二输出端相连；

所述三极管P1的第三端接地。

本发明实施例提供的电路，EN_CLKN和EN_CLKP分别为所述开关管N2以及开关管P2的时钟控制信号，用于控制所述开关管N2以及开关管P2是否开启，以控制充放电支路的开启与闭合；VAP和VAN分别是三极管P3和三极管N3的偏置电压信号；VBP_N为嵌位电路的输出电压，即输出级嵌位管的栅极电压。

本发明实施例提供的电路，三极管N1、开关管N2以及三极管N3组成充电支路，用于在输出级嵌位管的寄生电容产生耦合电流对嵌位电路进行抽电时，提供充电的通路；三极管P1、开关管P2以及三极管P3组成放电支路，用于在输出级嵌位管的寄生电容产生耦合电流对嵌位电路进行放电时，提供放电通路。

需要说明的是，本发明实施例提供的电路，所述三极管N1以及三极管P1是源跟随器的结构，响应速度更快，能够迅速的充放电，使得输出级嵌位管的栅极电压VBP_N快速恢复稳定。

本发明实施例提供的叠管输出级嵌位电路，所述缓冲电路包括：自偏电阻R2、三极管N1、开关管N2、三极管N3、三极管P1、开关管P2以及三极管P3；所述自偏电阻R2的第一端与所述主体电路的输出端相连；所述三极管N1的第一端与功率电源相连，第二端与所述自偏电阻R2的第一端相连，第三端与所述自偏电阻R2的第二端相连；所述开关管N2的第一端与所述三极管N1的第三端相连，第三端与所述三极管N3的第一端相连，所述三极管N3的第三端接地；所述三极管P3的第一端与所述功率电源相连，第三端与所述开关管P2的第一端相连；所述开关管P2的第三端分别与所述三极管N1的第三端、所述三极管P1的第一端、所述缓冲电路第一输出端以及所述缓冲电路第二输出端相连；所述三极管P1的第三端接地。

应用本发明实施例提供的叠管输出级嵌位电路，在输出级嵌位管的寄生电容产生耦合电流对嵌位电路进行抽电时，由三极管N1、开关管N2以及三极管N3组成充电支路，提供充电通路；在输出级嵌位管的寄生电容产生耦合电流对嵌位电路进行放电时，由三极管P1、开关管P2以及三极管P3组成放电支路，提供放电通路，由此维持嵌位电路输出电压VBP_N，即输出级嵌位管的栅极电压的稳定。同时，所述三极管N1以及三极管P1是源跟随器的结构，响应速度快，能够迅速的充放电，使得嵌位电路输出电压VBP_N，即输出级嵌位管的栅极电压得以快速恢复稳定，减小脉冲毛刺。

下面结合各附图，对本发明实施例提供的叠管输出级嵌位电路的完整工作过程进行说明。其中，图6为本发明实施例提供的一种叠管输出级嵌位电路的又一结构示意图，其示意了嵌位电路的具体结构；图7为本发明实施例提供的叠管输出级嵌位电路的驱动信号时序图；图8为本发明实施例提供的叠管输出级嵌位电路的充放电模式示意图。

本发明实施例提供的叠管输出级嵌位电路，其完整工作过程如下：

如图7所示，PGT_N以及NGT_N分别为输出级两侧开关管的栅极控制信号，用于控制输出级中开关管的关断与闭合；VON为输出级的输出电压；EN_CLKN和EN_CLKP分别为所述开关管N2以及开关管P2的时钟控制信号，用于控制所述开关管N2以及开关管P2是否开启；VO为主体电路的输出电压；VBP_N为缓冲电路输出电压，即输出级嵌位管的栅极电压。

当输出级的输出电压VON向下拉动(抽电)时，由于输出级嵌位管存在寄生电容，产生耦合电流，该电流需要由嵌位电路提供，会导致嵌位电路的输出电压VBP_N被拉低，这时EN_CLKN被拉高，开关管N2导通，假设VBP_N的电压为Vg，当该电压被拉低到Vg-Vthn时，三极管N1管导通，这时由三极管N1、开关管N2以及三极管N3组成的支路开始工作，提供充电的通路；同时，三极管MP1的栅极电压VP会降低，使得三极管MP1进入饱和区，进而提高充电能力；三极管N1是源级跟随器的结构，响应速度快，能够迅速的充电(最终是迅速的向寄生电容充电)使输出电压VBP_N快速恢复稳定，具体电流流向如图8中(a)所示；

当输出级的输出电压VON向上拉动(放电)时，由于输出功率管存在寄生电容，产生耦合电流，该电流会流向嵌位电路，会导致嵌位电路的输出电压VBP_N被抬高，这时EN_CLKP信号被拉低，开关管P2导通，假设VBP_N的电压为Vg，当该电压被拉升到Vg+Vthp时，三极管P1导通，这时由三极管P1，开关管P2，三极管P3组成的支路开始工作，提供放电的通路；同时，三极管MN1的栅极电压VN会升高，使得三极管MN1进入饱和区，进而提高放电流能力；三极管P1是源级跟随器的结构，所以相应速度更快，能够迅速的放电(最终是迅速的释放到寄生电容上的电荷)使输出电压VBP_N快速恢复稳定，具体电流流向如图8中(b)所示。

最终，输出级嵌位管的栅级电压VBP_N的波动会被控制在一个较小的范围内，各个输出级嵌位管的栅极电压都被嵌位至耐高压范围内，保障了输出级的耐高压；同时，主体电路的输出端VO所输出的电压毛刺会变得更小。

本发明实施例提供的叠管输出级嵌位电路，在当输出级的输出电压VOP发生波动时，完整工作过程与上述过程类似，此处不再赘述。

应用本发明实施例提供的输出级叠管嵌位电路，可在输出级处于工作状态，输出电压不停翻转，导致嵌位管寄生电容产生很大耦合电流时，为嵌位管寄生电容产生的耦合电流提供抽放电支路，响应速度快、静态功耗较小，能够维持嵌位管栅极电压的稳定，保障输出级耐高压，使得输出级能够高效率地输出更高的电压、更大的功率；同时，输出级中每两个相同类型的嵌位管可共用同一嵌位电路，减小音频功放芯片面积，降低了音频功放芯片生产成本。

本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于系统或系统实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。以上所描述的系统及系统实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。

专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (4)

1.一种叠管输出级嵌位电路，其特征在于，包括：

第一嵌位电路、第二嵌位电路以及输出级；

所述第一嵌位电路与所述第二嵌位电路结构相同；

所述输出级包括：第一嵌位管、第二嵌位管、第三嵌位管以及第四嵌位管；

所述第一嵌位电路的输入端与第一偏置电流输入端相连，第一输出端与所述第一嵌位管相连，第二输出端与所述第二嵌位管相连；所述第一嵌位电路用于为所述第一嵌位管以及第二嵌位管提供偏置电压并保持所述为所述第一嵌位管以及第二嵌位管提供的偏置电压的稳定；

所述第二嵌位电路的输入端与第二偏置电流输入端相连，第一输出端与所述第三嵌位管相连，第二输出端与所述第四嵌位管相连；所述第二嵌位电路用于为所述第三嵌位管以及第四嵌位管提供偏置电压并保持所述为所述第三嵌位管以及第四嵌位管提供的偏置电压的稳定。

2.根据权利要求1所述的电路，其特征在于，所述第一嵌位电路，包括：

主体电路以及缓冲电路；

所述主体电路的输入端与偏置电流输入端相连，输出端与所述缓冲电路的输入端相连；

所述缓冲电路的第一输出端与所述第一嵌位管相连，第二输出端与所述第二嵌位管相连。

3.根据权利要求2所述的电路，其特征在于，所述主体电路包括：

电阻R1、三极管MP1、嵌位管MP2、三极管MP3、三极管MP4、三极管MP5、嵌位管MP6、三极管MP7、三极管MP8、三极管MP9、三极管MP10、三极管MP11、三极管MP12、三极管MP13、三极管MP14、三极管MN1、嵌位管MN2、三极管MN3、三极管MN4、三极管MN5、嵌位管MN6、三极管MN7、三极管MN8、电容C1以及电容C2；

所述电阻R1的第一端与偏置电流输入端相连，第二端与所述三极管MP14的第三端相连；

所述三极管MP14的第二端与所述电阻R1的第一端相连，第一端与所述三极管MP13的第三端相连；所述三极管MP14的第二端为所述三极管MP14的栅极端；

所述三极管MP13的第二端与所述电阻R1的第二端相连，第一端与功率电源相连；所述三极管MP13的第二端为所述三极管MP13的栅极端；

所述三极管MP11的第一端与所述功率电源相连，第二端与所述三极管MP13的第二端相连，第三端与所述三极管MP12的第一端相连；所述三极管MP11的第二端为所述三极管MP11的栅极端；

所述三极管MP12的第二端与所述三极管MP14的第二端相连，第三端与所述三极管MP7的第一端相连；所述三极管MP12的第二端为所述三极管MP12的栅极端；

所述三极管MP7的第三端与所述三极管MN8的第一端相连；

所述三极管MN8的第二端与所述三极管MN7的第一端相连，第三端接地；所述三极管MN8的第二端为所述三极管MN8的栅极端；

所述三极管MP8的第一端与所述三极管MP12的第三端相连，第三端与所述三极管MN3的第一端相连；

所述三极管MN3的第二端与所述三极管MN8的第二端相连，第三端接地；所述三极管MN3的第二端为所述三极管MN3的栅极端；

所述三极管MP9的第一端与所述功率电源相连，第二端与所述三极管MP11的第二端相连，第三端与所述三极管MP10的第一端相连；所述三极管MP9的第二端为所述三极管MP9的栅极端；

所述三极管MP10的第二端与所述三极管MP12的第二端相连，第三端与所述三极管MN7的第一端相连；所述三极管MP10的第二端为所述三极管MP10的栅极端；

所述三极管MN7的第二端与第一偏置电压VC相连，第三端与所述三极管MN8的第一端相连；所述三极管MN7的第二端为所述三极管MN7的栅极端；

所述三极管MP3的第一端与所述功率电源相连，第二端与所述三极管MP9的第二端相连，第三端与所述三极管MP4的第一端相连；所述三极管MP3的第二端为所述三极管MP3的栅极端；

所述三极管MP4的第二端与所述三极管MP10的第二端相连，第三端与所述嵌位管MN6的第一端相连；所述三极管MP4的第二端为所述三极管MP4的栅极端；

所述嵌位管MN6的第三端与所述三极管MN5的第一端相连；

所述三极管MN5的第三端与所述三极管MN4的第一端相连；

所述三极管MN4的第二端与所述第一偏置电压VC相连，第三端与所述三极管MN3的第一端相连；所述三极管MN4的第二端为所述三极管MN4的栅极端；

所述三极管MP5的第一端与所述三极管MP4的第三端相连，第三端与所述嵌位管MP6的第一端相连；

所述嵌位管MP6的第三端与所述三极管MN4的第一端相连；

所述电容C1的第一端与所述三极管MP4的第三端相连，第二端与所述主体电路的输出端相连，所述电容C2的第一端与所述电容C1的第二端相连，第二端与所述三极管MN4的第一端相连；

所述三极管MP1的第一端与所述功率电源相连，第二端与所述电容C1的第一端相连，第三端与所述嵌位管MP2的第一端相连；所述三极管MP1的第二端为所述三极管MP1的栅极端；

所述嵌位管MP2的第二端与所述嵌位管MN2的第二端相连，第三端与所述主体电路的输出端相连；所述嵌位管MP2的第二端为所述嵌位管MP2的栅极端，所述嵌位管MN2的第二端为所述嵌位管MN2的栅极端；

所述嵌位管MN2的第一端相连与所述嵌位管MP2的第三端相连，第三端与所述三极管MN1的第一端相连；

所述三极管MN1的第二端与所述电容C2的第二端相连，第三端接地；所述三极管MN1的第二端为所述三极管MN1的栅极端。

4.根据权利要求2或3所述的电路，其特征在于，所述缓冲电路包括：

自偏电阻R2、三极管N1、开关管N2、三极管N3、三极管P1、开关管P2以及三极管P3；

所述自偏电阻R2的第一端与所述主体电路的输出端相连；

所述三极管N1的第一端与功率电源相连，第二端与所述自偏电阻R2的第一端相连，第三端与所述自偏电阻R2的第二端相连；所述三极管N1的第二端为所述三极管N1的栅极端；

所述开关管N2的第一端与所述三极管N1的第三端相连，第三端与所述三极管N3的第一端相连，所述三极管N3的第三端接地；

所述三极管P3的第一端与所述功率电源相连，第三端与所述开关管P2的第一端相连；

所述开关管P2的第三端分别与所述三极管N1的第三端、所述三极管P1的第一端、所述缓冲电路第一输出端以及所述缓冲电路第二输出端相连；

所述三极管P1的第三端接地。

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