CN109786255A - 一种晶体管及其终端结构的制作方法 - Google Patents

Abstract

本发明提供一种晶体管及其终端结构的制作方法，本发明方法包括如下步骤：提供第一导电类型的衬底，在所述衬底上表面形成第一导电类型的外延层，在所述外延层上表面形成第一沟槽，在所述第一沟槽上表面形成第一氧化层，在所述外延层及所述第一氧化层上表面形成栅氧化层，在所述栅氧化层上表面形成多晶硅层，在所述多晶硅层形成若干第二沟槽，在所述外延层上表面形成体区，在所述多晶硅层上表面形成第二氧化层，在所述晶体管上表面形成介质层和接触孔，在所述介质层上表面形成源极金属层。本发明通过源极金属层连接低电位，衬底连接正电位，反偏的电势差越大，在多晶硅层外侧形成良好的反型层，抵消从体区延伸过来的强电场，实现器件的耐压性能。

Description

一种晶体管及其终端结构的制作方法

技术领域

本发明涉及半导体技术领域，具体涉及一种半导体晶体管及其终端结构的制作方法。

背景技术

功率器件的耐压能力主要取决于器件结构中特定PN结的反偏击穿电压，而功率器件为了得到一定的电流能力，通常由很多的元胞并联组成。在器件反向耐压时，由于元胞和元胞之间的横向电场相互抵消，因为击穿一般不会发生在元胞内部，但是最外面的元胞会由于电场集中而发生击穿，因此就需要特定的结构来降低电场从而提高击穿电压，这些特殊结构称之为终端技术。

结终端大致可分为截断型和延伸型两大类，也有少数结构是二者的结合。其中延伸型是在主结边缘处设置一些延伸结构，这些结构将主结耗尽区向外扩展，从而起到降低其电场强度提高击穿电压的作用。目前常用的延伸结构结终端技术主要包括：场板技术，场限环技术，结终端扩展技术，横向变掺杂技术，以及降低表面电场技术等。

当器件高压反偏时，实际上是靠JTE(junction termination extension(structure),结终端延展(结构))终端区域与N型外延层反偏PN结全部耗尽来实现耐压的。由于JTE结终端的面积较大，对于高压器件来说，JTE结构的横向长度越长，器件的源漏电容则会越大，影响器件的工作频率。另外，JTE结构生产时会耗费大量的时间。

发明内容

鉴于以上情况，本发明所要解决其技术问题采用以下的技术方案来实现。

第一方面，本发明实施例提供一种晶体管终端结构的制作方法,包括：提供第一导电类型的衬底；在所述衬底上表面形成第一导电类型的外延层；在所述外延层上表面形成第一沟槽；在所述第一沟槽上表面形成第一氧化层；在所述外延层及所述第一氧化层上表面形成栅氧化层；在所述栅氧化层上表面形成多晶硅层；在所述多晶硅层形成若干第二沟槽；在所述外延层上表面形成体区；在所述多晶硅层上表面形成第二氧化层；在所述晶体管上表面形成介质层和接触孔；在所述介质层上表面形成源极金属层。

进一步地，在所述第一沟槽上表面形成第一氧化层具体包括，在所述外延层上表面及所述第一沟槽上表面形成氧化层，再通过刻蚀工艺去除所述外延层上表面的氧化层，保留所述第一沟槽内的氧化层形成所述第一氧化层。

进一步地，在所述多晶硅层形成若干第二沟槽具体包括，通过刻蚀工艺在所述第一沟槽内的所述多晶硅层形成若干所述第二沟槽，若干所述第二沟槽的宽度沿有源区至截止环区方向逐渐增加，若干所述第二沟槽之间的多晶硅层宽度沿有源区至截止环区方向逐渐减小。

进一步地，在所述外延层上表面形成体区具体包括，通过离子注入工艺在有源区的所述外延层上表面形成所述体区。

进一步地，在所述晶体管上表面形成介质层和接触孔具体包括，通过所述淀积工艺在所述晶体管上表面形成所述介质层,通过刻蚀工艺在所述介质层形成若干所述接触孔。

第二方面，本发明实施例还提供一种晶体管，包括，第一导电类型的衬底；第一导电类型的外延层，形成于所述衬底上表面；第一沟槽,形成于所述外延层上表面；第一氧化层,形成于所述第一沟槽上表面；栅氧化层,形成于所述外延层及所述第一氧化层上表面；多晶硅层,形成于所述栅氧化层上表面；若干第二沟槽,形成于所述多晶硅层；体区,形成于所述外延层上表面；第二氧化层,形成于所述多晶硅层上表面；介质层和接触孔,形成于所述晶体管上表面；源极金属层,形成于所述介质层上表面。

进一步地，所述第一沟槽位于所述晶体管终端，所述第一沟槽深度与后续形成的所述体区结深相同。

进一步地，若干所述第二沟槽的宽度沿有源区至截止环区方向逐渐增加，若干所述第二沟槽之间的多晶硅层宽度沿有源区至截止环区方向逐渐减小。

进一步地，所述体区形成于所述有源区的所述外延层上表面。

进一步地，所述介质层形成于所述晶体管上表面并充满所述第一沟槽。

本发明实施例的技术方案通过源极金属层连接低电位，衬底连接正电位，反偏的电势差越大，则在多晶硅层外侧形成良好的反型层，抵消从体区延伸过来的强电场，实现器件的耐压性能。同时，终端结构在零偏压状态下，没有PN结，进而降低了结电容，改善了器件的工作频率。

附图说明

构成本发明的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。

在附图中：

图1为本发明实施例所述的晶体管制作方法流程示意图；

图2为本发明实施例所述的衬底和外延层结构示意图；

图3为本发明实施例所述的第一氧化层结构示意图；

图4为本发明实施例所述的栅氧化层和多晶硅层结构示意图；

图5为本发明实施例所述的第二沟槽结构示意图；

图6为本发明实施例所述的介质层结构示意图；

图7为本发明实施例所述的接触孔和源极金属层结构示意图。

具体实施方式

为了使本发明的目的、技术方案和有益技术效果更加清晰明白，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

通常使用两个复杂的制作工艺制造半导体器件：前端制造和后端制造。前端制造包含在半导体晶片的表面上形成多个小片。在晶片上的每个小片包含有源和无源电子元件，所述有源和无源电子元件电连接以形成功能性电路，有源电子元件，诸如晶体管和二极管，具有控制电流流动的能力。无源电子元件，诸如电容器、电感器、电阻器和变压器。产生执行电路功能所必要的电压和电流之间的关系。

通过一系列的工艺步骤，在半导体的表面上形成无源和有源元件，所述工艺步骤包括掺杂、沉积、光刻、刻蚀和平坦化。掺杂通过诸如离子注入或热扩散的技术，将杂质引入半导体材料中。掺杂工艺改变有源器件中的半导体材料的导电率，将半导体材料转换为绝缘体、导体，或者响应于电场或基极电流动态地改变半导体材料的传导率。

有源和无源元件由具有不同电性能的材料的层形成。可通过部分地由被沉积的材料的类型所决定的多种沉积技术来形成这些层。例如，薄膜沉积可包括化学气相沉积、物理气相沉积、电解电镀和非电解电镀工艺。通常图案化每个层以形成有源元件、无源元件或者元件之间的电连接的部分。

以下结合图1-图7，对本发明实施例提供一种晶体管的制作方法进行详细说明，该方法包括：

S01：提供第一导电类型的衬底，

S02：在所述衬底上表面形成第一导电类型的外延层，

S03：在所述外延层上表面形成第一沟槽，

S04：在所述第一沟槽上表面形成第一氧化层，

S05：在所述外延层及所述第一氧化层上表面形成栅氧化层，

S06：在所述栅氧化层上表面形成多晶硅层，

S07：在所述多晶硅层形成若干第二沟槽，

S08：在所述外延层上表面形成体区，

S09：在所述多晶硅层上表面形成第二氧化层，

S10：在所述晶体管上表面形成介质层和接触孔，

S11：在所述介质层上表面形成源极金属层。

本发明实施例的技术方案通过源极金属层连接低电位，衬底连接正电位，反偏的电势差越大，则在多晶硅层外侧形成良好的反型层，抵消从体区延伸过来的强电场，实现器件的耐压性能。同时，终端结构在零偏压状态下，没有PN结，进而降低了结电容，改善了器件的工作频率。

下面参照附图，对上述形成所述晶体管的具体方法加以详细阐述。

如图2所示，步骤S01：提供第一导电类型的衬底1，具体的，所述第一导电类型为P型掺杂和N型掺杂中的一种，所述第二导电类型为P型掺杂与N型掺杂中的另一种。

为方便描述，特在此说明：所述第一导电类型可以为N型掺杂，从而所述第二导电类型为P型掺杂；所述第一导电类型还可以为P型掺杂，从而所述第二导电类型为N型掺杂。在接下来的实施例中，均以所述第一导电类型为N型掺杂，所述第二导电类型为P型掺杂为例进行描述，但并不对此进行限定。

具体地，P型衬底和P型外延都属于P型半导体，N型衬底和N型外延都属于N型半导体。所述P型半导体为掺杂三价元素的硅片，例如硼元素或铟元素或铝元素或三者的任意组合，所述N型半导体为掺杂五价元素的硅片，例如磷元素或砷元素或两者的任意组合。

所述衬底1为集成电路中的载体，所述衬底1起到支撑的作用，所述衬底1也参与所述集成电路的工作。所述衬底1可以为硅衬底，也可以为蓝宝石衬底，甚至可以为硅褚衬底，优选的，所述衬底1为硅衬底，尤其所述衬底1为单晶硅衬底，这是因为硅衬底材料以及其中的单晶硅材料具有低成本、大尺寸、可导电的特点，避免了边缘效应，能够大幅度提高良率。在本发明的一些实施例中，所述衬底1为第一导电类型的半导体，所述衬底1可以为在单晶硅中掺杂磷元素或砷元素或两者的任意组合制成。

如图2所示，步骤S02：在所述衬底1上表面形成第一导电类型的外延层2，具体的，所述外延层2为第一导电类型，在本实施例中，所述第一导电类型为N型，因此外延层为N型半导体。在其他实施例中，所述第一导电类型也可以为P型，因此，所述外延层即为P型半导体。所述N型外延层可以通过硅掺杂磷、砷、锑等元素形成，在此不作限定。

更具体地，所述外延层2为轻掺杂的半导体。在本实施例中，所述N型外延层为掺杂低浓度的N型杂质的N-外延层。轻掺杂的目的是保证所述外延层具有较大的电阻值以使得其可以承受较大的电压，可以通过增大所述外延层的厚度来提升所述外延层承受电压的能力。

详细地，采用外延方法在所述衬底1上表面生长所述外延层2。所述外延方法包括沉积工艺，所述沉积工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。优选的，在本实施例中使用化学气相沉积在所述衬底1上形成所述外延层2。在其他具体实施方式中，还可以通过离子注入和/或扩散的方法在所述衬底1表面形成所述外延层2。

如图2所示，步骤S03：在所述外延层2上表面形成第一沟槽3，具体的，在所述外延层2上表面通过刻蚀工艺形成所述第一沟槽3，在本实施例中，所述第一沟槽3形成于所述晶体管的终端位置，所述第一沟槽3的宽度由器件的设计耐压值决定，更具体地，器件的设计耐压值越高，所述晶体管的第一沟槽3宽度将越长。所述第一沟槽3的深度将与后续形成的体区8结深相同，优选的，沟槽深度为3-5μm之间。

详细的，形成所述第一沟槽3包括如下步骤：首先在所述外延层2上表面涂覆一层光刻胶层，之后采用具有所述第一沟槽3图形的掩膜版作为掩膜对所述光刻胶层进行曝光，再进行显影，在所述光刻胶层上形成与所述第一沟槽3图形一致的窗口；进一步，以所述光刻胶层作为掩膜，采用刻蚀的方式从所述光刻胶层的窗口对所述外延层2进行刻蚀。详细地，所述刻蚀的方法包括干法刻蚀和湿法刻蚀。在本实施例中，优选采用干法刻蚀的方法。所述干法刻蚀的刻蚀剂是等离子体，利用等离子体与被刻蚀物质反应，形成挥发性物质，或直接轰击被刻蚀物质使之被腐蚀，其能够实现各向异性刻蚀，从而便于确保所述第一沟槽3的形状和尺寸的精度，同时在刻蚀过程中，通过精确控制刻蚀量，可以保证在所述窗口对应的区域内所述外延层2被完全刻蚀。另外，干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。制作出所述第一沟槽3后，使用清洗液先去除所述光刻胶层。

如图3所示，步骤S04：在所述第一沟槽3上表面形成第一氧化层4，具体的，在所述第一沟槽3上表面和所述外延层2上表面通过热氧化工艺形成氧化层，更具体的，所述第一氧化层4厚度在3000A-5000A之间，生成第一氧化层4之后，再通过刻蚀工艺去除所述外延层2上表面的氧化层，保留所述第一沟槽3内的氧化层形成所述第一氧化层4。其中热氧化法又可以分为干氧氧化、水汽氧化、湿氧氧化和氢氧合成氧化等，在本发明的一个实施例中，通过干氧氧化生成第一氧化层4，通过干氧氧化生成的第一氧化层4结构致密，对杂质掩蔽能力强，与光刻胶附着性好。

如图4所示，步骤S05：在所述外延层2及所述第一氧化层4上表面形成栅氧化层5，具体的，在所述外延层2及所述第一氧化层4上表面通过淀积工艺形成所述栅氧化层5，在本发明的一个实施例中，采用化学气相淀积形成所述栅氧化层5，优选的，所述栅氧化层5厚度为500-1000A之间。

如图4所示，步骤S06：在所述栅氧化层5上表面形成多晶硅层6，具体的，在所述栅氧化层5上表面通过淀积工艺形成所述多晶硅层6，在本发明的一个实施例中，采用化学气相淀积形成所述多晶硅层6，优选的，所述多晶硅层6厚度为5000-8000A之间。

如图5所示，步骤S07：在所述多晶硅层6形成若干第二沟槽7，具体的，对所述多晶硅层6进行刻蚀工艺形成若干所述第二沟槽7，更具体的，在所述外延层2上表面的所述多晶硅层6刻蚀出后续体区8的注入窗口，在所述第一沟槽3内的所述多晶硅层6通过刻蚀形成若干所述第二沟槽7，所述多晶硅层6由于若干所述第二沟槽7形成间隔的多晶硅条，若干所述第二沟槽7的宽度沿有源区至截止环区方向逐渐增加。在本发明的一些实施例中，若干所述第二沟槽7中靠近有源区的沟槽宽度为3-5μm之间，向截止环区方向逐渐增加至5-7μm再增加至7-9μm之间。同时，所述多晶硅层6被所述第二沟槽7间隔为若干多晶硅层6，若干所述第二沟槽7之间的多晶硅层6宽度沿有源区至截止环区方向逐渐减小，在本发明的一些实施例中，靠近有源区的所述多晶硅层6宽度为8-10μm之间，沿截止环区方向逐渐减小至6-7μm再减小至4-5μm至3-4μm之间，优选地，采用干法刻蚀，可以确保所述第二沟槽7的形状和尺寸的精度。

如图5所示，步骤S08：在所述外延层2上表面形成体区8，具体的，在所述外延层2上表面通过离子注入工艺和热驱入工艺形成所述体区8，更具体的，所述外延层2上表面的所述多晶硅层6在形成所述第二沟槽7时已经同步刻蚀去除，此时在所述外延层2上表面进行离子注入，由于所述栅氧化层5厚度较所述第一氧化层4厚度薄，通过控制所述离子注入时的能量，使得注入的离子可以穿透所述栅氧化层5进入所述外延层2形成所述体区8，而所述第一沟槽3内由于所述第一氧化层4的保护，不会形成体区8，达到在所述有源区即所述外延层2上表面形成所述体区8的目的。注入完成后，对所述体区8进行热驱入工艺，用于所述体区8进一步扩散至所述外延层2中，所述体区8离子掺杂浓度较高，其电阻较低，进而降低了整个有源区的电阻。

详细的，形成所述体区8注入的离子通常为硼离子，注入能量为60-80KeV之间，注入剂量通常为3E13-6E13之间，体区8热驱入的温度通常为1100-1200℃之间。

如图6所示，步骤S09：在所述多晶硅层6上表面形成第二氧化层9，具体的，在所述多晶硅层6上表面通过热氧化工艺形成所述第二氧化层9，更具体的，所述第二氧化层9覆盖所述多晶硅层6、所述栅氧化层5和所述第二沟槽7，用于后续在第二氧化层9外侧形成反型层来实现器件耐压，在本发明的一个实施例中，通过干氧氧化生成第二氧化层9，通过干氧氧化生成的第二氧化层9结构致密，对杂质掩蔽能力强，与光刻胶附着性好。

如图7所示，步骤S10：在所述晶体管上表面形成介质层10和接触孔11，具体的，在所述晶体管上表面通过淀积工艺形成介质层10，所述介质层10覆盖在所述第二氧化层9的上表面。所述介质层10的作用在于对所述晶体管进行隔离保护。详细的，通过刻蚀工艺在所述介质层10形成若干所述接触孔11，所述接触孔11下端与所述多晶硅层6连接，用于后续金属层通过所述接触孔11与所述多晶硅层6连接，从而在所述多晶硅层6外侧形成反型层实现器件耐压的功能。

具体地，形成所述介质层10包括如下步骤：首先采用化学气相沉积法在所述晶体管的上表面生长所述介质层10，进一步，对所述介质层10的上表面进行平坦化处理，平坦化处理后，位于所述外延层2的上表面的所述介质层10的厚度为1-1.5μm。详细地，采用化学机械抛光(Chemical Mechanical Polishing,CMP)的方式对所述介质层10的上表面进行平坦化处理。化学机械抛光技术将磨粒的机械研磨作用与氧化剂的化学作用有机地结合起来，可实现超精密无损伤表面加工，满足特征尺寸在0.35μm以下的全局平坦化要求。在其他具体实施方式中，也可以采用干法刻蚀的方式对所述介质层10的上表面进行平坦化处理。

如图7所示，步骤S11：在所述介质层10上表面形成源极金属层12，具体的，在所述介质层10上表面通过淀积工艺形成所述源极金属层12，优选的，可以采用化学气相淀积法在所述介质层10的上表面沉积所述源极金属层12。

本发明实施例的技术方案通过源极金属层连接低电位，衬底连接正电位，反偏的电势差越大，则在多晶硅层外侧形成良好的反型层，抵消从体区延伸过来的强电场，实现器件的耐压性能。同时，终端结构在零偏压状态下，没有PN结，进而降低了结电容，改善了器件的工作频率。

本发明实施例提供一种晶体管，包括：

第一导电类型的衬底1；

第一导电类型的外延层2，形成于所述衬底1上表面；

第一沟槽3,形成于所述外延层2上表面；

第一氧化层4,形成于所述第一沟槽3上表面；

栅氧化层5,形成于所述外延层2及所述第一氧化层4上表面；

多晶硅层6,形成于所述栅氧化层5上表面；

若干第二沟槽7,形成于所述多晶硅层6；

体区8,形成于所述外延层2上表面；

第二氧化层9,形成于所述多晶硅层6上表面；

介质层10和接触孔11,形成于所述晶体管上表面；

源极金属层12,形成于所述介质层10上表面。

进一步地，所述第一沟槽3位于所述晶体管终端，所述第一沟槽3深度与后续形成的所述体区8结深相同，具体的，通过晶体管的设计值计算所述第一沟槽3的宽度与深度，所述第一沟槽3的深度与后续形成的所述体区8结深相同。

进一步地，若干所述第二沟槽7的宽度沿有源区至截止环区方向逐渐增加，若干所述第二沟槽7之间的多晶硅层6宽度沿有源区至截止环区方向逐渐减小，具体的，在本发明的一些实施例中，若干所述第二沟槽7中靠近有源区的沟槽宽度为3-5μm之间，向截止环区方向逐渐增加至5-7μm再增加至7-9μm之间。同时，所述多晶硅层6被所述第二沟槽7间隔为若干多晶硅层6，若干所述第二沟槽7之间的多晶硅层6宽度沿有源区至截止环区方向逐渐减小，在本发明的一些实施例中，靠近有源区的所述多晶硅层6宽度为8-10μm之间，沿截止环区方向逐渐减小至6-7μm再减小至4-5μm至3-4μm之间。

进一步地，所述体区8形成于所述有源区的所述外延层2上表面，具体的，所述体区8形成时由于注入离子是的所述栅氧化层5与所述第一氧化层4厚度不同，使得所述体区8形成于所述有源区的所述外延层2上表面。

进一步地，所述介质层10形成于所述晶体管上表面并充满所述第一沟槽3，具体的，所述介质层10形成于所述外延层2第二氧化层9上表面。

进一步地，所述源极金属层12形成于所述介质层10上表面并贯穿所述接触孔11，用于连接所述源极金属层12和所述多晶硅层6，从而实现器件耐压。

以上结合附图详细说明了本发明的技术方案，本发明通过源极金属层连接低电位，衬底连接正电位，反偏的电势差越大，则在多晶硅层外侧形成良好的反型层，抵消从体区延伸过来的强电场，实现器件的耐压性能。同时，终端结构在零偏压状态下，没有PN结，进而降低了结电容，改善了器件的工作频率。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种晶体管终端结构的制作方法，其特征在于，所述方法包括：

提供第一导电类型的衬底；

在所述衬底上表面形成第一导电类型的外延层；

在所述外延层上表面形成第一沟槽；

在所述第一沟槽上表面形成第一氧化层；

在所述外延层及所述第一氧化层上表面形成栅氧化层；

在所述栅氧化层上表面形成多晶硅层；

在所述多晶硅层形成若干第二沟槽；

在所述外延层上表面形成体区；

在所述多晶硅层上表面形成第二氧化层；

在所述晶体管上表面形成介质层和接触孔；

在所述介质层上表面形成源极金属层。

2.根据权利要求1所述的制作方法，其特征在于，在所述第一沟槽上表面形成第一氧化层具体包括，在所述外延层上表面及所述第一沟槽上表面形成氧化层，再通过刻蚀工艺去除所述外延层上表面的氧化层，保留所述第一沟槽内的氧化层形成所述第一氧化层。

3.根据权利要求1所述的制作方法，其特征在于，在所述多晶硅层形成若干第二沟槽具体包括，通过刻蚀工艺在所述第一沟槽内的所述多晶硅层形成若干所述第二沟槽，若干所述第二沟槽的宽度沿有源区至截止环区方向逐渐增加，若干所述第二沟槽之间的多晶硅层宽度沿有源区至截止环区方向逐渐减小。

4.根据权利要求1所述的制作方法，其特征在于，在所述外延层上表面形成体区具体包括，通过离子注入工艺在有源区的所述外延层上表面形成所述体区。

5.根据权利要求1所述的制作方法，其特征在于，在所述晶体管上表面形成介质层和接触孔具体包括，通过所述淀积工艺在所述晶体管上表面形成所述介质层，通过刻蚀工艺在所述介质层形成若干所述接触孔。

6.一种晶体管，其特征在于，包括:

第一导电类型的衬底；

第一导电类型的外延层，形成于所述衬底上表面；

第一沟槽,形成于所述外延层上表面；

第一氧化层,形成于所述第一沟槽上表面；

栅氧化层,形成于所述外延层及所述第一氧化层上表面；

多晶硅层,形成于所述栅氧化层上表面；

若干第二沟槽,形成于所述多晶硅层；

体区,形成于所述外延层上表面；

第二氧化层,形成于所述多晶硅层上表面；

介质层和接触孔,形成于所述晶体管上表面；

源极金属层,形成于所述介质层上表面。

7.根据权利要求6所述的晶体管，其特征在于，所述第一沟槽位于所述晶体管终端，所述第一沟槽深度与后续形成的所述体区结深相同。

8.根据权利要求6所述的晶体管，其特征在于，若干所述第二沟槽的宽度沿有源区至截止环区方向逐渐增加，若干所述第二沟槽之间的多晶硅层宽度沿有源区至截止环区方向逐渐减小。

9.根据权利要求6所述的晶体管，其特征在于，所述体区形成于所述有源区的所述外延层上表面。

10.根据权利要求6所述的晶体管，其特征在于，所述介质层形成于所述晶体管上表面并充满所述第一沟槽。