CN109782502A - 阵列基板和显示装置 - Google Patents

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Abstract

本发明实施例提供一种阵列基板和显示面板。阵列基板包括显示区域和非显示区域；显示区域设置有栅线和数据线，非显示区域设置有与移位寄存器连接的栅信号输出线和跳线盘；栅信号输出线包括引出段和转接段，引出段的第一端连接移位寄存器，引出段的第二端连接转接段的第一端，转接段的第二端通过跳线盘与栅线连接，转接段与栅线之间的夹角为45°～90°。本发明通过将栅信号输出线设置成沿与栅线呈45°～90°夹角的方向导入，使栅信号输出线避开了ESD易发区，既降低了ESD易发区发生ESD的几率，又避免了由ESD易发区导致的短路，有效克服了现有结构存在的栅信号输出线短路的问题。

Description

阵列基板和显示装置
技术领域
本发明涉及显示技术领域，具体涉及一种阵列基板以及包含该阵列基板的显示面板。
背景技术
近年来，薄膜晶体管液晶显示面板(Thin Film Transistor Liquid CrystalDisplay，TFT-LCD)被广泛应用于电视、手机等电子产品中。
TFT-LCD显示面板由水平和垂直两个方向的像素构成，通过驱动电路来驱动显示面板中的各个像素进行显示。驱动电路主要包含栅极驱动电路和数据驱动电路，数据驱动电路用于依据时钟信号定时将输入的数据顺序锁存并将锁存的数据转换成模拟信号后输入到显示面板的各条数据线上，栅极驱动电路通常由移位寄存器实现，移位寄存器将时钟信号转换成开启/关断电压，分别输出到显示面板的各条栅线上。目前，为了适应显示面板高分辨率、窄边框的发展趋势，出现了阵列基板栅极驱动(Gate Driver on Array，GOA)技术。GOA技术是直接将移位寄存器集成在阵列基板上，以代替外接驱动芯片，具有成本低、工序少、产能高等优点。每个GOA单元作为一级移位寄存器，每级移位寄存器与一条栅线连接，通过各级移位寄存器依序轮流输出开启电压，实现像素的逐行扫描。
经本申请发明人研究发现，每级移位寄存器的栅信号输出线与栅线连接的结构中，存在栅信号输出线短路的问题，造成显示不良，降低了良品率，增加了生产成本。
发明内容
本发明实施例所要解决的技术问题是，提供一种阵列基板和显示面板，以克服现有结构存在栅信号输出线短路的问题。
为了解决上述技术问题，本发明实施例提供了一种阵列基板，包括显示区域和非显示区域；所述显示区域设置有栅线和数据线，所述非显示区域设置有与移位寄存器连接的栅信号输出线和跳线盘；所述栅信号输出线包括引出段和转接段，所述引出段的第一端连接所述移位寄存器，所述引出段的第二端连接所述转接段的第一端，所述转接段的第二端通过所述跳线盘与所述栅线连接，所述转接段与所述栅线之间的夹角为45°～90°。
可选地，所述非显示区域包括电路区域和转接区域，所述转接区域位于所述显示区域与电路区域之间，所述栅信号输出线的引出段位于所述电路区域，所述栅信号输出线的转接段和跳线盘位于所述转接区域，所述转接区域还设置有公共电极引线，所述公共电极引线与所述栅线同层设置，所述公共电极引线与所述栅线垂直。
可选地，所述栅信号输出线与所述数据线同层设置。
可选地，所述栅信号输出线还包括中间段，所述中间段的第一端连接所述引出段的第二端，所述中间段的第二端连接所述转接段的第一端，所述中间段与转接段之间的夹角为30°～60°。
可选地，所述中间段的形状包括直线形或弧线形。
可选地，所述跳线盘包括第一连接片和第二连接片，所述第一连接片与所述栅线连接并同层设置，所述第二连接片与所述栅信号输出线连接并同层设置，所述第一连接片与第二连接片通过栅绝缘层上开设的过孔连接。
可选地，在垂直于所述公共电极引线方向，所述第一连接片邻近公共电极引线一侧的边缘与公共电极引线邻近第一连接片一侧的边缘之间的距离大于12μm。
可选地，所述第一连接片与公共电极引线的正对宽度大于20μm。
可选地，在平行于所述公共电极引线方向，所述第二连接片邻近所述引出段一侧的边缘与所述引出段邻近所述第二连接片一侧的边缘之间的距离大于18μm。
本发明实施例还提供了一种显示面板，包括前述的阵列基板。
本发明实施例所提供的阵列基板和显示面板，通过将栅信号输出线设置成沿与栅线呈45°～90°夹角的方向导入，使栅信号输出线避开了ESD易发区，既降低了ESD易发区发生ESD的几率，又避免了由ESD易发区导致的短路，有效克服了现有结构存在的栅信号输出线短路的问题，提高了显示质量，提高了良品率，节约了生产成本。
当然，实施本发明的任一产品或方法并不一定需要同时达到以上所述的所有优点。本发明的其它特征和优点将在随后的说明书实施例中阐述，并且，部分地从说明书实施例中变得显而易见，或者通过实施本发明而了解。本发明实施例的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。附图中各部件的形状和大小不反映真实比例，目的只是示意说明本发明内容。
图1为现有栅信号输出线与栅线连接的结构示意图；
图2为图1中A-A向的剖视图；
图3为图1中B-B向的剖视图；
图4为现有产品发生短路的实拍图；
图5为本发明实施例栅信号输出线与栅线连接的结构示意图；
图6为图5中A-A向的剖视图；
图7为图5中B-B向的剖视图；
图8为本发明实施例形成栅线、第一连接片和公共电极引线图案后的示意图；
图9为本发明实施例形成开设有过孔的栅绝缘层图案后的示意图；
图10为本发明实施例栅信号输出线与栅线连接的另一结构示意图。
附图标记说明:
1—基底； 2—栅绝缘层； 10—栅线；
11—第一连接片； 20—数据线； 30—公共电极引线；
40—栅信号输出线； 41—第二连接片； 42—引出段；
43—转接段； 44—中间段； 50—跳线盘。
具体实施方式
下面结合附图和实施例对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
经本申请发明人研究发现，现有结构存在栅信号输出线短路问题的原因，是由于发生静电释放(Electro-Static Discharge，ESD)导致的，具体说明如下。
图1为现有栅信号输出线与栅线连接的结构示意图，图2为图1中A-A向的剖视图，图3为图1中B-B向的剖视图。如图1所示，阵列基板包括显示区域、转接区域和电路区域，转接区域设置在显示区域与电路区域之间。其中，显示区域设置有栅线10和数据线20，显示区域的多条栅线10和多条数据线20垂直交叉形成矩阵排布的多个像素，每个像素内设置有薄膜晶体管TFT。电路区域设置有移位寄存器(未示出)以及与移位寄存器连接的栅信号输出线40，移位寄存器通过栅信号输出线40输出开启电压。转接区域设置有公共电极引线30和跳线盘50，跳线盘50用于连接栅信号输出线40和栅线10，公共电极引线30与栅线10垂直(与数据线20平行)，用于向显示区域的公共电极输出公共电压。如图2～图3所示，栅线10和公共电极引线30设置在基底1上，两者同层设置，栅线10在转接区域的端部设置有矩形状的第一连接片11。栅绝缘层2覆盖栅线10、第一连接片11和公共电极引线30，其上开设有暴露出第一连接片11的两个过孔。栅信号输出线40和数据线20设置在栅绝缘层2上，两者同层设置，栅信号输出线40在转接区域的端部设置有矩形状的第二连接片41，第二连接片41的位置与第一连接片11的位置相对应，并通过栅绝缘层2上开设的过孔与第一连接片11连接，第一连接片11和第二连接片41称之为跳线盘50，实现栅信号输出线40与栅线10之间通过跳线盘50连接。
经本申请发明人研究发现，上述结构中，由于公共电极引线30和第一连接片11同层设置，且两者距离较小，通常距离为10μm左右，使得公共电极引线30邻近第一连接片11一侧的边缘、第一连接片11邻近公共电极引线30一侧的边缘容易出现电荷集中，在公共电极引线30与第一连接片11之间形成ESD易发区。在图1～图3所示的栅信号输出线与栅线连接结构中，由于栅信号输出线40被设计成沿栅线10方向导入，因而使得栅信号输出线40与ESD易发区存在重叠，即栅信号输出线40的走线跨过ESD易发区。该结构不仅增加了ESD易发区发生ESD的几率，而且当ESD易发区发生ESD且击穿栅绝缘层时，即会造成栅信号输出线40与公共电极引线30之间和/或栅信号输出线40与第一连接片11之间短路，表现为分屏隔行显不良。
图4为现有产品发生短路的实拍图。从图4可以看出，短路均发生在ESD易发区，其中短路点1是栅信号输出线40与公共电极引线30之间的短路，位于公共电极引线30邻近跳线盘50一侧的边缘；短路点2是栅信号输出线40与栅线10之间的短路，位于跳线盘50邻近公共电极引线30一侧的边缘，两个短路点均属于电荷集中位置。
为了克服现有结构存在栅信号输出线短路的问题，本发明实施例提供了一种阵列基板。图5为本发明实施例栅信号输出线与栅线连接的结构示意图，图6为图5中A-A向的剖视图，图7为图5中B-B向的剖视图。如图5～图7所示，本发明实施例阵列基板包括显示区域和非显示区域，非显示区域包括转接区域和电路区域，转接区域设置在显示区域与电路区域之间。其中，显示区域设置有栅线10和数据线20，显示区域的多条栅线10和多条数据线20垂直交叉形成矩阵排布的多个像素，每个像素内设置有薄膜晶体管TFT。电路区域设置有移位寄存器(未示出)以及与移位寄存器连接的栅信号输出线40，移位寄存器通过栅信号输出线40输出开启电压。转接区域设置有公共电极引线30和跳线盘50，跳线盘50用于连接栅信号输出线40和栅线10，公共电极引线30与栅线10垂直，用于向显示区域的公共电极输出公共电压，位于邻近电路区域的位置。栅线10和公共电极引线30设置在基底1上，两者同层设置，栅线10在转接区域的端部设置有矩形状的第一连接片11，第一连接片11位于远离电路区域的位置。栅绝缘层2覆盖栅线10、第一连接片11和公共电极引线30，其上开设有暴露出第一连接片11的两个过孔。栅信号输出线40和数据线20设置在栅绝缘层2上，两者同层设置，栅信号输出线40在转接区域的端部设置有矩形状的第二连接片41，第二连接片41的位置与第一连接片11的位置相对应，并通过栅绝缘层2上开设的两个过孔与第一连接片11连接，第一连接片11和第二连接片41称之为跳线盘50，实现栅信号输出线40与栅线10之间通过跳线盘50连接。本实施例中，栅线10和公共电极引线30同层设置是指，两者均设置在基底1上，且在制备过程中两者通过一次构图工艺同时形成。栅信号输出线40和数据线20同层设置是指，两者均设置在栅绝缘层2上，且在制备过程中两者通过一次构图工艺同时形成。本实施例中所述的垂直或平行，均是指在显示区域和非显示区域所在平面内的垂直或平行。
如图5～图7所示，本发明实施例的技术构思是，将栅信号输出线40中与跳线盘50连接的部分设计成沿与栅线10呈45°～90°夹角的方向导入，以避免栅信号输出线40与ESD易发区出现重叠。具体地，在转接区域，本发明实施例栅信号输出线40包括引出段42和转接段43，引出段42与栅线10平行(与公共电极引线30垂直)，转接段43与栅线10呈45°～90°夹角，引出段42的第一端连接位于电路区域的移位寄存器(未示出)，引出段42的第二端连接转接段43的第一端，转接段43的第一端连接引出段42的第二端，转接段43的第二端连接第二连接片41。优选地，转接段43与栅线10垂直(与公共电极引线30平行)。这样，本发明实施例调整了栅信号输出线40与栅线10的连接方向，将现有结构的沿栅线10方向导入改变为栅信号输出线40从平行于栅线10方向转45°～90°后再与栅线10连接，使栅信号输出线40避开了ESD易发区(图5中虚线矩形框区域)，因而有效避免了因ESD易发区发生ESD导致的短路。
本发明实施例提供了一种阵列基板，通过将栅信号输出线设置成沿与栅线呈45°～90°夹角的方向导入，使栅信号输出线避开了ESD易发区，既降低了ESD易发区发生ESD的几率，又避免了由ESD易发区导致的短路，有效克服了现有结构存在的栅信号输出线短路的问题，提高了显示质量，提高了良品率，节约了生产成本。
下面通过阵列基板的制备过程进一步说明本发明实施例的技术方案。本发明实施例中所说的“构图工艺”包括沉积膜层、涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，是相关技术中成熟的制备工艺。沉积可采用溅射、蒸镀、化学气相沉积等已知工艺，涂覆可采用已知的涂覆工艺，刻蚀可采用已知的方法，在此不做具体的限定。在本实施例的描述中，需要理解的是，“薄膜”是指将某一种材料在基底上利用沉积或其它工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需构图工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”还需构图工艺，则在构图工艺前称为“薄膜”，构图工艺后称为“层”。经过构图工艺后的“层”中包含至少一个“图案”。
在一次构图工艺中，在基底上形成栅线、第一连接片和公共电极引线图案。在基底上形成栅线、第一连接片和公共电极引线图案包括：在基底上沉积第一金属薄膜，在第一金属薄膜上涂覆一层光刻胶，采用单色调掩膜版对光刻胶进行曝光并显影，在栅线、第一连接片和公共电极引线位置形成未曝光区域，保留光刻胶，在其它位置形成完全曝光区域，无光刻胶。通过刻蚀工艺对完全曝光区域进行刻蚀，刻蚀掉该区域的第一金属薄膜，剥离剩余的光刻胶，在基底上形成栅线10、第一连接片11和公共电极引线30图案，如图8所示。其中，栅线10形成在显示区域，第一连接片11和公共电极引线30形成在转接区域，公共电极引线30与栅线10垂直，第一连接片11为矩形状，栅线10和第一连接片11为一体结构。
经本申请发明人的进一步研究表明，ESD易发区发生ESD的概率与公共电极引线30与第一连接片11之间的距离、以及第一连接片11与公共电极引线30的正对宽度有关，为此本发明实施例提出通过增加公共电极引线30与第一连接片11之间的距离和/或增加公共电极引线30与第一连接片11的正对宽度来降低发生ESD的风险。本次构图工艺中，在垂直于栅线10方向，设置公共电极引线30邻近第一连接片11一侧的边缘与第一连接片11邻近公共电极引线30一侧的边缘之间的距离大于12μm，设置第一连接片11与公共电极引线30的正对宽度大于20μm。优选地，设置公共电极引线30邻近第一连接片11一侧的边缘与第一连接片11邻近公共电极引线30一侧的边缘之间的距离为15μm～18μm，设置第一连接片11与公共电极引线30的正对宽度为22μm～25μm。
在另一次构图工艺中，形成开设有过孔的栅绝缘层图案。形成开设有过孔的栅绝缘层图案包括：在形成有前述图案的基底上沉积栅绝缘薄膜，在栅绝缘薄膜上涂覆一层光刻胶，采用单色调掩膜版对光刻胶进行曝光并显影，在过孔位置形成完全曝光区域，无光刻胶，在其它位置形成未曝光区域，保留光刻胶。通过刻蚀工艺对完全曝光区域进行刻蚀，刻蚀掉该区域的栅绝缘薄膜，剥离剩余的光刻胶，在基底上形成开设有过孔的栅绝缘层图案，如图9所示。其中，两个过孔位于第一连接片11所在位置，两个过孔内的栅绝缘薄膜被刻蚀掉，暴露出第一连接片11的表面。
在又一次构图工艺中，形成栅信号输出线、第二连接片和数据线图案。形成栅信号输出线、第二连接片和数据线图案包括：在形成有前述图案的基底上沉积第二金属薄膜，在第二金属薄膜上涂覆一层光刻胶，采用单色调掩膜版对光刻胶进行曝光并显影，在栅信号输出线、第二连接片和数据线位置形成未曝光区域，保留光刻胶，在其它位置形成完全曝光区域，无光刻胶。通过刻蚀工艺对完全曝光区域进行刻蚀，刻蚀掉该区域的第二金属薄膜，剥离剩余的光刻胶，在基底上形成栅信号输出线40、第二连接片41和数据线20图案，如图5～图7所示。其中，数据线20形成在显示区域，第二连接片41形成在转接区域，栅信号输出线40形成在转接区域和电路区域，第二连接片41通过两个过孔与第一连接片11连接，栅信号输出线40包括相互连接的引出段42和转接段43，引出段42与公共电极引线30垂直，转接段43与公共电极引线30平行，转接段43以平行于公共电极引线30方向(垂直于栅线10方向)与第二连接片41连接，引出段42、转接段43和第二连接片41为一体结构。
为了使栅信号输出线40尽可能远离ESD易发区，进一步降低栅信号输出线出现短路的几率，本次构图工艺中，设置栅信号输出线40的转接段43的长度大于18μm，即栅信号输出线40的引出段42邻近第二连接片41一侧的边缘与第二连接片41邻近引出段42一侧的边缘之间的距离大于18μm。优选地，设置栅信号输出线40的引出段42邻近第二连接片41一侧的边缘与第二连接片41邻近引出段42一侧的边缘之间的距离为22μm～25μm。因此，即使ESD易发区发生ESD，也能够保证不会出现栅信号输出线短路。
通过前述阵列基板的制备过程可以看出，本发明实施例制备阵列基板的工艺流程与现有制备工艺流程相同，因此本发明实施例的实施不需要改变现有工艺流程，不需改变现有工艺设备，工艺兼容性好，实用性强，具有良好的应用前景。
需要说明的是，本实施例仅是以开设两个过孔为例进行说明，实际实施时，可以根据连接需要仅设置一个过孔，第一连接片和第二连接片的形状和位置也可以根据实际需要进行相应调整。此外，虽然前述制备过程以转接段与栅线垂直为例进行说明，但该制备过程同样适用于转接段与栅线之间呈一定的夹角。前述过程仅仅说明了栅信号输出线与栅线连接有关的结构，实际实施时，在形成栅线的构图工艺中，还同时形成有栅电极等图案，在形成数据线的构图工艺中，还同时形成有源电极和漏电极等图案，阵列基板的制备过程还包括形成有源层、形成钝化层以及形成像素电极等工艺，上述结构及其制备过程与现有技术相同，这里不再赘述。
图10为本发明实施例栅信号输出线与栅线连接的另一结构示意图。与图5所示结构不同的是，栅信号输出线40包括引出段42、中间段44和转接段43，引出段42与公共电极引线30垂直(与栅线10平行)，其第一端连接位于电路区域的移位寄存器，第二端连接中间段44的第一端；转接段43与公共电极引线30平行(与栅线10垂直)，其第一端连接中间段44的第二端，第二端连接第二连接片41；中间段44设置在引出段42与转接段43之间，其第一端连接引出段42的第二端，第二端连接转接段43的第一端，中间段44与转接段43之间的夹角为30°～60°。实际实施时，中间段44既可以是直线形，也可以是弧线形。图10所示结构不仅实现了将现有结构的沿栅线10方向导入改变为沿垂直于栅线10方向导入，使栅信号输出线40避开了ESD易发区，有效避免了因ESD易发区发生ESD导致的短路，而且通过倾斜设置的中间段44，避免了因栅信号输出线40直角拐弯处可能出现的电荷集中以及因电荷集中导致的ESD，进一步保证了显示质量，保证了良品率。
本发明实施例还提供了一种显示面板，包括前述的阵列基板。显示面板可以是手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
在本发明实施例的描述中，需要理解的是，术语“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明实施例的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (10)

1.一种阵列基板，其特征在于，包括显示区域和非显示区域；所述显示区域设置有栅线和数据线，所述非显示区域设置有与移位寄存器连接的栅信号输出线和跳线盘；所述栅信号输出线包括引出段和转接段，所述引出段的第一端连接所述移位寄存器，所述引出段的第二端连接所述转接段的第一端，所述转接段的第二端通过所述跳线盘与所述栅线连接，所述转接段与所述栅线之间的夹角为45°～90°。
2.根据权利要求1所述的阵列基板，其特征在于，所述非显示区域包括电路区域和转接区域，所述转接区域位于所述显示区域与电路区域之间，所述栅信号输出线的引出段位于所述电路区域，所述栅信号输出线的转接段和跳线盘位于所述转接区域，所述转接区域还设置有公共电极引线，所述公共电极引线与所述栅线同层设置，所述公共电极引线与所述栅线垂直。
3.根据权利要求1所述的阵列基板，其特征在于，所述栅信号输出线与所述数据线同层设置。
4.根据权利要求1所述的阵列基板，其特征在于，所述栅信号输出线还包括中间段，所述中间段的第一端连接所述引出段的第二端，所述中间段的第二端连接所述转接段的第一端，所述中间段与转接段之间的夹角为30°～60°。
5.根据权利要求4所述的阵列基板，其特征在于，所述中间段的形状包括直线形或弧线形。
6.根据权利要求1～5任一所述的阵列基板，其特征在于，所述跳线盘包括第一连接片和第二连接片，所述第一连接片与所述栅线连接并同层设置，所述第二连接片与所述栅信号输出线连接并同层设置，所述第一连接片与第二连接片通过栅绝缘层上开设的过孔连接。
7.根据权利要求6所述的阵列基板，其特征在于，在垂直于所述公共电极引线方向，所述第一连接片邻近所述公共电极引线一侧的边缘与公共电极引线邻近所述第一连接片一侧的边缘之间的距离大于12μm。
8.根据权利要求6所述的阵列基板，其特征在于，所述第一连接片与公共电极引线的正对宽度大于20μm。
9.根据权利要求6所述的阵列基板，其特征在于，在平行于所述公共电极引线方向，所述第二连接片邻近所述引出段一侧的边缘与所述引出段邻近所述第二连接片一侧的边缘之间的距离大于18μm。
10.一种显示面板，其特征在于，包括如权利要求1～9任一所述的阵列基板。
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