CN109756199A - 采用多种半导体技术实施的多级功率放大器 - Google Patents

采用多种半导体技术实施的多级功率放大器 Download PDF

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Abstract

一种多级放大器包括激励级管芯和末级管芯。所述激励级管芯包括第一类型的半导体衬底(例如，硅衬底)、第一晶体管、和级间阻抗匹配电路的集成部分。所述第一晶体管的控制端电耦合到所述激励级管芯的RF信号输入端，且所述级间阻抗匹配电路的所述集成部分电耦合于所述第一晶体管的载流端与所述激励级管芯的RF信号输出端之间。所述第二管芯包括III‑V半导体衬底(例如，GaN衬底)和第二晶体管。连接件是所述级间阻抗匹配电路的非集成部分，电耦合于所述激励级管芯的所述RF信号输出端与所述末级管芯的RF信号输入端之间。

Description

采用多种半导体技术实施的多级功率放大器
技术领域
本文中描述的主题的实施例大体上涉及多级功率放大器。
背景技术
氮化镓(GaN)功率晶体管越来越多地用于蜂窝式基站和其它系统 的大功率放大器电路以提高效率并增大工作带宽。GaN晶体管已证明为 在与其硅基对应物中的一些比较时由于其相对高的功率密度和相对高的 单元电流增益频率而提供高的放大器性能。更高的功率密度允许给定电 平的输出功率的更小管芯外围。当与硅装置相较时，这可产生更低的漏 极-源极电容CDs和具有更宽输出带宽的更高输出阻抗。
但是，当与硅基晶体管比较时，GaN晶体管还具有若干缺点。举例 来说，GaN的电流成本显著地高于硅的电流成本，从而使GaN管芯面 积和集成非常珍贵。另外，GaN晶体管压缩特性对数字预失真线性化电 路构成挑战。GaN晶体管倾向于具有相对慢的逐渐振幅压缩，且传输相 位在向上激励期间展现出膨胀。
又另外，GaN输入特性会显著地限制性能。更具体地说，GaN输入 阻抗倾向于以高Q因数极低，且栅极-源极电容CGS跨激励显著地变化。 在具有GaN主放大器和GaN峰值放大器的多尔蒂功率放大器中，取决 于射频(radio frequency，RF)激励电平和信号包络，GaN峰值放大器 在停用状态与接通状态之间转换。当发生这些转换时，输入阻抗展现出 大的变化并会与先前50欧姆增益级高度失配。此失配可产生相当大的反 射和糟糕的输入回波损耗(Input Return Loss，IRL)。另外，输入上的所 得受限制带宽会限制总体放大器带宽。GaN晶体管的这些和其它特性使 其在对于许多常规放大器拓扑中不可行或不适用。
发明内容
根据本发明的第一方面，提供一种多级放大器，包括：
第一管芯，其包括第一类型的半导体衬底、第一射频RF信号输入 端、第一RF信号输出端和所述第一RF信号输入端与所述第一RF信号 输出端之间的第一放大路径，其中所述第一放大路径包括第一晶体管和 级间阻抗匹配电路的集成部分，其中所述第一晶体管具有控制端和载流 端，所述第一晶体管的所述控制端电耦合到所述第一RF信号输入端，且所述级间阻抗匹配电路的所述集成部分电耦合于所述第一晶体管的所 述载流端与所述第一RF信号输出端之间；
第二管芯，其包括III-V半导体衬底、第二RF信号输入端、第二 RF信号输出端和第二晶体管，其中所述第二晶体管具有电耦合到所述第 二RF信号输入端的控制端、和电耦合到所述第二RF信号输出端的载流 端；以及
第一连接件，其电耦合于所述第一RF信号输出端与所述第二RF 信号输入端之间。
在一个或多个实施例中，所述第一连接件是所述级间阻抗匹配电路 的非集成部分。
在一个或多个实施例中，所述第一类型的半导体衬底是选自硅衬底 和绝缘体上硅衬底。
在一个或多个实施例中，所述III-V衬底是选自氮化镓GaN衬底、 硅上GaN衬底和碳化硅上GaN衬底。
在一个或多个实施例中，所述级间阻抗匹配电路的特征在于至少部 分地补偿所述第一和第二晶体管的负增益斜率以产生平坦RF增益响应 的正损失斜率。
在一个或多个实施例中，所述第一管芯进一步包括电耦合于所述第 一RF信号输入端与所述第一晶体管的所述控制端之间的集成输入阻抗 匹配电路。
在一个或多个实施例中，所述集成输入阻抗匹配电路与所述级间阻 抗匹配电路的组合的特征在于补偿所述第一和第二晶体管的负增益斜率 以产生平坦RF增益响应的正损失斜率。
在一个或多个实施例中，所述第一晶体管是横向扩散金属氧化物半 导体LDMOS场效应晶体管FET。
在一个或多个实施例中，所述第二管芯是高电子迁移率晶体管 (HEMT)。
在一个或多个实施例中，所述第一晶体管是场效应晶体管FET，所 述第一FET的所述控制端是栅极端，且所述第一FET的所述载流端是 漏极端；且
所述第二晶体管是第二FET，所述第二FET的所述控制端是栅极 端，且所述第二FET的所述载流端是漏极端。
在一个或多个实施例中，所述第一连接件包括由多个焊线组成的焊 线阵列，其中所述多个焊线中的每个焊线具有连接到所述第一管芯的所 述第一RF信号输出端的第一端和连接到III-V管芯的所述第二RF信号 输入端的第二端。
在一个或多个实施例中，所述级间匹配电路的所述集成部分包括：
串联电路，其电耦合于导电端与接地节点之间，且其中所述串联电 路包括串联连接的集成电感器与集成电容器。
在一个或多个实施例中，所述放大器进一步包括：
集成无源装置，其包括具有第一端和第二端的并联电容器；以及
第二连接件，其电耦合于所述第二RF输出端与所述并联电容器的 所述第一端之间。
在一个或多个实施例中，所述放大器进一步包括：
衬底，所述第一和第二管芯耦合到所述衬底，其中所述衬底包括导 电凸缘；
第一引线，其电耦合到所述第一RF信号输入端；以及
第二引线，其通过第二连接件电耦合到所述第二RF信号输出端。
在一个或多个实施例中，所述放大器进一步包括：
集成无源装置，其包括具有第一端和第二端的并联电容器；以及
第三连接件，其电耦合于所述第二RF输出端与所述并联电容器的 所述第一端之间。
本发明的这些和其它方面将根据下文中所描述的实施例显而易见， 且参考这些实施例予以阐明。
附图说明
结合以下图式考虑，同时通过参考详细描述和权利要求书得到主题 的更完整理解，图式中类似参考标号遍及各图指相似元件。
图1是根据示例实施例的具有硅激励级和GaN末级的两级放大器 的简化框图；
图2是根据示例实施例的具有硅激励级和GaN末级的两级级联放 大器的电路图；
图3是根据示例实施例的具有硅级联激励级和GaN末级的两级级 联放大器的电路图；
图4是根据示例实施例的具有电耦合到GaN末级IC管芯的硅激励 级集成电路(IC)管芯的放大器的一部分的俯视图；
图5是根据示例实施例的沿着线5-5的图4的放大器部分的横截面 侧视图；
图6是根据示例实施例的包括封装于大功率封装中的两级放大器的 RF放大器装置的例子的俯视图；
图7是根据示例实施例的包括封装于四方扁平无引线封装中的两级 放大器的RF放大器装置的例子的俯视图；
图8是根据示例实施例的包括两路径放大器模块中的两个两级放大 器的RF放大器装置的例子的俯视图；且
图9是根据示例实施例的包括多尔蒂功率放大器模块中的两级主放 大器的RF放大器装置的例子的俯视图。
具体实施方式
本发明主题的各种实施例包括具有硅激励级集成电路(integrated circuit，IC)管芯和III-V(例如，GaN、砷化镓(GaAs)、磷化镓(GaP)、 磷化铟(InP)、锑化铟(InSb))末级IC管芯的多级(例如，级联)放 大器。多级放大器的更具体实施例包括电耦合到级联放大器布置中的 GaN末级IC管芯的硅激励级IC管芯。硅激励级IC管芯充当用于GaN 末级IC管芯的预匹配阻抗调节器和增益增强器。
本文中所提供的放大器实施例可克服GaN晶体管的前述问题中的 一些或全部，同时潜在地比例如GaN激励器-GaN最终级联放大器布置 显著地更便宜。举例来说，虽然典型的GaN晶体管隔离地具有慢逐渐振 幅压缩且传输相位在向上激励期间展现出膨胀，但是在级联布置中包括 具有GaN末级IC管芯的硅激励级IC管芯可改善响应，这又可产生改善 的线性特性。在各种实施例中，硅激励级IC管芯用以终止或将输入RF 波形成形到GaN末级IC管芯，这可产生更佳的输出波形。举例来说， 硅激励级IC管芯可有助于调节并控制栅极短路，栅极短路通常在GaN 晶体管栅极-源极电容Cgs展现出高非线性时应用于F类GaN放大器。 具体地说，硅激励级IC管芯可用以补偿(或补偿)GaN增益和相位压 缩特性。当与常规装置比较时，利用本文所描述的各种实施例的装置可 展现出相对平坦的增益和相位响应(AM/AM和AM/PM响应)。因此， 在传输链中的放大器实施例之前实施的数字预失真(digitalpre-distortion，DPD)电路复杂度和/或成本可更低。基本上，当与常规 单级和其它两级放大器比较时，本文中论述的复合放大器实施例可具有 改善的增益、更广的带宽和改善的向上激励特性。
根据实施例，通过放大器电路中的低阻抗点处的串联焊线阵列制成 硅激励级IC管芯与GaN末级IC管芯之间的电气连接。此焊线阵列可提 供良好地匹配GaN末级IC管芯的在特征上低的栅极-源极电容CGS的串 联电感。在实施例中，焊线阵列是DC-耦合式连接件，其促进将来自硅 激励级IC管芯的DC偏压和RF信号两者提供到GaN末级IC管芯。在 其它实施例中，可实施硅激励级IC管芯与GaN末级IC管芯之间的其它 类型的DC-耦合式电连接件。另外，根据实施例，由无源组件(例如， 电感器、电容器和电阻器)组成的输入和级间匹配电路集成到相对低成 本的硅激励级IC管芯中以向GaN末级IC管芯传送功率。换句话说，硅 激励级IC管芯向装置链提供集成阻抗匹配。
GaN晶体管通常是耗尽型常开装置，其利用特定偏压电压控制电路 以产生负栅极电压以夹断所述装置。根据包括耗尽型GaN末级IC管芯 的一些实施例，硅激励级IC管芯包括集成GaN偏压电压控制电路，所 述控制电路电耦合到GaN末级IC管芯并被配置成提供负栅极电压以夹 断所述装置。更具体地说，在此类实施例中，GaN偏压电压控制电路可 被视为GaN负DC偏压电路(例如，被配置成将第一(正或负)DC电 压转换成待用作GaN偏压电压的负DC电压的直流到直流(direct current-to-direct current，DC-DC)电压转换器)。在GaN末级IC管芯是 增强型常关装置的其它实施例中，硅激励级IC管芯可包括被配置成向 GaN末级IC管芯提供正栅极电压的GaN偏压电压控制电路。更具体地 说，在此类实施例中，GaN偏压电压控制电路可被视为GaN正DC偏压 电路(例如，被配置成将第一(正或负)DC电压转换成待用作GaN偏 压电压佛如正DC电压佛如DC-DC电压转换器)。在任一实施例中，用 于GaN末级IC管芯的栅极偏压电压由硅激励级IC管芯提供。相对于 GaN管芯，考虑到硅管芯区域相比于GaN管芯区域的更低成本，将GaN 偏压电压控制电路集成到硅管芯中可产生显著的成本降低。
GaN晶体管的特征在于高频增益，连同高度非线性漏极-源极电容 CDS和栅极-源极电容CGS。根据一些实施例，硅激励器IC管芯包括电耦 合到GaN最终IC管芯的集成栅极和/或漏极谐波控制电路。同样，相对 于GaN管芯，鉴于到硅管芯区域相比于GaN管芯区域的更低成本，在 硅管芯上集成栅极和漏极谐波控制电路可产生显著的成本降低。
根据具体实施例，GaN场效应晶体管(field effect transistor，FET) 末级IC管芯连接到硅横向扩散金属氧化物半导体(laterally-diffused， metal oxidesemiconductor，LDMOS)激励级IC管芯。根据另一具体实 施例，GaN FET末级IC管芯连接到硅互补金属氧化物半导体 (complementary metal oxide semiconductor，CMOS)激励级IC管芯。
以下详细描述本质上仅仅是说明性的，且并不意图限制主题的实施 例或此类实施例的应用和使用。本文中所使用，词语“示例性”和“例 子”意味着“充当例子、实例或说明”。本文中描述为示例性或例子的任 何实施方案未必应被解释为比其它实施方案优选或有利。此外，不希望 受先前技术领域、背景技术或以下详细描述中呈现的任何所表达或暗示 的理论的限定。
如本文所使用，术语“晶体管”意味着场效应晶体管(FET)、双极 结晶体管(bipolar junction transistor，BJT)或另一类型的晶体管。举例 来说，“FET”可以是金属氧化物半导体FET(metal-oxide-semiconductor FET，MOSFET)、横向扩散MOSFET(laterally-diffused MOSFET，LDMOS FET)、增强型或耗尽型高电子迁移率晶体管(highelectron mobility transistor，HEMT)或另一种类型的FET。下文的描述将晶体管参考为包括控制端和两个导电端。举例来说，使用与FET相关联的术语，“控 制端”是指晶体管的栅极端，且第一和第二导电端是指晶体管的漏极和 源极端(或反之亦然)。虽然以下描述可使用通常结合FET装置使用的 术语，但是各种实施例不限于利用FET装置的实施方案，并替代地意图 还适用于利用BJT装置或其它类型的晶体管的实施方案。
术语“集成电路管芯”和“IC管芯”意味着在其内一个或多个电路 组件(例如，晶体管、无源装置等等)集成和/或直接物理上连接的单个 相异管芯。术语“硅…IC管芯”(例如，如“硅激励级IC管芯”中)意 味着包括硅功率晶体管的集成电路管芯。举例来说，“硅…IC管芯”是 包括形成于硅衬底、绝缘体上硅衬底或另一适合的硅基衬底中和/或上的 硅功率晶体管(例如，FET、MOSFET、LDMOS FET或其它类型的硅晶 体管)的管芯。“硅功率晶体管”或“硅晶体管”意味着其中主要导电通 道主要由硅半导体材料形成的晶体管。术语“GaN…IC管芯”(例如， 如“GaN激励级IC管芯”中)意味着包括GaN硅功率晶体管的集成电 路管芯。举例来说，“GaN…IC管芯”是形成于GaN衬底、绝缘体上GaN 衬底、碳化硅(SiC)上GaN衬底、氮化铝(AlN)上GaN衬底、蓝宝 石上GaN衬底、金刚石上GaN衬底或另一适合的GaN基衬底异磊晶和 衬底布置中和/或上的GaN功率晶体管的管芯。“GaN功率晶体管”或 “GaN晶体管”意味着其中主要导电通道主要由GaN半导体材料形成的 晶体管。
图1是根据示例实施例的两级放大器100的简化框图，其中硅激励 级IC管芯110和GaN末级IC管芯180在RF信号输入端102与RF信 号输出端104之间以级联布置电耦合在一起。在实施例中，硅激励级IC 管芯110包括硅IC管芯输入端120、硅IC管芯输出端122、输入阻抗匹 配电路130、硅晶体管140、级间阻抗匹配电路150的集成部分、偏压电 压控制电路160(“末级偏压电路”)和谐波控制电路170(“末级谐波控 制电路”)。末级偏压电路160和谐波控制电路170可在本文中被称作硅 激励级IC管芯110的“次级电路”，原因在于它们与硅激励级IC管芯 110集成，且其功能性分别与影响GaN晶体管182的偏压电压或谐波控 制相关联，如将稍后更详细地描述。当硅激励级IC管芯110包括有源装 置(即，硅晶体管140)和与输入阻抗匹配电路130和级间阻抗匹配电 路150相关联的多个集成无源组件时，硅激励级IC管芯110可替代地被 视为“集成有源装置”(Integrated Active Device，IAD)。
沿着前向放大路径，RF信号输入端102通过连接件103(例如，焊 线、焊线阵列或其它电连接件)电耦合到硅IC管芯输入端120，硅IC 管芯输入端120耦合到输入阻抗匹配电路130的输入，输入阻抗匹配电 路130的输出耦合到硅晶体管140的输入144(控制端)，硅晶体管140 的输出146(导电端)耦合到级间阻抗匹配电路150的输入，且级间阻 抗匹配电路150的输出耦合到硅IC管芯输出端122。
硅IC管芯输出端122通过连接件174(例如，焊线阵列或其它DC- 耦合式导电连接件)电耦合到GaN末级IC管芯180的GaN IC管芯输 入端190。连接件174表示硅晶体管140的输出(例如，漏极)与GaN 晶体管182的输入(例如，栅极)之间的级间匹配电路的非集成部分。 更具体地说，连接件174定位于电路中的低输入阻抗点处，以匹配硅晶 体管140与具有低栅极-源极电容Cgs的GaN晶体管182最终阻抗。在 一个实施例中，连接件174是电感连接件，例如焊线阵列。在其它实施 例中，可实施其它类型的DC-耦合式连接件。举例来说，在替代实施例 中管芯110、180可以是倒装芯片管芯，或可配置或封装以使得DC偏压 和RF信号可传送通过管芯110、180耦合到的衬底，而非被传送通过不 同于衬底的焊线或其它电连接件。
在实施例中，GaN末级IC管芯180包括GaN IC管芯输入端190、 GaN IC管芯输出端192和GaN晶体管182。沿着前向放大路径继续， GaN IC管芯输入端190耦合到GaN晶体管182的输入184(控制端)， 且GaN晶体管182的输出186(导电端)耦合到GaN IC管芯输出端192。GaN IC管芯输出端192通过连接件179(例如，焊线阵列或其它电连接 件)电耦合到RF信号输出端104。
在操作期间，通过输入阻抗匹配电路130传送通过RF信号输入端 102和硅IC管芯输入端120接收到的RF信号，所述输入阻抗匹配电路 被配置成将放大器100的阻抗提升更高的阻抗电平(例如，50欧姆或另 一阻抗电平)以增强增益平坦度和跨越频带的电力传送。所得RF信号 接着由硅晶体管140放大(即，硅晶体管140充当将第一增益应用于RF 信号或“预放大”RF信号的激励放大器)。举例来说，硅晶体管140可 将介于约10分贝(dB)到约25dB的范围内的增益应用于RF信号(例 如，在一些实施例中，约20dB)，但是由硅晶体管140应用的增益还可 以更低或更高。接着通过级间阻抗匹配电路150的集成部分传送在硅晶 体管140的输出146处产生的经放大RF信号。接着通过连接件174将 在输出端122处产生的所得RF信号传送到GaN末级IC管芯180的GaN IC管芯输入端190。级间阻抗匹配电路150的集成部分和管芯110、180 之间的连接件174一起被配置成匹配硅晶体管140的输出阻抗(或漏极阻抗)与GaN晶体管182的输入阻抗，以增强增益平坦度和跨越频带的 电力传送。在一些实施例中，连接件174是硅放大器140的输出与GaN 放大器182的输入184之间的级间匹配电路中的非集成串联电感组件。
在GaN IC管芯输入端190处接收到的经预放大RF信号由GaN晶 体管182放大(即，GaN晶体管182充当将第二增益应用于RF信号的 最终放大器)。举例来说，GaN晶体管182可将介于约10dB到约15dB 的范围内的增益应用于RF信号(例如，在一些实施例中，约14dB)，从而通过装置100得到介于约20dB到约40dB的范围内的总增益(例 如，在一些实施例中，约35dB)，但是由GaN晶体管182应用的增益 和/或总装置增益还可更低或更高。接着通过GaNIC管芯输出端192和 连接件179将在GaN晶体管182的输出186处产生的经放大RF信号传 送到RF信号输出端104。
根据实施例，硅激励级IC管芯110另外包括集成偏压电压控制电 路160(或“末级栅极偏压电路”)，所述电路被配置成将偏压电压传送 到GaN末级IC管芯180的GaN晶体管182的输入184(例如，栅极端)。 更具体地说，硅激励级IC管芯110包括偏压电压控制电路输入端158(简 称作“偏压输入端”)，且集成偏压电压控制电路160电耦合于偏压输入 端158与输出端122之间。在实施例中，集成偏压电压控制电路160是 DC-DC转换器电路。在各种实施例中，集成偏压电压控制电路160可被 配置成：1)将正DC偏压电压转换成不同电压电平下的另一正DC偏压 电压；2)将正DC偏压电压转换成负DC偏压电压；3)将负DC偏压 电压转换成正DC偏压电压；或4)将负DC偏压电压转换成不同电压 电平下的另一负DC偏压电压。偏压输入端158被配置成通过偏压输入 端158从外部偏压电路(例如，产生DC偏压电压+VDD或-VDD的外部电 压源164)接收偏压电压，且集成偏压电压控制电路160执行接收到的 偏压电压的DC-DC转换以产生末级栅极偏压电压，所述末级栅极偏压 电压被提供给GaN末级IC管芯180的GaN晶体管182。因为偏压输入 端158电耦合到硅激励级IC管芯110的“次级电路”(或更具体地说集 成偏压电压控制电路160)，所以输入端158替代地可被称作“次级电路端”。
根据实施例，GaN晶体管182是耗尽型常开装置，且接收到并传送 的偏压电压是用来夹断GaN晶体管182的负DC偏压电压。在另一实施 例中，GaN晶体管182是增强型常关装置，且接收到并传送的偏压电压 是正DC偏压电压。如先前陈述，输出端122通过连接件174(例如， 一个或多个焊线或其它导电连接件)电耦合到GaN末级IC管芯180的 输入端190。集成偏压电压控制电路160和连接件174一起被配置成过 滤DC偏压电压，并在输入端190处产生所得信号。输入端190又电耦 合到GaN晶体管182的输入184(例如，栅极端)。在操作期间，通过 电路160调节(例如，过滤)由集成偏压电压控制电路160通过偏压输 入端158从外部偏压电压源164接收到的偏压电压，并通过硅激励级IC 管芯110的输出端122、连接件174、和GaN末级IC管芯180的输入端 190将偏压电压传送到GaN晶体管182的输入184。
如以上描述中指示，通过相同输出端122、连接件174和输入端190 传送末级栅极偏压电压和由硅晶体管140产生的经预放大RF信号两者。 另外，如将结合图2更详细地描述，末级栅极偏压电路160与级间阻抗 匹配电路150的集成部分可共享一些电气组件(例如，电阻器254和电 感器255，图2)。在替代实施例中，末级栅极偏压电路160可不与级间 阻抗匹配电路150的集成部分共享任何组件，而是替代地可包括不是级 间阻抗匹配电路150的一部分的组件。另外，在其它实施例中，可通过 不同导电路径在管芯110、180之间传送末级栅极偏压电压和由硅晶体管 140产生的经预放大RF信号。换句话说，虽然可通过输出端122、连接 件174和输入端190传送经预放大RF信号，但是可通过硅激励级IC管 芯110的单独输出端、单独DC-耦合式连接件(例如，焊线或其它电连 接件)和GaN末级IC管芯180的单独输入端传送末级栅极偏压电压。
根据另一实施例，硅激励级IC管芯110另外包括集成谐波控制电 路170(或“末级谐波控制电路”)，其被配置成提供到外部接地参考128 的用于放大器100被配置成操作的基频(f0)的一个或多个谐波频率(例 如，第二谐波频率(2f0)、第三谐波频率(3f0)等等)下的信号的低阻 抗路径。更具体地说，硅激励级IC管芯110包括谐波控制电路输入端 171和电耦合于谐波控制电路输入端171与外部接地参考128之间的集 成谐波控制电路170。谐波控制电路输入端171通过连接件178(例如， 一个或多个焊线或其它导电连接件)电耦合到GaN末级IC管芯180的 谐波信号输出端194。谐波信号输出端194又电耦合到GaN晶体管182的输入端184(例如，栅极端)。在操作期间，通过连接件178将在一个 或多个谐波频率下在GaN晶体管182的输入端184处产生的信号能量从 谐波信号输出端194传送到谐波控制电路输入端171，且末级谐波控制 电路170用来将谐波频率信号能量分流到外部接地参考128。因为谐波 控制电路输入端171电耦合到硅激励级IC管芯110的“次级电路”(或 更具体地说，谐波控制电路170)，所以输入端171替代地可被称作“次 级电路端”。
图1的装置100可相较于常规装置具有若干优点。在概念上，硅激 励级IC管芯110用来缓冲GaN末级IC管芯180的输入。更具体地说， 利用硅激励级IC管芯110会隔离GaN末级IC管芯180的动态输入，这 可使装置100更好地适合于宽带应用程序。另外，硅激励级IC管芯110 与GaN末级IC管芯180之间的交互可使得能够更好地对AM/PM和 AM/AM响应进行成形。另外，硅激励级IC管芯110可为GaN波成形 提供恰当的输入谐波负载。又另外，硅激励级IC管芯110的各种实施例 可提供为可灵活地与多种高性能GaN末级IC管芯180配对的标准选项， 因此时光能够更快速地将两级装置引入到市场中。
现将结合图2和3更详细地描述包括放大器100的更具体实施例的 绘图的电路图。更具体地说，图2是两级级联放大器的实施例的电路图， 且图3是硅激励级IC管芯110具体地包括级联堆叠功率放大器的两级级 联放大器的实施例的电路图。
首先转到图2，示出了根据示例实施例的具有硅激励级和GaN末级 的两级级联放大器200的电路图。放大器200包括硅激励级IC管芯210 (例如，硅IC管芯110，图1)和GaN末级IC管芯280(例如，GaN IC 管芯180，图1)，前述各项在RF信号输入引线202(例如，输入102， 图1)与RF信号输出引线204(例如，输出104，图1)之间以级联布 置电耦合在一起。各自包括无源和/或有源电气组件的布置的多个电路集 成于硅激励级IC管芯210和GaN末级IC管芯280内。
更具体地说，硅激励级IC管芯210包括集成于硅IC管芯内的多个 电路。在实施例中，管芯210的集成电路包括输入端220(例如，输入 端120，图1)、输出端222(例如，输出端122，图1)、第一DC阻挡/AC 去耦电容器224、第二DC阻挡/AC去耦电容器226、输入阻抗匹配电路 230(例如，电路130，图1)、功率晶体管240(例如，晶体管140，图1)、级间阻抗匹配电路250(例如，电路150，图1)的集成部分、偏压 电压控制电路260(例如，电路160，图1)、和谐波控制电路270(例如， 电路170，图1)的集成部分。
功率晶体管240是硅激励级IC管芯210的主要放大组件。在实施 例中，功率晶体管240包括具有栅极端244(例如，控制端)、漏极端246 (例如，第一导电端)和源极端248(例如，第二导电端)的FET。源极 端248电耦合到接地节点228(例如，源极端248通过一个或多个穿衬 底通孔(through substrate via，TSV))电耦合到硅IC管芯210的底表面 上的导电层。
RF信号输入端202通过连接件203(例如，多个焊线或另一电连接 件)电耦合到硅激励级IC管芯210的输入端220。第一DC阻挡/AC去 耦电容器224具有电耦合到输入端220的第一端和电耦合到输入阻抗匹 配电路230的第二端。第一DC阻挡/AC去耦电容器224可提供一些阻 抗变换，但具有阻挡来自输入端220的激励级栅极偏压电压Vg1(例如， 高达约3.2伏或更多)的主要功能性。
输入阻抗匹配电路230电耦合于DC阻挡/AC去耦电容器224的第 二端与功率晶体管240的栅极端244之间。在图2中，输入阻抗匹配电 路230描绘为具有并联对称的子电路，其表示硅激励级IC管芯210的实 际示例布局(例如，如图4中所描绘的示例布局)。I在其它实施例中， 对应并联子电路可一起组合成具有与并联子电路实施例基本上等效的电 特性的组件值的单个子电路。在图2中，并联子电路的对应组件具有相 同附图标记。
输入阻抗匹配电路230包括第一DC阻挡/AC去耦电容器224、第 二电容器231、第一电感器232、第一电阻器233、以及包括第二电阻器 234、第二电感器235与第三电容器236的串联组合的并联电路。第二电 容器231包括耦合到DC阻挡/AC去耦电容器224的第二端的第一端和 耦合到接地节点228的第二端。第一电感器232包括耦合到DC阻挡/AC 去耦电容器224(和到电容器231的第一端)的第二端的第一端和通过 第一电阻器233耦合到功率晶体管240的栅极端244的第二端。并联电 路包括第二电阻器234、第二电感器235、和电耦合于功率晶体管240 的栅极端244与接地节点228之间的第三电容器236(例如，DC阻挡电 容器)。在替代实施例中，第二电阻器234、第二电感器235和第三电容 器236的次序可不同于图2中所描绘的次序。
输入阻抗匹配电路230用来提升放大器100的阻抗，如先前所提及， 并还对RF信号赋予与由GaN末级IC管芯180的GaN晶体管182赋予 的振幅和相位失真相逆的振幅和相位失真。如将在下文更详细地阐释， 输入阻抗匹配电路230(单独地或结合级间阻抗匹配电路250)的特征可 在于补偿晶体管140、182的负增益斜率以产生平坦RF增益响应的正损 失斜率。在各种实施例中，输入阻抗匹配电路230可包括低通电路、高 通电路、带通电路或其组合。在各种实施例中：
-DC阻挡/AC去耦电容器224可具有介于约4.1皮法(pF)到约 5.1pF的范围内的电容值(例如，对于约3.5吉兆赫(GHz)的中心工作 频率f0，是约4.6pF)；
-第二电容器231可具有介于约0.2pF到约0.3pF的范围内的电 容值(例如，对于约3.5GHz的中心工作频率f0，是约0.25pF)；
-第一电感器232可具有介于约2.0纳亨利(nH)到约3.0nH的 范围内的电感值(例如，对于约3.5GHz的中心工作频率f0，是约2.54 nH)；
-第一电阻器233可具有可忽略的电阻值；
-第二电阻器234可具有可忽略的电阻值；
-第二电感器235可具有介于约3.3nH到约4.3nH的范围内的电 感值(例如，对于约3.5GHz的中心工作频率f0，是约3.85nH)；
-第三电容器236可具有介于约15nH到约25nH的范围内的电感 值(例如，对于约3.5GHz的中心工作频率f0，是约20nH)。
在各种实施例中，电感、电容和电阻值可低于或高于以上给定范围。 一般来说，将根据放大器200的中心工作频率而将电感、电容和电阻值 按比例缩放。另外，虽然输入阻抗匹配电路230在图2中示出为具有特 定配置，但是在其它实施例中，输入阻抗匹配电路230可以不同方式配 置，同时仍执行大体上相同的功能。
在实施例中，通过输入阻抗匹配电路230的并联电路将功率晶体管 240的栅极偏压电压Vg1提供给功率晶体管240的栅极端244。更具体 地说，可通过输入端237提供漏极偏压电压，所述输入端电耦合到并联 电路的节点(例如，第二电感器235与第一电容器236之间的节点)。举 例来说，栅极偏压电压可由外部电压源提供，并可具有高达约3.2伏或 更大的值，但是栅极偏压电压还可以更低或更高。
级间阻抗匹配电路250的集成部分电耦合于功率晶体管240的漏极 端246与输出端222之间。同样在图2中，级间阻抗匹配电路250的集 成部分描绘为具有并联、对称子电路，所述子电路表示硅激励级IC管芯 210的实际示例布局(例如，如图4中所描绘的示例布局)。在其它实施 例中，对应并联子电路可一起组合成具有与并联子电路实施例基本上等效的电特性的组件值的单个子电路。
级间阻抗匹配电路250的集成部分包括第一电感器251、第一并联 电路、第二DC阻挡/AC去耦电容器226和第二并联电路。第一电感器 251包括耦合到功率晶体管240的漏极端246的第二端的第一端和耦合 到第二DC阻挡/AC去耦电容器226的第一端的第二端。第一并联电路 包括第二电感器252与电耦合于第一电感器251的第二端(和第二DC 阻挡/AC去耦电容器226的第一端)与接地节点228之间的第一电容器 253(例如，DC阻挡电容器)的串联组合。第二并联电路包括第一电阻 器254、第三电感器255与电耦合于输出端222(和第二DC阻挡/AC去 耦电容器226的第二端)与接地节点228之间的第二电容器256(例如， DC阻挡电容器)的串联组合。在替代实施例中，电阻器254、电感器 255和电容器256的次序可不同于图2中所描绘的次序。
与连接件274耦合的级间阻抗匹配电路250用以匹配功率晶体管 240的漏极端246的阻抗与晶体管282的栅极端284以跨越频带恰当地 进行电力传送。另外，级间阻抗匹配电路250用来将输入RF波形成形 到GaN末级IC管芯280。如上文所指示，级间阻抗匹配电路240(单独 地或结合输入阻抗匹配电路230)的特征可在于补偿晶体管140、182的 负增益斜率以产生平坦RF增益响应的正损失斜率。举例来说，当晶体 管140、182的特征在于每八元组XdB(例如，每八元组6dB或某一其 它值)的滚降时，输入阻抗匹配电路230和/或级间阻抗匹配电路250可 被设计成具有每八元组XdB(例如，每八元组6dB或某一其它值)的 正斜率。这会产生互补增益响应并可呈现总体上较平的增益。
在各种实施例中级间阻抗匹配电路250(加连接件274)可包括低 通电路、高通电路、带通电路或其组合。在各种实施例中：
-第一电感器251可具有介于约3nH到约5nH的范围内的电感值 (例如，对于约3.5GHz的中心工作频率f0，是约4nH)；
-第二电感器252可具有介于约1.3nH到约2.3nH的范围内的电 感值(例如，对于约3.5GHz的中心工作频率f0，是约1.86nH)；
-第一电容器253可具有介于约15pF到约25pF的范围内的电容 值(例如，对于约3.5GHz的中心工作频率f0，是约20pF)；
-DC阻挡/AC去耦电容器226可具有介于约3.4pF到约4.4pF的 范围内的电容值(例如，对于约3.5GHz的中心工作频率f0，是约3.9pF)；
-第一电阻器254可具有介于约4.7欧姆到约5.7欧姆的范围内的 电阻值(例如，对于约3.5GHz的中心工作频率f0，是约5.2欧姆)；
-第三电感器255可具有介于约0.3nH到约1.3nH的范围内电感 值(例如，对于约3.5GHz的中心工作频率f0，是约0.81 nH)；
-且第二电容器256可具有介于约15pF到约25pF的范围内的电 容值(例如，对于约3.5GHz的中心工作频率f0，是约20pF)。
在各种实施例中电感、电容和电阻值可更低或更高。一般来说，将 根据放大器200的中心工作频率而将电感、电容和电阻值按比例缩放。 另外，虽然级间阻抗匹配电路250在图2中示出为具有特定配置，但是 在其它实施例中，级间阻抗匹配电路250可以不同方式配置，同时仍执 行大体上相同的功能。
第二DC阻挡/AC去耦电容器226可为GaN末级IC管芯280的功 率晶体管282提供一些阻抗变换，但具有阻挡漏极偏压电压Vd1与栅极 偏压电压Vg2的主要功能性。在实施例中，通过级间阻抗匹配电路250 的第一并联电路将功率晶体管240的漏极偏压电压Vd1提供给功率晶体 管244的漏极端246。更具体地说，可通过输入端257提供漏极偏压电 压，所述输入端电耦合到并联电路的节点(例如，第二电感器252与第 一电容器253之间的节点)。举例来说，栅极偏压电压可由外部电压源提 供，并可具有介于约28伏到约48伏的范围内的值，但是栅极偏压电压 还可以更低或更高。因此，第一并联电路的至少一部分充当激励级偏压 控制电路，或更具体地说，充当激励级漏极偏压电压控制电路。
根据实施例，通过级间阻抗匹配电路250的第二并联电路的一部分 提供GaN末级IC管芯280的功率晶体管282的栅极偏压电压Vg2。更 具体地说，在实施例中，集成栅极偏压电压电路260(或“末级偏压电 路”)包括输入端258、电感器255和电阻器254。在操作期间，可通过 输入端258(例如，通过外部电压源，例如源164，图1)提供DC电压， 所述输入端电耦合到并联电路的节点(例如，电感器255与电容器256 之间的节点)。集成栅极偏压电压电路260接着将接收到的电压转换成用 于GaN晶体管282的DC栅极偏压电压Vg2。举例来说，栅极偏压电压 可具有约-5伏的值，但是栅极偏压电压还可以是更低或更高的和/或正 的。
值得注意地，GaN末级IC管芯280的功率晶体管282的用于栅极 偏压电压Vg2的栅极偏压电压控制电路260(或“末级偏压电路”)集成 到硅激励级IC管芯210中。由于硅管芯区域相对于GaN管芯区域的显 著更低的成本，在硅激励级IC管芯210中而非在GaN末级IC管芯280 中包括栅极偏压电压控制电路260可得到显著的成本节约。另外，硅中 实施的离散组件(例如，MIM电容器)可比GaN中实施的类似组件具 有更好的控制。
在实施例中，可通过RF输出端292将GaN功率晶体管282的漏极 偏压电压Vg2提供给功率晶体管282的漏极端286。举例来说，栅极偏 压电压可由外部电压源提供，并可具有介于约28伏到约48伏的范围内 的值，但是栅极偏压电压还可以更低或更高。在一些实施例中，晶体管 240的漏极偏压电压与晶体管282的漏极偏压电压可不相等(例如，Vg1 ＝28伏且Vg2＝48伏)，而在其它实施例中，晶体管240的漏极偏压电 压与晶体管282的漏极偏压电压可相等(例如，Vg1＝Vg2＝28伏，或 Vg1＝Vg2＝48伏)。
如上文所指示，硅激励级IC管芯210还可包括谐波控制电路270 的集成部分(或“末级谐波控制电路”，所述谐波控制电路电耦合到GaN 末级IC管芯280的功率晶体管282的栅极端284。更具体地说，在实施 例中，谐波控制电路270的集成部分包括输入端271和电容器272，所 述电容器电耦合于输入端271与接地节点228之间。输入端271通过连 接件278电耦合到GaN末级IC管芯280的端294。端294又电耦合到 GaN末级IC管芯280的功率晶体管282的栅极端284。在一些实施例中， 连接件278是电感连接件(例如，焊线、焊线阵列或其它电感连接件)， 且电连接件278与电容器272的串联组合一起提供到接地节点228的用 于放大器200的中心工作频率f0的第二谐波2f0下的信号能量的低阻抗 路径。根据实施例，电容器272具有约0.4pF到约0.8pF的电容值(例 如，对于约3.5GHz的中心工作频率f0，是约0.6pF)，且连接件278具 有约0.5pF到约1.1pF的电容值(例如，对于约3.5GHz的中心工作频率f0，是约0.8pF)，但是电感值还可以更小或更大。同样，由于硅管芯 区域相对于GaN管芯区域的显著更低的成本，在硅激励级IC管芯210 中而非在GaN末级IC管芯280中包括谐波控制电路270的一部分可得 到显著的成本节约。
如上文所陈述，硅激励级IC管芯210(例如，硅IC管芯110，图1) 电耦合到GaN末级IC管芯280(例如，GaN IC管芯180，图1)。在实 施例中，硅IC管芯210通过硅IC管芯210的输出端222与GaN IC管 芯280的输入端290之间的连接件274电耦合到GaN IC管芯280。举例来说，连接件274可包括例如焊线阵列(例如，焊线阵列474，图4)等 电感连接件，或可包括另一类型的DC-耦合式连接件(例如，包括微带 线、印刷线圈、并联耦合式电阻器/电容器电路等等)。连接件274可具 有双重功能。第一功能是将GaN末级IC管芯280的功率晶体管282的 栅极偏压电压Vg2从栅极偏压电压控制电路260传送到功率晶体管282 的栅极端284。第二功能是提供级间阻抗匹配电路250的非集成部分。 根据实施例，连接件274具有介于约0.2nH到约0.3nH的范围内的电感 值(例如，约0.25nH)，但是电感值还可以更小或更大。
GaN末级IC管芯280包括集成于GaN IC管芯内的多个电路。在实 施例中，管芯280的集成电路包括输入端290(例如，输入端190，图1)、 输出端292(例如，输出端192，图1)和功率晶体管282(例如，晶体 管182，图1)。
功率晶体管282是GaN末级IC管芯280的主要放大组件。在实施 例中，功率晶体管282包括具有栅极端284(例如，控制端)、漏极端286 (例如，第一导电端)和源极端288(例如，第二导电端)的FET。输入 端290耦合到GaN晶体管282的栅极端284。GaN晶体管282的漏极端 286耦合到输出端292，且GaN晶体管282的源极端288电耦合到接地 节点296(例如，源极端288通过一个或多个TSV在GaN IC管芯280 的底表面上电耦合到导电层)。输出端292通过连接件279(例如，焊线 阵列或其它电连接件)电耦合到放大器200的RF信号输出端204。
在图3中描绘了多级放大器的替代实施例，图3是根据示例实施例 的具有硅级联堆叠激励级和GaN末级的两级级联放大器300的电路图。 更具体地说，放大器300包括以级联布置电耦合在一起的硅激励级IC 管芯310(例如，硅IC管芯110，图1)与GaN末级IC管芯280(例如， GaN IC管芯180，图1)。各自包括无源和/或有源电气组件的布置的多 个电路集成于硅激励级IC管芯310和GaN末级IC管芯280内。
在图3的实施例中，集成电路组件的数目可与图2的实施例的对应 组件类似或相同。举例来说，在图3中，图3的GaN末级IC管芯280 可大体类似于图2的GaN末级IC管芯280。另外，在硅激励级IC管芯 310中，输入阻抗匹配电路330和级间阻抗匹配电路350可大体类似于
图2的放大器200的输入阻抗匹配电路230和级间阻抗匹配电路250。 出于简洁的目的，在下文不详细论述图3的具有图2的实施例中的类似 对应物的许多组件和电路。上文结合图2所论述的对应组件的细节意图 还适用于下文结合图3所论述的对应组件。应注意，图2与3之间的对 应组件具有相同附图标记，或具有相同的最后两个数字(例如，组件220与320是对应组件)。
现参考图3，硅激励级IC管芯310包括集成于硅IC管芯内的多个 电路。在实施例中，管芯310的集成电路包括输入端320(例如，输入 端120，图1)、输出端322(例如，输出端122，图1)、第一DC阻挡/AC 去耦电容器324、第二DC阻挡/AC去耦电容器326、输入阻抗匹配电路 330(例如，电路130，图1)、在级联堆叠布置中耦合在一起的多个功率 晶体管340、341、342、343、344、级间阻抗匹配电路350(例如，电路 150，图1)的集成部分、偏压电压控制电路360(例如，电路160，图1)、 和谐波控制电路370(例如，电路170，图1)的集成部分。
RF信号输入端302通过连接件303(例如，多个焊线或另一电连接 件)电耦合到硅激励级IC管芯310的输入端320。第一DC阻挡/AC去 耦电容器324具有电耦合到输入端320的第一端和电耦合到输入阻抗匹 配电路330的第二端。第一DC阻挡/AC去耦电容器324可提供一些阻 抗变换，但具有阻挡栅极偏压电压Vg1与输入端320的主要功能性。
输入阻抗匹配电路330电耦合于DC阻挡/AC去耦电容器324的第 二端与功率晶体管340的栅极端345之间。在图3中，输入阻抗匹配电 路330描绘为方框。在各种实施例中，输入阻抗匹配电路330的结构可 与输入阻抗匹配电路230(图2)的实施例的结构类似或相同，已在上文 详细地描述了此结构。出于简洁的目的，在图3中未描绘或详细地描述 输入阻抗匹配电路330的细节。上文结合图2所论述的输入阻抗匹配电 路230的细节意图还适用于下文结合图3所论述的输入阻抗匹配电路 330。
功率晶体管340到344的级联堆叠是硅激励级IC管芯310的主要 放大组件。虽然在图3中示出由五个晶体管组成的级联堆叠，但是其它 实施例可包括在级联堆叠布置中连接的更少或更多晶体管(例如，介于 2个到10个或更多个晶体管)。另外，其它实施例可包括与图3中所描 绘的拓扑不同的级联拓扑。
在实施例中，功率晶体管340到344中的每一个包括具有栅极端(例 如，栅极端345)、漏极端(例如，漏极端346)和源极端(例如，源极 端348)的CMOS FET。堆叠中的最低晶体管340的栅极端345电耦合 到输入阻抗匹配电路330。堆叠中的最低晶体管340的源极端348电耦 合到接地节点328(例如，源极端348通过一个或多个TSV电耦合到硅 IC管芯310的底表面上的导电层)。从堆叠中的最低晶体管340继续到 堆叠中的最高晶体管344，每个更低晶体管340到343的漏极端电耦合 到每个邻近更高晶体管341到344的源极端，如图3中所示出。堆叠中 的最高晶体管344的漏极端346电耦合到输出端322，如下文更详细地 描述。基本上，在实施例中，硅激励级IC管芯310的晶体管340到344 作为CMOS级联堆叠连接在一起。在一些实施例中，使用绝缘体上硅 (silicon-on-insulator，SOI)衬底来实施硅激励级IC管芯310，但是在其 它实施例中，可使用其它类型的衬底来实施管芯310。
在实施例中，通过电压阶梯网络332将用于功率晶体管340到344 栅极偏压电压Vg1提供给功率晶体管340到344的栅极端。更具体地说， 可通过输入端337提供栅极偏压电压，所述输入端电耦合到电压阶梯网 络332。通过电压阶梯网络332，可将连续地更高的栅极偏压电压从最低 晶体管340提供向上穿过最高晶体管344。举例来说，栅极偏压电压可由外部电压源提供给端337，并可具有介于约3伏到约10伏的范围内的 值，但是栅极偏压电压还可以更低或更高。根据实施例，栅极偏压电压 的AC组件可通过电容器网络334绕过接地节点328。在替代实施例中， 可从电路排除电容器网络334。
级间阻抗匹配电路350的集成部分电耦合于最高功率晶体管344的 漏极端346与输出端322之间。级间阻抗匹配电路350的集成部分包括 第一电感器351、第一并联电路、第二DC阻挡/AC去耦电容器326和 第二并联电路。第一电感器351包括耦合到功率晶体管344的漏极端346 的第一端和耦合到第二DC阻挡/AC去耦电容器326的第一端。第一并 联电路包括第二电感器352与电耦合于第一电感器351的第二端(和第 二DC阻挡/AC去耦电容器326的第一端)与接地节点328之间的第一 电容器353的串联组合。第二并联电路包括第一电阻器354、第三电感 器355与电耦合于输出端322(和第二DC阻挡/AC去耦电容器326的 第二端)与接地节点328之间的第二电容器356的串联组合。在替代实 施例中，电阻器354、电感器355和电容器356的次序可不同于图3中 所描绘的次序。
第二DC阻挡/AC去耦电容器326可为GaN末级IC管芯280的功 率晶体管282提供一些阻抗变换，但具有阻挡漏极偏压电压Vd1与栅极 偏压电压Vg2的主要功能性。在实施例中，通过级间阻抗匹配电路350 的第一并联电路将功率晶体管344的漏极偏压电压Vd1提供给功率晶体 管344的漏极端346。更具体地说，可通过输入端357提供漏极偏压电 压，所述输入端电耦合到并联电路的节点(例如，第二电感器352与第 一电容器353之间的节点)。举例来说，漏极偏压电压可由外部电压源提 供，并可具有约3伏的值，但是漏极偏压电压还可以更低或更高。
根据实施例，在实施例中，通过级间阻抗匹配电路350的第二并联 电路的一部分提供GaN末级IC管芯280的功率晶体管282的栅极偏压 电压Vg2。更具体地说，在实施例中，集成栅极偏压电压电路360(或 “末级偏压电路”)包括输入端358、电感器355和电阻器354。在操作期 间，可通过输入端358(例如，通过外部电压源，例如源164，图1)提 供DC电压，所述输入端电耦合到并联电路的节点(例如，电感器355 与电容器356之间的节点)。集成栅极偏压电压电路360接着将接收到的 电压转换成用于GaN晶体管282的DC栅极偏压电压Vg2。举例来说， 栅极偏压电压可具有约-5伏的值，但是栅极偏压电压还可以是更低或更 高的和/或正的。同样，应注意，用于GaN末级IC管芯280的功率晶体 管282的栅极偏压电压Vg2的栅极偏压电压控制电路360集成到硅激励 级IC管芯310中，这可得到显著的成本节约。
如上文所指示，硅激励级IC管芯310还可包括谐波控制电路370 的集成部分(或“末级谐波控制电路”，所述谐波控制电路电耦合到GaN 末级IC管芯210的功率晶体管282的栅极端284。更具体地说，在实施 例中，谐波控制电路370的集成部分包括输入端371和电容器372，所 述电容器电耦合于输入端371与接地节点328之间。输入端371通过连 接件378电耦合到GaN末级IC管芯280的端294。端294又电耦合到 GaN末级IC管芯280的功率晶体管282的栅极端284。在一些实施例中， 连接件378是电感连接件(例如，焊线、焊线阵列或其它电感连接件)， 且电连接件378与电容器372的串联组合一起提供到接地节点328的用 于放大器300的中心工作频率f0的第二谐波2f0下的信号能量的低阻抗 路径。同样，在硅激励级IC管芯310中而非在GaN末级IC管芯280 中包括谐波控制电路370的一部分可得到显著的成本节约。
如同图2的放大器实施例，硅激励级IC管芯310(例如，硅IC管 芯110，图1)电耦合到GaN末级IC管芯280(例如，GaN IC管芯180， 图1)。在实施例中，硅IC管芯310通过硅IC管芯310的输出端322与 GaN IC管芯280的输入端290之间的连接件374电耦合到GaN IC管芯280。举例来说，连接件374可包括例如焊线阵列(例如，焊线阵列474， 图4)等电感连接件，或可包括另一类型的DC-耦合式连接件(例如， 微带线、分布式电感器、并联耦合式电阻器/电容器电路等等)。如同先 前所述的实施例，连接件374可具有双重功能。第一功能是将GaN末级 IC管芯280的功率晶体管282的栅极偏压电压Vg2从栅极偏压电压控制 电路360传送到功率晶体管282的栅极端284。第二功能是提供级间阻 抗匹配电路350的非集成部分。根据实施例，连接件374具有介于约0.2 nH到约0.3nH的范围内的电感值(例如，对于约3.5GHz的中心工作 频率f0，是约0.25nH)，但是电感值还可以更小或更大。
图3的GaN末级IC管芯280可与图2的GaN末级IC管芯280相 同或大体类似。为了简洁起见，此处不重复图3的GaN末级IC管芯280 的细节。上文结合图2所论述的GaN末级IC管芯280的细节意图还适 用于图3的GaN末级IC管芯280。
现将结合图4到9论述对应于先前所述的放大器的多级放大器电路 和装置的实际物理实施例。首先以图4开始，根据示例实施例，示出放 大器400的一部分的俯视图，所述放大器包括电耦合到GaN末级IC管 芯480的硅激励级IC管芯410。应与图5并行地查看图4，图5是沿着 线5-5的图4的放大器400的横截面侧视图。放大器400的各种组件与 图2的电路图中所描绘的组件一致。更具体地说，图2与图4和5之间 的对应组件具有相同的最后两个数字(例如，组件220与420是对应组 件，且组件228与528是对应组件)。
在硅激励级IC管芯410的布局中，以并联且对称的方式复制输入 阻抗匹配电路430、级间阻抗匹配电路450、偏压电压控制电路460和谐 波控制电路470中的某些组件，如上文结合图2所论述。为了避免混淆 图4，附图标记并不附属于每一组对应并联组件中的两个组件。应基于 组件的对称放置和相同描绘而理解哪些组件彼此一致。另外，虽然描绘 了对称布局，但是在其它实施例中，对应并联子电路和组件可一起组合 成单个子电路或组件，具有与并联子电路或组件实施例具有基本上等效 的电特性的组件值。
放大器400包括硅激励级IC管芯410(例如，硅IC管芯210，图2) 和GaN末级IC管芯480(例如，GaN IC管芯280，图2)，前述各项在 管芯210的RF信号输出端420(例如，输入端220，图2)与管芯480 的RF信号输出端492(例如，输出端292，图2)之间以级联布置电耦 合在一起。在各种实施例中，硅激励级IC管芯410和GaN末级IC管芯 480可物理耦合到和电耦合到衬底406。举例来说，衬底406可以是印刷 电路板(printed circuit board，PCB)、导电凸缘(例如，引线框或个别 导电组件的一部分)或另一适合的衬底。在各种实施例中，管芯410、 480附接到的凸缘406的表面的至少那些部分是导电的。在一些实施例 中，衬底406的此类导电部分可电耦合到系统接地。另外，衬底406的 此类导电部分还可充当用于在操作期间耗散由管芯410、480产生的热的 散热器。举例来说，导电币550、552或热通孔(未示出)可嵌入于衬底 406中，且管芯410、480可物理耦合到导电币或热通孔。在操作期间， 这些币、通孔或其它导电特征因此可充当到系统接地的连接件和用于管 芯410、480的散热器。
参看图5，硅激励级IC管芯410包括硅衬底510和硅衬底510的顶 表面上方的多个内建层512。多个内建层512可包括例如多个交错的介 电层与图案化导电层。不同图案化导电层的部分通过导电通孔(例如， 通孔532)电耦合。另外，导电穿衬底通孔(TSV)(例如，通孔548) 可提供硅衬底510的顶表面与底表面之间的导电路径。根据实施例，硅 衬底510的底表面上的导电层528充当用于管芯410的接地节点(例如， 对应于接地节点228，图2)。虽然在图5中未示出，但是导电层528可 物理耦合到和电耦合到管芯410附接到的衬底406的接地节点，如上文 所描述。
在硅激励级IC管芯410的以下描述中，将参考包括电容器、电感 器和/或电阻器的各种电路。在各种实施例中电容器424、426、431、436、 453、456、472可以是例如形成于内建层512内的集成金属-绝缘体-金属 (metal-insulator-metal，MIM)电容器，和/或耦合到管芯410的顶表面的 小型片状电容器(离散电容器)。电阻器233、234、254可以是例如集成 电阻器(例如，由多晶硅形成)、或耦合到管芯410的顶表面的小型离散 电阻器。电感器432、435、451、452、455可以是如所示出的集成螺旋 电感器，或可以是由焊线或其它电感组件形成的离散电感器或电感。
参考图4和图5两者，硅激励级IC管芯410包括集成于硅IC管芯 410内的多个电路。在实施例中，管芯410的集成电路包括输入端420 (例如，输入端220，图2)、输出端422(例如，输出端222，图2)、第 一DC阻挡/AC去耦电容器424(例如，电容器224，图2)、第二DC阻挡/AC去耦电容器426(例如，电容器226，图2)、输入阻抗匹配电路 430(例如，电路230，图2)、功率晶体管440(例如，晶体管240，图 2)、级间阻抗匹配电路450(例如，电路250，图2)的集成部分、偏压 电压控制电路460(例如，电路260，图2)、和谐波控制电路470(例如， 电路270，图2)的集成部分。
功率晶体管440是硅激励级IC管芯410的主要放大组件。在实施 例中，功率晶体管440包括具有栅极端444(控制端)、漏极端446(第 一导电端)和源极端(第二导电端，未编号)的FET(例如，LDMOS FET)。 在替代实施例中，功率晶体管440可包括CMOS功率放大器配置(例如， 如同结合图3所描述实施例中)。在图4的实施例中，源极端电耦合到接 地节点(例如，源极端通过一个或多个TSV 548或掺杂沉降区)电耦合 到硅IC管芯410的底表面上的导电层528。
输入端420可以是导电接合垫，所述导电接合垫例如在管芯410的 顶表面处暴露并被配置成用于附接焊线(例如，对应于连接件103、203， 图1、2)。替代地，如先前所提到，管芯410和/或480可以是倒装芯片 管芯，或以其它方式被配置成通过衬底406接收并传送DC偏压和RF 信号，在此状况下输入端420(和端422、471、490、492、494)可由导 电焊盘或其它类型的连接件组成。第一DC阻挡/AC去耦电容器424具 有电耦合到输入端420的第一端和电耦合到输入阻抗匹配电路430的第 二端。在各种实施例中第一DC阻挡/AC去耦电容器424可以是例如形 成于内建层512内的金属-绝缘体-金属(MIM)电容器或耦合到管芯410 的顶表面的微小片状电容器。
输入阻抗匹配电路430电耦合于DC阻挡/AC去耦电容器424的第 二端与功率晶体管440的栅极端444之间。输入阻抗匹配电路430包括 第一DC阻挡/AC去耦电容器424、第二电容器431(例如，电容器231， 图2)、第一电感器432(例如，电感器232，图2)、第一电阻器433(例 如，电阻器233，图2)、以及包括第二电阻器434(例如，电阻器234， 图2)、第二电感器435(例如，电感器235，图2)与第三电容器436(例 如，电容器236，图2)的串联组合的并联电路。第二电容器431包括耦 合到DC阻挡/AC去耦电容器424的第二端的第一端和耦合到管芯410 的底表面上的导电层528(例如，耦合到接地节点228，图2)的第二端。 第一电感器432包括耦合到DC阻挡/AC去耦电容器424(和到电容器 431的第一端)的第二端的第一端和通过第一电阻器433耦合到功率晶 体管440的栅极端444的第二端。并联电路包括电耦合于功率晶体管440 的栅极端444与接地节点(例如，管芯410的底表面上的导电层528) 之间的第二电阻器434、第二电感器435与第三电容器436。在替代实施 例中，第二电阻器434、第二电感器435和第三电容器436的次序可不 同于图4中所描绘的次序。
在实施例中，通过输入阻抗匹配电路430的并联电路将功率晶体管 440的栅极偏压电压Vg1提供给功率晶体管440的栅极端444。更具体 地说，可通过输入端437提供漏极偏压电压，所述输入端电耦合到并联 电路的节点(例如，连接到第三电容器436的节点)。
级间阻抗匹配电路450的集成部分电耦合于功率晶体管440的漏极 端446与输出端422之间。级间阻抗匹配电路450的集成部分包括第一 电感器451(例如，电感器251，图2)、第一并联电路、第二DC阻挡/AC 去耦电容器426和第二并联电路。第一电感器451包括耦合到功率晶体 管440的漏极端446的第二端的第一端和耦合到第二DC阻挡/AC去耦 电容器426的第一端的第二端。第一并联电路包括第二电感器452(例 如，电感器252，图2)与电耦合于第一电感器451的第二端(和第二 DC阻挡/AC去耦电容器426的第一端)与接地节点(例如，管芯410 的底表面上的导电层528)之间的第一电容器453(例如，电容器253， 图2)的串联组合。第二并联电路包括第一电阻器454(例如，电阻器 254，图2)、第三电感器455(例如，电感器255，图2)与电耦合于输 出端422(和第二DC阻挡/AC去耦电容器426的第二端)与接地节点 (例如，管芯410的底表面上的导电层528)之间的第二电容器456(例 如，电容器256，图2)的串联组合。在替代实施例中，电阻器454、电 感器455和电容器456的次序可不同于图4中所描绘的次序。
在实施例中，通过级间阻抗匹配电路450的第一并联电路将功率晶 体管440的漏极偏压电压Vd1提供给功率晶体管444的漏极端446。更 具体地说，可通过输入端457提供漏极偏压电压，所述输入端电耦合到 并联电路的节点(例如，电耦合到第一电容器453)。
如先前所论述，在实施例中，通过级间阻抗匹配电路450的第二并 联电路的一部分提供GaN末级IC管芯480的功率晶体管482的栅极偏 压电压Vg2。更具体地说，在实施例中，集成栅极偏压电压电路460包 括输入端458(例如，输入端258，图2)、电感器455和电阻器454。在 操作期间，可通过输入端458(例如，通过外部电压源，例如源164，图 1)提供DC电压，所述输入端电耦合到并联电路的节点(例如，电耦合 到电容器456)。集成栅极偏压电压电路460接着将接收到的电压转换成 用于GaN晶体管482的DC栅极偏压电压Vg2。
硅激励级IC管芯410还包括谐波控制电路470的集成部分，所述 集成部分在实施例中电耦合到GaN末级IC管芯480的功率晶体管482 的栅极端484。在实施例中，谐波控制电路470的集成部分包括输入端 471(例如，输入端271，图2)和电容器472(例如，电容器272，图2)， 所述电容器电耦合于输入端471与接地节点(例如，管芯410的底表面 上的导电层528)之间。输入端471通过一个或多个焊线478或其它电 连接件(例如，对应于连接件278，图2)电耦合到GaN末级IC管芯 480的端494(例如，端294，图2)。端471和494可以是导电接合垫， 所述导电接合垫例如分别在管芯410、480的顶表面处暴露并被配置成用 于附接焊线(例如，焊线478)。端494电耦合到GaN末级IC管芯480 的功率晶体管482的栅极端484。电连接件478与电容器472的串联组 合一起对应于串联电感器-电容器(inductor-capacitor，LC)谐波终端电 路，所述谐波终端电路提供到接地节点的用于放大器400的中心工作频 率f0的第二谐波2f0下的信号能量的低阻抗路径。
如上文所陈述，硅激励级IC管芯410(例如，硅IC管芯210，图2) 电耦合到GaN末级IC管芯480(例如，GaN IC管芯280，图2)。在实 施例中，硅IC管芯410通过硅IC管芯410的输出端422与GaN IC管 芯480的输入端490之间的焊线阵列474(例如，对应于连接件274，图2)电耦合到GaN IC管芯480。在此类实施例中，硅IC管芯410的输出 端422和GaN IC管芯480的输入端490各自可以是导电接合垫，所述 导电接合垫例如分别暴露于管芯410或480的顶表面处并被配置成用于 附接焊线(例如，焊线474)。如图4中所示出，焊线阵列274包括多个焊线，其中每个焊线具有连接到硅IC管芯410的输出端422的第一端和 连接到GaN IC管芯480的输入端490的第二端。虽然四个焊线示出为 构成阵列474，但是可在其它实施例中使用更多或更少焊线。替代地， 如先前所提到，以焊线阵列474予以实施的电感连接件可替代地以不同 方式配置的类型的DC-耦合式连接件。
如先前所指示，焊线阵列474(或其它电连接件)可具有双重功能。 第一功能是将GaN末级IC管芯480的功率晶体管482的栅极偏压电压Vg2从栅极偏压电压控制电路460传送到功率晶体管482的栅极端484。 第二功能是提供级间阻抗匹配电路450的非集成部分。在实施例中，如 在图5中更明确地示出的焊线阵列474的特征(例如，阵列474中的焊 线高度、长度、形状)被设计成补偿GaN晶体管482的栅极-源极电容 Cgs。虽然在图5中示出特定特征，但是在其它实施例中特征可不同。
仍参考图5，GaN末级IC管芯480包括GaN衬底580和GaN衬底 580的顶表面上方的多个内建层582。多个内建层582可包括例如多个交 错的介电层与图案化导电层。不同图案化导电层的部分通过导电通孔(例 如，通孔592)电耦合。另外，导电TSV(例如，通孔588)可提供GaN 衬底580的顶表面与底表面之间的导电路径。根据实施例，GaN衬底580 的底表面上的导电层596充当用于管芯480的接地节点(例如，对应于 接地节点296，图2)。虽然在图5中未示出，但是导电层596可物理耦 合到和电耦合到管芯480附接到的衬底406的接地节点，如上文所描述。
参考图4和图5两者，GaN末级IC管芯480包括集成于GaN IC管 芯内的多个电路。在实施例中，管芯480的集成电路包括输入端490(例 如，输入端290，图2)、输出端492(例如，输出端292，图2)和功率 晶体管482(例如，晶体管282，图2)。
功率晶体管482是GaN末级IC管芯480的主要放大组件。在实施 例中，功率晶体管482包括FET(例如，具有栅极端484(控制端)、漏 极端486(第一导电端)和源极端488(第二导电端)的高电子迁移率晶 体管(HEMT))。输入端490电耦合到GaN晶体管482的栅极端484。GaN晶体管482的漏极端486耦合到输出端492，且GaN晶体管482的 源极端488电耦合到接地节点(例如，源极端通过一个或多个TSV 588 或掺杂沉降区电耦合到GaN IC管芯410的底表面上导电层596)。输入 端492可以是导电接合垫，所述导电接合垫例如在管芯480的顶表面处 暴露并被配置成用于附接焊线或其它电连接件(例如，对应于连接件 279，图2)。
接下来参看图6，示出根据示例实施例的RF放大器装置600的例 子的俯视图，其包括封装于大功率半导体装置封装中的两级放大器。更 具体地说，装置600包括容纳于大功率半导体装置封装中的两个并联放 大路径。出于简洁的目的，在下文不详细论述图6的具有图1到5的实 施例中的类似对应物的许多组件和电路。上文结合图1到5所论述的对 应组件的细节意图还适用于下文结合图6所论述的对应组件。同样，放 大器600的各种组件与图1到5中所描绘的组件一致。更具体地说，图 6与图1到5之间的对应组件具有相同的最后两个数字(例如，组件220 与620是对应组件，且组件406与606是对应组件)。
根据示例实施例每个放大路径包括硅激励级IC管芯610(例如，硅 激励级IC管芯110、210、310、410)、GaN末级IC管芯680(例如， GaN末级IC管芯180、280、380、480)、和物理上连接到衬底606的顶 表面的输出“集成无源装置”(Integrated Passive Device，IPD)698。另 外，放大路径中的每一个电耦合于输入引线602与输出引线604之间(例 如，分别对应于输入102、202、302与输出104、204、304)。偏压引线 637、657、658可耦合到外部偏压电路(例如，外部偏压电压源164)以 接收栅极和漏极偏压电压并将偏压电压传送到装置600内部的电路。
根据实施例，装置600可并入于空气腔封装中，其中管芯610、680 和IPD 698定位于封闭的空气腔内。基本上，气腔受到衬底606、附接 到衬底606的顶表面的隔离结构608、和上伏于隔离结构608和引线602、 604、637、657、658并与其接触的顶盖(未示出)限界。输入引线602、 输出引线604和偏压引线637、657、658在中心开口的相对侧上安装于 隔离结构606的顶表面上。在其它实施例中，装置可并入到包覆模制封 装(即，其中有源装置内的电气组件通过非导电模制化合物封装且其中 引线602、604、637、657、658的部分还可以由模制化合物包围的封装) 中。
无论如何，衬底606具有顶表面和底表面(在图6中仅顶表面可见)、 和对应于装置600的周边的大体上矩形的周边。在实施例中，衬底606 包括凸缘，所述凸缘是由固体导电材料形成的刚性导电衬底并具有足以 装置600的电气组件和元件提供结构支撑的厚度。另外，凸缘可充当用 于放大器管芯610、680和安装于凸缘上的其它装置的散热器。替代地，衬底606可在其顶表面下方具有一层或多层非导电材料。无论如何，衬 底606具有导电顶表面。
以下描述将更详细地描述放大路径中的第一个。应理解，第二放大 路径可与第一放大路径相同或大体类似。但是，在其它实施例中，第二 放大路径可以与第一放大路径不同的方式配置。另外，在其它实施例中， 多于两个放大路径可一起容纳于大功率半导体装置封装中。
第一放大器路径包括硅激励级IC管芯610、GaN末级IC管芯680 和IPD 698，前述各项在RF信号输入引线602(例如，输入102、202、 302)与RF信号输出引线604(例如，输出102、202、302)之间以级 联布置电耦合在一起。
硅激励级IC管芯610包括多个集成电路。在实施例中，管芯610 的集成电路包括输入端620(例如，输入端120、220、320、420)、输出 端622(例如，输出端122、222、322、422)、输入阻抗匹配电路630(例 如，电路130、230、330、430)、硅功率晶体管640(例如，晶体管140、240、340到344、440)、级间阻抗匹配电路650(例如，电路150、250、 350、450)的集成部分、偏压电压控制电路660(例如，电路160、260、 360、460)、和谐波控制电路670(例如，电路170、270、370、470)的 集成部分。硅激励级IC管芯610内的各种电路和组件可如先前结合图1 到5所描述而配置并电耦合在一起。在图6中所示出的实施例中，在两 个并联区段中实施硅功率晶体管640。在其它实施例中，硅功率晶体管 640可实施于单个区段中或多于两个区段中。
RF信号输入引线602通过一个或多个焊线或其它电连接件(例如， 对应于连接件103、203、303、403)电耦合到硅激励级IC管芯610的 输入端620。偏压引线637、657、658(例如，通过端158、237、257、 258、337、357、358或437、457、458)分别电耦合到连接到硅晶体管栅极的对应偏压电压控制电路、连接到硅晶体管漏极的偏压电压控制电 路和用于GaN晶体管的偏压电压控制电路660。
GaN末级IC管芯680包括多个集成电路。在实施例中，管芯680 的集成电路包括输入端690(例如，输入端190、290、390、490)、输出 端692(例如，输出端192、292、392、492)和GaN功率晶体管682(例 如，晶体管182、282、382、482)。GaN末级IC管芯680内的各种电路 和组件可如先前结合图1到5所描述而配置并电耦合在一起。
硅激励级IC管芯610的输出端622通过焊线阵列674(例如，对应 于连接件174、274、374、474)电耦合到GaN末级IC管芯680的输入 端690。输入端690电耦合到GaN功率晶体管682的栅极。GaN功率晶 体管682的栅极还通过连接件678(例如，对应于连接件178、278、378、 478)电耦合到硅激励级IC管芯610中的谐波控制电路670的集成部分。
GaN末级IC管芯680的输出端692通过焊线阵列679(例如，对 应于连接件179、279)电耦合到输出引线604。根据实施例，焊线阵列 679可形成输出阻抗匹配电路的串联电路，所述输出阻抗匹配电路还可 包括并联电路。举例来说，输出匹配电路的并联电路可包括实施于IPD 698中的一个或多个无源组件(例如，电容器、电感器和电阻器)。更具 体地说，并联电路可包括具有电耦合到GaN末级IC管芯680的输出端 692的第一端和电耦合到接地节点的第二端的并联电容器。
根据实施例，IPD 698可包括集成于硅管芯中和/或连接到硅管芯的 顶表面的多个无源组件。举例来说，IPD 698可包括一个或多个电容器 (例如，MIM电容器、离散片状电容器等等)、一个或多个电感器(例如， 集成螺旋电感器、集成导电迹线、焊线阵列、离散电感器等等)和/或一 个或多个电阻器电阻器集成多晶硅电阻器、集成导电迹线、离散电阻器等等)，前述各项以形成输出阻抗匹配电路的一个或多个部分。在各种实 施例中，输出阻抗匹配电路可包括低通电路、高通电路、带通电路或其 组合。在其它实施例中，IPD 698可实施于利用不同半导体衬底(例如， 砷化镓(GaAs)、衬底、GaN衬底或另一类型的衬底)的管芯中，或IPD 698可实施为离散陶瓷组合件(例如，低温共烧陶瓷(Low Temperature Co-firedCeramic，LTCC)结构)。
输出端692与IPD 698之间的焊线699可充当输出匹配电路的并联 电感组件。IPD698内的以各种方式连接的电容器、电感器和/或电阻器 电耦合到焊线699，并可充当输出阻抗匹配电路的并联电路中的另外的 并联组件。在替代实施例中，可从装置600排除输出匹配电路的并联电 路(和因此IPD 698和焊线699)。
除了上文关于先前论述的装置(例如，装置100、200、300、400， 图1到4)所论述的潜在优点以外，图6的装置600可相较于常规装置 具有另外的优点。举例来说，利用IPD 698可实现装置600的增大的输 出阻抗，因此减小需要在装置600耦合到的PCB上实施的输出阻抗匹配 的量与匹配负载阻抗(例如，50欧姆)。
接下来参看图7，示出根据示例实施例的RF放大器装置700的例 子的俯视图，其包括封装于四方扁平无引线(quad flat no-leads，QFN) 半导体装置封装中的两级放大器。更具体地说，装置700包括容纳于QFN 半导体装置封装中的两个并联放大路径。出于简洁的目的，在下文不详 细论述图7的具有图1到5的实施例中的类似对应物的许多组件和电路。上文结合图1到5所论述的对应组件的细节意图还适用于下文结合图7 所论述的对应组件。同样，放大器700的各种组件与图1到5中所描绘 的组件一致。更具体地说，图7与图1到5之间的对应组件具有相同的 最后两个数字(例如，组件220与720是对应组件，且组件406与706 是对应组件)。
QFN封装包括通过非导电囊封708物理上耦合在一起的导电衬底 706与多个周边焊盘(例如，焊盘702、704、737、757、758)。根据示 例实施例，每个放大路径包括物理上连接到衬底706的顶表面的硅激励 级IC管芯710(例如，硅激励级IC管芯110、210、310、410)和GaN 末级IC管芯780(例如，GaN末级IC管芯180、280、380、480)。另 外，放大路径中的每一个电耦合于输入焊盘702与输出焊盘704(例如， 分别对应于输入102、202、302与输出104、204、304)之间。偏压焊 盘737、757、758可耦合到外部偏压电路(例如，外部偏压电压源164)以接收栅极和漏极偏压电压并将偏压电压传送到装置700内部的电路。
在实施例中，衬底706包括凸缘，所述凸缘是由固体导电材料形成 的刚性导电衬底并具有足以装置700的电气组件和元件提供结构支撑的 厚度。另外，凸缘可充当用于放大器管芯710、780和安装于凸缘上的其 它装置的散热器。
以下描述将更详细地描述放大路径中的第一个。应理解，第二放大 路径可与第一放大路径相同或大体类似。但是，在其它实施例中，第二 放大路径可以与第一放大路径不同的方式配置。另外，在其它实施例中， 多于两个放大路径可一起容纳于QFN半导体装置封装中。
第一放大器路径包括硅激励级IC管芯710和GaN末级IC管芯780， 前述各项在RF信号输入焊盘702(例如，输入102、202、302)与RF 信号输出焊盘704(例如，输出102、202、302)之间以级联布置电耦合 在一起。
硅激励级IC管芯710包括多个集成电路。在实施例中，管芯710 的集成电路包括输入端720(例如，输入端120、220、320、420)、输出 端722(例如，输出端122、222、322、422)、输入阻抗匹配电路730(例 如，电路130、230、330、430)、硅功率晶体管740(例如，晶体管140、240、340到344、440)、级间阻抗匹配电路750(例如，电路150、250、 350、450)的集成部分、偏压电压控制电路760(例如，电路160、260、 360、460)、和谐波控制电路770(例如，电路170、270、370、470)的 集成部分。硅激励级IC管芯710内的各种电路和组件可如先前结合图1 到5所描述而配置并电耦合在一起。
RF信号输入焊盘702通过一个或多个焊线或其它电连接件(例如， 对应于连接件103、203、303、403)电耦合到硅激励级IC管芯710的 输入端720。偏压焊盘737、757、758(例如，通过端158、237、257、 258、337、357、358或437、457、458)分别电耦合到连接到硅晶体管栅极的对应偏压电压控制电路、连接到硅晶体管漏极的偏压电压控制电 路和用于GaN晶体管的偏压电压控制电路760。
GaN末级IC管芯780包括多个集成电路。在实施例中，管芯780 的集成电路包括输入端790(例如，输入端190、290、390、490)、输出 端792(例如，输出端192、292、392、492)和GaN功率晶体管782(例 如，晶体管182、282、382、482)。GaN末级IC管芯780内的各种电路 和组件可如先前结合图1到5所描述而配置并电耦合在一起。
硅激励级IC管芯710的输出端722通过焊线阵列774或其它类型 的电连接件(例如，对应于连接件174、274、374、474)电耦合到GaN 末级IC管芯780的输入端790。输入端790电耦合到GaN功率晶体管 782的栅极。GaN功率晶体管782的栅极还通过一个或多个焊线778或 其它类型的电连接件(例如，对应于连接件178、278、378、478)电耦 合到硅激励级IC管芯710中的谐波控制电路770的集成部分。
硅激励级IC管芯780的输出端792通过焊线阵列779或其它类型 的电连接件(例如，对应于连接件179、279)电耦合到输出焊盘704。 根据实施例，另外的偏压焊盘705可通过另外的焊线阵列707或其它类 型的电连接件电耦合到GaN末级IC管芯780的输出端792。漏极偏压 电压可由连接到偏压焊盘705的外部偏压电压源提供给GaN晶体管782 的漏极端。
接下来参看图8，示出根据示例实施例的RF放大器装置800的例 子的俯视图，其包括封装于无引线印刷电路板(printed circuit board， PCB)模块中的两级放大器。更具体地说，装置800包括容纳于PCB模 块中的两个并联放大路径。出于简洁的目的，在下文不详细论述图8的 具有图1到5的实施例中的类似对应物的许多组件和电路。上文结合图 1到5所论述的对应组件的细节意图还适用于下文结合图8所论述的对 应组件。同样，放大器800的各种组件与图1到5中所描绘的组件一致。 更具体地说，图8与图1到5之间的对应组件具有相同的最后两个数字 (例如，组件220与820是对应组件，且组件406与806是对应组件)。
PCB模块包括多层PCB 806，所述多层PCB包括至少一个介电层 (例如，由FR-4、陶瓷或其它PCB介电材料形成)和两个或更多个导电 层。在实施例中，PCB 806的顶表面上的导电层是图案化导电层。由顶 部图案化导电层的部分形成的各种导电特征(例如，导电衬垫和迹线) 可充当用于管芯810、880和其它离散组件的附接点，并还可提供管芯 810、880与其它离散组件之间的电气连接性。另一导电层可充当接地参 考平面。在一些实施例中，一个或多个另外的图案化导电层可提供810、 880、离散组件与接地参考平面之间的导电连接件。
根据示例实施例，每个放大路径包括物理上连接到PCB 806的顶表 面的硅激励级IC管芯810(例如，硅激励级IC管芯110、210、310、410) 和GaN末级IC管芯880(例如，GaN末级IC管芯180、280、380、480)。 另外，放大路径中的每一个电耦合于输入端802与输出端804(例如， 分别对应于输入102、202、302与输出104、204、304)之间。偏压端 805、837、857、858可耦合到外部偏压电路(例如，外部偏压电压源164) 以接收栅极和漏极偏压电压并将偏压电压传送到装置800的电路。在装 置800是表面安装式装置的实施例中，端802、804、805、837、857、 858可包括PCB806的顶表面上的导电特征、PCB 806的底表面上的导 电特征、和延伸穿过顶部与底部导电特征之间的PCB 806的导电通孔(如 以虚线圆指示)。
以下描述将更详细地描述放大路径中的第一个。应理解，第二放大 路径可与第一放大路径相同或大体类似。但是，在其它实施例中，第二 放大路径可以与第一放大路径不同的方式配置。另外，在其它实施例中， 多于两个放大路径可一起容纳于PCB模块中。
第一放大器路径包括硅激励级IC管芯810和GaN末级IC管芯880， 前述各项在RF信号输入端802(例如，输入102、202、302)与RF信 号输出端804(例如，输出102、202、302)之间以级联布置电耦合在一 起。
硅激励级IC管芯810包括多个集成电路。在实施例中，管芯810 的集成电路包括输入端820(例如，输入端120、220、320、420)、输出 端822(例如，输出端122、222、322、422)、输入阻抗匹配电路830(例 如，电路130、230、330、430)、硅功率晶体管840(例如，晶体管140、240、340到344、440)、级间阻抗匹配电路850(例如，电路150、250、 350、450)的集成部分、偏压电压控制电路860(例如，电路160、260、 360、460)、和谐波控制电路870(例如，电路170、270、370、470)的 集成部分。硅激励级IC管芯810内的各种电路和组件可如先前结合图1 到5所描述而配置并电耦合在一起。
RF信号输入端802通过导电迹线和一个或多个焊线或其它类型的 电连接件(例如，对应于连接件103、203、303、403)电耦合到硅激励 级IC管芯810的输入端820。偏压端805、837、857、858通过另外的 导电迹线、焊线和端(例如，端158、237、257、258或337、357、358 或437、457、458)分别电耦合到连接到硅晶体管栅极的对应偏压电压 控制电路、连接到硅晶体管漏极的偏压电压控制电路和用于GaN晶体管 的偏压电压控制电路860。在一些实施例中，另外的偏压电压控制电路 可实施于偏压端805、837、857、858与管芯810、880之间的PCB 806 上，如以偏压端805、837、857、858与管芯810、880之间的PCB安装 式离散组件(例如，离散电容器、电感器和/或电阻器)(例如，离散组 件808)指示。
GaN末级IC管芯880包括多个集成电路。在实施例中，管芯880 的集成电路包括输入端890(例如，输入端190、290、390、490)、输出 端892(例如，输出端192、292、392、492)和GaN功率晶体管882(例 如，晶体管182、282、382、482)。GaN末级IC管芯880内的各种电路 和组件可如先前结合图1到5所描述而配置并电耦合在一起。
硅激励级IC管芯810的输出端822通过焊线阵列874或另一类型 的电连接件(例如，对应于连接件174、274、374、474)电耦合到GaN 末级IC管芯880的输入端890。输入端890电耦合到GaN功率晶体管 882的栅极。GaN功率晶体管882的栅极还通过一个或多个焊线878或 其它类型的电连接件(例如，对应于连接件178、278、378、478)电耦 合到硅激励级IC管芯810中的谐波控制电路870的集成部分。硅激励级 IC管芯880的输出端892通过焊线阵列879或另一类型的电连接件(例 如，对应于连接件179、279)和另外的迹线电耦合到输出垫804。
图6到8中所描绘的装置600、700、800各自包括独立地放大RF 输入信号以产生单独的经放大RF输出信号的两个并联放大路径。其它 实施例可包括多于两个放大路径(例如，三个、四个或某一其它数目个 路径)。在一些实施例中，多个放大路径可作为多路径放大器系统的部分 电耦合在一起。举例来说，结合图1到5所描述的装置实施例可实施于 多尔蒂功率放大器中。二通多尔蒂功率放大器包括被配置成接收RF信 号的RF输入、被配置成将输入RF信号划分成第一和第二输入RF信号 的信号分离器、被配置成放大第一RF信号的主放大路径、被配置成放 大第二输入RF信号的峰值放大路径、被配置成组合来自主和峰化放大 路径的经放大输出信号的信号组合器、和被配置成输出经组合并放大的 RF输出信号的RF输出。另外，二通多尔蒂功率放大器包括实现多尔蒂 功率放大器的正确操作的各种相位时延和阻抗变换元件。一些多尔蒂功 率放大器配置可包括多于一个峰值放大器路径，且此类多尔蒂功率放大 器被称作N通多尔蒂功率放大器，其中峰值放大器路径的数目等于N-1。
在各种实施例中，具有硅激励级IC管芯和GaN末级IC管芯的两 级放大器并入到多尔蒂功率放大器模块的一个或多个放大路径中。举例 来说，此两级放大器可并入到主放大路径、峰值放大路径、多个峰化放 大路径、或主放大路径与峰化放大路径的任何组合中。在图9中示出各 自具有硅激励级IC管芯和GaN末级IC管芯的两级放大器并入到主放大 路径和峰值放大路径中的示例实施例。所属领域的技术人员将基于本文 中的描述而理解，其它实施例可包括具有主放大器路径和多个峰值放大 器路径中的硅激励级IC管芯和GaN末级IC管芯的两级放大器。
更具体地说，图9是根据示例实施例的包括具有主放大路径和峰值 放大路径的多尔蒂功率放大器的RF放大器装置900的例子的俯视图， 其中主放大路径包括硅激励级IC管芯910和GaN末级IC管芯980，且 峰值放大路径还包括硅激励级IC管芯911和GaN末级IC管芯981。RF 放大器装置900将替代地在下文被称作“多尔蒂功率放大器模块”。出于 简洁的目的，在下文不详细论述图9的具有图1到5的实施例中的类似 对应物的许多组件和电路。上文结合图1到5所论述的对应组件的细节 意图还适用于下文结合图9所论述的对应组件。同样，放大器900的各 种组件与图1到5中所描绘的组件一致。更具体地说，图9与图1到5 之间的对应组件具有相同的最后两个数字(例如，组件220与920是对 应组件，且组件406与906是对应组件)。
多尔蒂功率放大器模块900包括呈多层PCB 906形式的衬底，所述 多层PCB包括至少一个介电层(例如，由FR-4、陶瓷或其它PCB介电 材料形成)和两个或更多个导电层。在实施例中，PCB 906的顶表面上 的导电层是图案化导电层。由顶部图案化导电层的部分形成的各种导电 特征(例如，导电衬垫和迹线)可充当用于管芯910、911、980、981 和其它离散组件的附接点，并还可提供管芯910、911、980、981与其它 离散组件之间的电气连接性。另一导电层可充当接地参考平面。在一些 实施例中，一个或多个另外的图案化导电层可提供910、911、980、981、 离散组件与接地参考平面之间的导电连接件。根据实施例，利用底导电层以提供外部可访问的导电着陆垫，其中一些示例着陆垫901、909、958、 959的位置在图9中以虚线框指示这些着陆垫(等等，未示出)使得能 够将多尔蒂功率放大器模块900表面安装到提供到RF系统的其它部分 的电气连接性的单独衬底(未示出)上。虽然模块900被描绘为焊盘网 格阵列(1and grid array，LGA)模块，但是模块900可替代性地被封装 为引脚网格阵列模块、QFN模块或另一类型的封装。
多尔蒂功率放大器模块900另外包括RF信号输入端、功率分离器 902、包括级联耦合的硅激励级IC管芯910与GaN末级IC管芯980的 两级主放大器、包括级联耦合的硅激励级IC管芯911与GaN末级IC管 芯981的两级峰值放大器、各种相移和阻抗匹配元件、以及组合器。在 PCB 906的底表面处暴露的导电着陆垫901充当用于模块900的RF信 号输入端。通过一个或多个导电结构(例如，通孔、迹线和/或焊线)， 着陆垫901电耦合到功率分离器902的输入。
耦合到PCB 906的安装表面的功率分离器902可包括一个或多个离 散管芯和/或组件，虽然其在图9中表示为单个元件。功率分离器902包 括输入端和两个输出端。输入端通过一个或多个导电结构(例如，通孔、 迹线和/或焊线)电耦合到着陆垫901以接收输入RF信号。功率分离器 902的输出端通过一个或多个导电结构(例如，通孔、迹线和/或焊线) 分别电耦合到主放大器的输入920和峰值放大器的输入921。
功率分离器902被配置成将通过着陆垫901接收到的输入RF信号 的功率分离成第一和第二RF信号，在功率分离器902的输出端处产生 所述RF信号。另外，功率分离器902可包括被配置成赋予在输出端处 提供的RF信号之间的约90度相位差的一个或多个相移元件。功率分离 器902的输出处产生的第一RF信号与第二RF信号可具有相等或不相等 的功率。
功率分离器的第一输出电耦合到主放大器路径(即，到主放大器)， 且功率分离器的第二输出电耦合到峰值放大器路径(即，到峰值放大器)。 在所示出实施例中，在第二功率分离器输出处产生的RF信号离在第一 功率分离器输出处产生的RF信号延迟约90度。换句话说，被提供给峰 值放大器路径的RF信号离被提供给主放大器路径的RF信号延迟约90度。
通过主放大器路径放大由功率分离器902产生的第一RF信号，所 述主放大器路径包括硅激励级IC管芯910、GaN末级IC管芯980和相 移元件903。通过峰值放大器路径放大由功率分离器902产生的第二RF 信号，所述峰值放大器路径包括硅激励级IC管芯911、GaN末级IC管 芯981。
硅激励级IC管芯910与主放大器路径的GaN末级IC管芯980在 硅激励级IC管芯910的输入端920(对应于主放大器输入)与GaN末 级IC管芯980的输出端992(对应于主放大器输出)之间以级联布置电 耦合在一起。硅激励级IC管芯910包括多个集成电路。在实施例中，管 芯910的集成电路包括输入端920(例如，输入端120、220、902、420)、 输出端922(例如，输出端122、222、322、422)、输入阻抗匹配电路 930(例如，电路130、230、330、430)、硅功率晶体管940(例如，晶 体管140、240、340-344、440)、级间阻抗匹配电路950的集成部分(例如，电路150、250、350、450)、偏压电压控制电路960(例如，电路 160、260、360、460)和谐波控制电路970的集成部分(例如，电路170、 270、370、470)。硅激励级IC管芯910内的各种电路和组件可如先前结 合图1到5所描述而配置并电耦合在一起。
功率分配器902的第一输出通过各种导电迹线、电路和焊线或其它 类型的电连接件(例如，对应于连接件203、303、403)电耦合到硅激 励级IC管芯910的输入端920。偏压焊盘958通过另外的导电结构、焊 线(或其它类型的电连接件)和端(例如，端158、258、358或458) 电耦合到GaN晶体管982的对应偏压电压控制电路960。虽然在图9中 未示出，但是另外的偏压焊盘可电耦合到用于硅晶体管栅极和漏极的偏 压电压控制电路。
GaN末级IC管芯980包括多个集成电路。在实施例中，管芯980 的集成电路包括输入端990(例如，输入端190、290、390、490)、输出 端992(例如，输出端192、292、392、492)和GaN功率晶体管982(例 如，晶体管182、282、382、482)。GaN末级IC管芯980内的各种电路 和组件可如先前结合图1到5所描述而配置并电耦合在一起。
硅激励级IC管芯910的输出端922通过焊线阵列974或另一类型 的电连接件(例如，对应于连接件174、274、374、474)电耦合到GaN 末级IC管芯980的输入端990。输入端990电耦合到GaN功率晶体管 982的栅极。GaN功率晶体管982的栅极还通过一个或多个焊线978或 其它类型的电连接件(例如，对应于连接件178、278、378、478)电耦 合到硅激励级IC管芯910中的谐波控制电路970的集成部分。
在GaN末级IC管芯980的输出端992处产生经放大第一RF信号。 根据实施例，输出端992(例如，通过焊线979或另一类型的电连接件) 电耦合到相移元件903。根据实施例，相移元件903具有接近于GaN末 级IC管芯980的输出端992的第一端和接近于GaN末级IC管芯981 的输出端993的第二端。举例来说，相移元件903可以在其第一端与第 二端之间延伸的lambda/4(λ/4)传输线(例如，具有90度电气长度的 微带传输线)予以实施。相移元件903可在信号从相移元件的第一端行 进到其第二端时向经放大第一RF信号赋予约90度的相对相移。
如上文提到，通过峰值放大器路径放大由功率分离器902产生的第 二RF信号，所述峰值放大器路径包括硅激励级IC管芯911、GaN末级 IC管芯981。硅激励级IC管芯911与峰值放大器路径的GaN末级IC管 芯981在硅激励级IC管芯911的输入端921(对应于峰值放大器输入) 与GaN末级IC管芯981的输出端993(对应于峰值放大器输出)之间 以级联布置电耦合在一起。硅激励级IC管芯911包括多个集成电路。在 实施例中，管芯911的集成电路包括输入端921(例如，输入端120、220、 902、420)、输出端923(例如，输出端122、222、322、422)、输入阻 抗匹配电路931(例如，电路130、230、330、430)、硅功率晶体管941 (例如，晶体管140、240、340-344、440)、级间阻抗匹配电路951的集 成部分(例如，电路150、250、350、450)、偏压电压控制电路961(例 如，电路160、260、360、460)和谐波控制电路971的集成部分(例如， 电路170、270、370、470)。硅激励级IC管芯911内的各种电路和组件 可如先前结合图1到5所描述而配置并电耦合在一起。
功率分配器902的第二输出通过各种导电迹线、电路和焊线或其它 类型的电连接件(例如，对应于连接件203、303、403)电耦合到硅激 励级IC管芯911的输入端921。偏压焊盘959通过另外的导电结构、焊 线(或其它类型的电连接件)和端(例如，端158、258、358或458) 电耦合到GaN晶体管983的对应偏压电压控制电路961。虽然在图9中 未示出，但是另外的偏压焊盘可电耦合到用于硅晶体管栅极和漏极的偏 压电压控制电路。
GaN末级IC管芯981包括多个集成电路。在实施例中，管芯981 的集成电路包括输入端991(例如，输入端190、290、390、490)、输出 端993(例如，输出端192、292、392、492)和GaN功率晶体管983(例 如，晶体管182、282、382、482)。GaN末级IC管芯981内的各种电路 和组件可如先前结合图1到5所描述而配置并电耦合在一起。
硅激励级IC管芯911的输出端923通过焊线阵列975或另一类型 的电连接件(例如，对应于连接件174、274、374、474)电耦合到GaN 末级IC管芯981的输入端991。输入端991电耦合到GaN功率晶体管 983的栅极。GaN功率晶体管983的栅极还通过一个或多个焊线977或 其它类型的电连接件(例如，对应于连接件178、278、378、478)电耦 合到硅激励级IC管芯911中的谐波控制电路971的集成部分。
穿过级联耦合的峰值放大器管芯911、981的信号路径处于从RF输 入端921延伸到RF输出端993的方向上，所述方向由箭头913指示。 相反地，穿过级联耦合的主放大器管芯910、980的信号路径处于从硅激 励级IC管芯输入端920延伸到GaN末级IC管芯输出端992的方向上， 所述方向由箭头911指示。如图9中可见，穿过级联耦合的峰值放大器 管芯911、981的信号路径与穿过级联耦合的主放大器管芯910、980的 信号路径在显著不同的方向上延伸，并且更具体地说所述信号路径在图 9的实施例中正交。换句话说，穿过管芯911、981的RF信号路径与穿 过管芯910、980的RF信号路径正交。即使管芯910、911、980、981 可相对紧密地定位在一起，但其正交定向可显著地减少通过主和峰值放 大器路径承载并由其放大的信号之间的耦合。
在任何情况下，在RF输出端993处通过GaN末级IC管芯981产 生经放大第二RF信号。根据一实施例，RF输出端993(例如，通过焊 线904或另一类型的电连接件)电耦合到相移元件903的第二端。因此， 由GaN末级IC管芯980产生的经放大第一RF信号传送到RF输出端 993，且输出端993充当用于经放大第一和第二RF信号的求和节点905。 当第一与第二RF信号上单独地赋予的各种相移基本上相等时，经放大 第一与第二RF信号在求和节点905处基本上同相地组合。
RF输出端993(和因此求和节点905)(例如，通过焊线907或另 一类型的电连接件)电耦合到输出网络908，所述输出网络用来向主值 放大器管芯980和峰值放大器管芯981中的每一个呈现恰当的负载阻抗。 另外，输出网络908可包括去耦电容器，如所示出。虽然在图9中未示 出细节，但是输出网络908可包括各种导电迹线、另外的离散组件和/ 或集成组件(例如，电容器、电感器和/或电阻器)以提供期望的阻抗匹 配。输出网络908通过PCB 906电耦合到在PCB 906的底表面处暴露的 导电着陆垫909。着陆垫909充当用于多尔蒂功率放大器模块900的RF 输出节点。
多级放大器的实施例包括第一管芯、第二管芯和所述管芯之间的连 接件。第一管芯包括III-V半导体衬底、第一RF信号输入端、第一RF 信号输出端和第一晶体管。第一晶体管具有电耦合到第一RF信号输入 端的控制端和电耦合到第一RF信号输出端的载流端。第二管芯包括第 二类型的半导体衬底、第二RF信号输入端、第二RF信号输出端、第一 次级电路、和第二RF信号输入端与第二RF信号输出端之间的放大路径。 放大路径包括具有控制端和载流端的第二晶体管。第二晶体管的控制端 电耦合到第二RF信号输入端，且第二晶体管的载流端电耦合到第二RF 信号输出端。第一次级电路电耦合到第一晶体管的控制端，且第一次级 电路是选自末级偏压电路和末级谐波控制电路。连接件电耦合于第二RF 信号输出端与第一RF信号输入端之间。
先前详细描述本质上仅仅是说明性的，且并不打算限制主题的实施 例或此类实施例的应用和使用。举例来说，虽然在各种实施例中，以上 描述论述GaN末级IC管芯的使用，但是在其它实施例中，其它类型的 III-V晶体管(例如，GaAs晶体管、InP晶体管等等)可用作末级IC管 芯。
如本文所使用，词语“示例性”意味着“充当例子、实例或说明”。 本文中描述为“示例性”的任何实施方案未必应解释为比其它实施方案 优选或有利。此外，不希望受到先前技术领域、背景技术或详细描述中 呈现的任何所表达或暗示的理论的限定。
本文中包含的各图中示出的连接线既定表示各种元件之间的示例 性功能关系和/或物理连接。应注意，主题的实施例中可以存在许多替代 或另外的的功能关系或物理连接。此外，本文中还可仅出于参考的目的 使用某些术语，且因此所述术语并不意图为限制性的，并且除非上下文 清楚地指示，否则指结构的术语“第一”、“第二”和其它此类数值术语 并不暗示顺序或次序。
如本文所使用，“节点”意味着任何内部或外部参考点、连接点、 接合点、信号线、导电元件等等，在“节点”处存在给定信号、逻辑电 平、电压、数据模式、电流或量。此外，两个或多于两个节点可以通过 一个物理元件实现(并且尽管在公共节点处接收或输出，但是仍然可以 对两个或更多个信号进行多路复用、调制或者区分)。
以上描述指元件或节点或特征“连接”或“耦合”在一起。如本文 所使用，除非以其它方式明确地陈述，否则“连接”意味着一个元件直 接接合到另一元件(或直接与另一元件连通)，且不一定以机械方式接合。 同样，除非以其它方式明确地陈述，否则“耦合”意味着一个元件直接 或间接接合到另一元件(或直接或间接以电气方式或另外方式与另一元 件通信)，且不必以机械方式接合。因此，虽然图中示出的示意图描绘元 件的一个示例性布置，但是另外的介入元件、装置、特征或组件可存在 于所描绘主题的实施例中。
虽然前述详细描述中已呈现至少一个示例性实施例，但是应了解， 存在大量变化。还应了解，本文中所描述的示例性实施例并不意图以任 何方式限制所要求主题的范围、适用性或配置。实际上，以上详细描述 将向本领域的技术人员提供用于实施所描述的一个或多个实施例的方便 的指南。应理解，可在不脱离由权利要求书限定的范围的情况下对元件 的功能和布置作出各种改变，所述范围包括于提交本专利申请案时的已 知等效物和可预见的等效物。

Claims (10)

1.一种多级放大器(100、200、300、400、600、700、800、900)，其特征在于，包括：
第一管芯(110、210、310、410、610、710、810、910、911)，其包括第一类型的半导体衬底(510)、第一射频RF信号输入端(120、220、320、420、620、720、820、920、921)、第一RF信号输出端(122、222、322、422、622、722、822、922、923)和所述第一RF信号输入端与所述第一RF信号输出端之间的第一放大路径，其中所述第一放大路径包括第一晶体管(140、240、340、440、640、740、840、940、941)和级间阻抗匹配电路(150、250、350、450、650、750、850、950、951)的集成部分，其中所述第一晶体管具有控制端(144、244、345、444)和载流端(146、246、346、446)，所述第一晶体管的所述控制端电耦合到所述第一RF信号输入端，且所述级间阻抗匹配电路的所述集成部分电耦合于所述第一晶体管的所述载流端与所述第一RF信号输出端之间；
第二管芯(180、280、380、480、680、780、880、980、981)，其包括III-V半导体衬底(580)、第二RF信号输入端(190、290、390、490、690、790、890、990、991)、第二RF信号输出端(192、292、392、492、692、792、892、992、993)和第二晶体管(182、282、382、482、682、782、882、982、983)，其中所述第二晶体管具有电耦合到所述第二RF信号输入端的控制端(184、284、484)、和电耦合到所述第二RF信号输出端的载流端(186、286、486)；以及
第一连接件(174、274、374、474、674、774、874、974、975)，其电耦合于所述第一RF信号输出端与所述第二RF信号输入端之间。
2.根据权利要求1所述的放大器，其特征在于，所述第一连接件是所述级间阻抗匹配电路的非集成部分。
3.根据权利要求1所述的放大器，其特征在于，所述第一类型的半导体衬底是选自硅衬底和绝缘体上硅衬底。
4.根据权利要求1所述的放大器，其特征在于，所述级间阻抗匹配电路的特征在于至少部分地补偿所述第一和第二晶体管的负增益斜率以产生平坦RF增益响应的正损失斜率。
5.根据权利要求1所述的放大器，其特征在于，所述第一管芯进一步包括电耦合于所述第一RF信号输入端与所述第一晶体管的所述控制端之间的集成输入阻抗匹配电路(130、230、330、430、630、730、830、930、931)。
6.根据权利要求1所述的放大器，其特征在于：
所述第一晶体管是场效应晶体管FET，所述第一FET的所述控制端是栅极端，且所述第一FET的所述载流端是漏极端；且
所述第二晶体管是第二FET，所述第二FET的所述控制端是栅极端，且所述第二FET的所述载流端是漏极端。
7.根据权利要求1所述的放大器，其特征在于，所述第一连接件包括由多个焊线组成的焊线阵列(474、674、774、874、974、975)，其中所述多个焊线中的每个焊线具有连接到所述第一管芯的所述第一RF信号输出端的第一端和连接到III-V管芯的所述第二RF信号输入端的第二端。
8.根据权利要求1所述的放大器，其特征在于，所述级间匹配电路的所述集成部分包括：
串联电路，其电耦合于导电端与接地节点(128、228、328、528)之间，且其中所述串联电路包括串联连接的集成电感器(252、352、452)与集成电容器(253、353、453)。
9.根据权利要求1所述的放大器，其特征在于，进一步包括：
集成无源装置(698)，其包括具有第一端和第二端的并联电容器；以及
第二连接件(699)，其电耦合于所述第二RF输出端与所述并联电容器的所述第一端之间。
10.根据权利要求1所述的放大器，其特征在于，进一步包括：
衬底(606、706)，所述第一和第二管芯耦合到所述衬底，其中所述衬底包括导电凸缘；
第一引线(602、702)，其电耦合到所述第一RF信号输入端；以及
第二引线(604、704)，其通过第二连接件(679、779)电耦合到所述第二RF信号输出端。
CN201811312575.1A 2017-11-06 2018-11-06 采用多种半导体技术实施的多级功率放大器 Pending CN109756199A (zh)

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