JP5189456B2

JP5189456B2 - 多段増幅回路

Info

Publication number: JP5189456B2
Application number: JP2008265884A
Authority: JP
Inventors: 隆仁麻生; 環誉田; 山田　　明
Original assignee: Japan Radio Co Ltd
Current assignee: Japan Radio Co Ltd
Priority date: 2008-10-15
Filing date: 2008-10-15
Publication date: 2013-04-24
Anticipated expiration: 2028-10-15
Also published as: JP2010098402A

Description

本発明は、電界効果トランジスタ（ＦＥＴ）を多段に接続して高周波信号を増幅する基地局用の多段増幅回路に関する。

従来より、無線通信機の高周波増幅回路では、ＦＥＴを用いた高周波増幅器が一般的であり、特に携帯電話や携帯電話用基地局等に多く用いられている。近年、携帯電話の普及に伴い、基地局の出力、回線数及び通信方式（Ｗ−ＣＤＭＡ等）の採用による通信速度の向上が図られ、高周波増幅器の多段化による高出力化が進んでいる。

高周波増幅器の動作点における分類としてＡ級，ＡＢ級，Ｂ級があり、各動作点の設定はアイドル時のドレイン電流を制御するゲート電圧によって行う。例えば、Ａ級動作の場合には、ゲート電圧はアイドル時のドレイン電流をピンチオフ点と飽和点との間の中央になるようにバイアスを設定する。Ｂ級動作の場合には、ピンチオフ点の近くにバイアスを設定し、同様にしてＡＢ級動作の場合には、Ａ級のバイアス点とＢ級のバイアス点との間にバイアスを設定することになる。

しかし、電界効果トランジスタであるＦＥＴは、製造プロセスにおいてピンチオフ電圧のばらつきを有し、このばらつきはドレイン電流のばらつきとなり、結果として高周波特性のばらつきとなる。このため、ドレイン電流を所定の電流値となるようにゲート電圧を調整することが必要となる。

また、ＧａＡｓＦＥＴ，ＭＯＳＦＥＴ，ＧａＮＦＥＴ等のＦＥＴは、ディプリーション型ＦＥＴであるためにドレインには正の電圧、ゲートには負の電圧の電源が必要であり、電源投入時には、ゲート電圧を動作値に設定した後にドレイン電圧を印加する必要がある。このため、電源投入より先にドレイン電圧を印加すると、ＦＥＴに飽和電流が流れるためＦＥＴを劣化させたり、増幅利得が大きくなりすぎて増幅器の後段に接続される回路を破壊する場合がある。同様に、電源遮断時には、投入時とは逆の順序でドレイン電圧をゼロにした後にゲート電圧をゼロにする必要がある。

また、従来の多段ＦＥＴ増幅器のゲートバイアス回路は、各段のＦＥＴにほぼ同時にゲートバイアス電圧を印加していたため、各段ＦＥＴバイアス回路のばらつきによって、入力がオープン状態に見えることがあり、これが原因で不要発振を生じることがあった。

そこで、特許文献１では、多段ＦＥＴ増幅器の各段のＦＥＴのゲートにバイアス電圧を印加する場合、入力に最も近い段のＦＥＴから順次一定遅延時間をおいて各段ＦＥＴを動作状態となるようにバイアス電圧を印加する制御を行う技術が開示されている。

図３には、特許文献１に記載されている多段増幅回路１００を示している。多段増幅回路１００は、３段構成のＧａＡｓＦＥＴ大電力増幅器１５０と、各段ＦＥＴのゲート端子１５１，１５２，１５３におのおの接続されているバイアス電圧調整用の抵抗Ｒ１１〜Ｒ１６と、それぞれ異なる遅延時間で入力信号を出力する遅延回路１０１，１０２，１０３と、ゲートバイアス電圧を制御する開閉スイッチ１０４，１０５，１０６と、を有している。

特許文献１によれば、入力に最も近い１段目のＦＥＴに最初にバイアス電圧を印加し、次に２段目のＦＥＴにバイアス電圧を印加する。従って、２段目のＦＥＴにバイアス電圧が印加される際には既に１段目のＦＥＴは動作状態となっているため、２段目のＦＥＴから１段目のＦＥＴがオープンに見えることはなく、ＦＥＴの不要発振を防止することができる。

特開平９−３６６６９号公報

多段ＦＥＴ増幅器の電源投入時、ドレイン電圧が規定値に到達するまでの間に高周波信号がＦＥＴのゲートに入力されると過大な増幅利得により後段のＦＥＴが破損する場合がある。このような問題を回避するため、リミッタ等で規定値以上の入力信号を制限する方法と、上述した増幅段毎に時間差を持たせてバイアス印加する方法とがある。しかし、前者の方法では、歪の劣化要因につながることになり、後者の方法では構成が複雑になることから、特性への影響、コストアップなどの要因があった。

近年、高周波増幅器の高出力化や高耐圧化に伴い、ＦＥＴの各素子間を絶縁層によって完全に分離できるＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｉｎｇ）技術を利用したＳＯＩ半導体があり、ＳＯＩ半導体の一つとして横型２重拡散ＭＯＳ電界効果トランジスタ（ＬＤＭＯＳＦＥＴ：ＬａｔｅｒａｌＤｕｂｌｅＤｉｆｆｕｓｅｄＭＯＳＦＥＴ）がある。

そこで、特許文献１に示されているような全段ＧａＡｓＦＥＴを用いるのではなく、ＬＤＭＯＳＦＥＴを有効に組み入れることにより、電源投入時の不要発振を低減すると共に、最終段ＦＥＴの破損を防ぐことのできる多段増幅回路に関し、回路構成を簡略化してコストダウンを可能とする多段増幅回路を提供することを目的とする。

以上のような目的を達成するために、本発明は、高周波信号を増幅する基地局用の多段増幅回路において、多段に接続された複数の電界効果トランジスタと、最終段一つ手前の電界効果トランジスタのゲートに接続された遅延回路と、を有し、前記多段増幅回路の電源投入時に、前記遅延回路は、ゲートバイアス電圧を予め決められた時間遅らせて前記ゲートに印加し、前記最終段一つ手前の電界効果トランジスタのゲートバイアス電圧の立ち上がりタイミングを、最終段の電界効果トランジスタのドレイン電圧の立ち上がりタイミングより遅延させることを特徴とする。

また、本発明の実施形態に係る多段増幅器において、前記遅延回路は、抵抗とコンデンサのＲＣ積分回路を有する。

また、本発明の実施形態に係る多段増幅器において、前記最終段の電界効果トランジスタはＧａＡｓＦＥＴであり、前記最終段一つ手前の電界効果トランジスタはＬＤＭＯＳＦＥＴである。

本発明を多段増幅器に用いることにより、高周波信号系に回路を付加する必要がなく、高周波特性に影響を及ぼさず、多段増幅器の重要な特性である歪特性への影響を与えずに実現できる。さらに、設計時における歪最良設計とのトレードオフがないため、設計時の制約が少ないばかりではなく、Ｗ−ＣＤＭＡ方式以外のアクセス方式であっても対応が可能であるという効果を奏することができる。さらに、高周波増幅器のＧａＡｓＦＥＴ，ＭＯＳＦＥＴ，ＧａＮＦＥＴなどのあらゆるプロセスによるＦＥＴを最終段に使用することができる等、適用範囲が広い。

以下、本発明を実施するための最良の形態（以下実施形態という）を、図面に従って説明する。

図１には、４段構成の増幅回路を有する多段増幅回路の一例を示している。多段増幅回路１において、入力に最も近い第１段増幅器１１の出力は第２段増幅器１２の入力に接続され、第２段増幅器１２の出力は第３段増幅器１３であるＬＤＭＯＳＦＥＴの入力に接続されている。さらに、第３段増幅器１３の出力は第４段増幅器１４であるＧａＡｓＦＥＴに入力され、第４段増幅器１４の出力は図示しないアンテナフィーダに接続されている。

本発明に係る実施形態で特徴的な事項の一つは、最終段の第４段増幅器１４の一つ前の増幅器である第３段増幅器におけるＦＥＴ（ＴＲ３）のゲートに比較的大きな容量、例えば、１マイクロファラッド程度のコンデンサＣ１とバイアス抵抗Ｒ３を付加し、抵抗Ｒ３との時定数によりＴＲ３の立ち上がり時間をＴＲ４よりも遅延させることである。また、他の特徴的な事項の一つは、ＦＥＴの各素子間を絶縁層によって完全に分離できるＬＤＭＯＳＦＥＴを第３段増幅器として用いたことである。

図２には、多段増幅回路１の電源投入時における最終段と最終段一つ前の増幅器における電圧，電流波形を示し、横軸に時間と縦軸に第３段増幅器のＴＲ３と第４段増幅器のＴＲ４のＶｄｓ，Ｖｇ，Ｉｄｓ等の立ち上がり波形を示している。図中、「ＴＲ４のＶｄｓ」は、最終段のＦＥＴのドレイン電圧の立ち上がり波形であり、「ＴＲ３Ｖｇ」は、ＴＲ３のゲート電圧の立ち上がり波形であり、「ＴＲ３Ｉｄｓ」は、ＴＲ３のドレイン電流の立ち上がり波形である。

図２において、電源投入後、ＴＲ４のＶｇがまず立ち上がり、次にＶｄｓが立ち上がり、完全に立ち上がってから約１ｍｓ後にＴＲ３のＶｇが立ち上がり、それに同期してＴＲ３のＩｄｓが立ち上がるタイミング関係を示している。これにより、ＴＲ４のＶｄｓが完全に立ち上がるまで、ＴＲ３からの高周波信号がブロックされ、ＴＲ４が保護されることになる。

つまり、各ＦＥＴのバイアス印加順序とドレイン電流の動作の一連の流れは、（１）電源投入によりＴＲ４ゲート電圧上昇→（２）ＴＲ４ドレイン電流が流れる→（３）ＴＲ３ゲート電圧上昇→（４）ＴＲ３のドレイン電流が流れる、という順番となる。

多段増幅回路に本実施形態を用いると、最終段一つ前の増幅器にＬＤＭＯＳＦＥＴを用い、さらに、コンデンサ１個（Ｃ１）をバイアス回路に追加し、既存のバイアス抵抗Ｒ３との時定数で立ち上がりを遅延させる簡単な回路構成が可能となっている。このような構成により、高周波信号系に回路を付加する必要がなく、高周波特性に影響を及ぼさず、多段増幅器の重要な特性である歪特性への影響を与えずに実現可能となる。

さらに、設計時における歪最良設計とのトレードオフがないため、設計時の制約が少ないばかりではなく、Ｗ−ＣＤＭＡ方式以外のアクセス方式であっても対応が可能であるという効果を奏することができる。そして、高周波増幅器のＧａＡｓＦＥＴ，ＭＯＳＦＥＴ，ＧａＮＦＥＴなどのあらゆるプロセスによるＦＥＴを最終段に使用することができる等、適用範囲が広い。なお、本実施形態では動作状況のタイミングを示したが、この実施形態に限定するものではなく、多段増幅器の周波数特性により適時設定されるべきものである。

本発明の実施形態に係る多段増幅回路の構成を示す構成図である。本発明の実施形態に係る多段増幅回路の最終段と最終段一つ前の増幅器における電圧、電流の時間関係を説明する説明図である。従来の多段増幅回路の構成を示す構成図である。

符号の説明

１，１００多段増幅回路、１１第１段増幅器、１２第２段増幅器、１３第３段増幅器、１４第４段増幅器、１０１，１０２，１０３遅延回路、１０４，１０５，１０６開閉スイッチ、１５０ＧａＡｓＦＥＴ大電力増幅器、１５１，１５２，１５３ゲート端子、Ｃ１コンデンサ、Ｒ１〜Ｒ４，Ｒ１１〜Ｒ１６抵抗。

Claims

高周波信号を増幅する基地局用の多段増幅回路において、
多段に接続された複数の電界効果トランジスタと、
最終段一つ手前の電界効果トランジスタのゲートに接続された遅延回路と、
を有し、
前記多段増幅回路の電源投入時に、前記遅延回路は、ゲートバイアス電圧を予め決められた時間遅らせて前記ゲートに印加し、前記最終段一つ手前の電界効果トランジスタのゲートバイアス電圧の立ち上がりタイミングを、最終段の電界効果トランジスタのドレイン電圧の立ち上がりタイミングより遅延させることを特徴とする多段増幅回路。
請求項１に記載の多段増幅回路において、
前記遅延回路は、抵抗とコンデンサのＲＣ積分回路を有することを特徴とする多段増幅回路。
請求項２に記載の多段増幅回路において、
前記最終段の電界効果トランジスタはＧａＡｓＦＥＴであり、前記最終段一つ手前の電界効果トランジスタはＬＤＭＯＳＦＥＴであることを特徴とする多段増幅回路。