JP2009135608A - 半導体装置 - Google Patents

Abstract

【課題】高周波数帯で高出力及び高効率な特性並びに低消費電力の半導体装置を提供する。
【解決手段】高周波電力増幅器であって、III−Ｖ族窒化物半導体から構成された高周波電力を増幅するＦＥＴを有する最終段パワーアンプ１０１及びドライバー段アンプ１０３と、商用電源１０５から供給される交流電圧を直流電圧に変換する整流回路１０６を有し、直流電圧を最終段パワーアンプ１０１及びドライバー段アンプ１０３のＦＥＴのドレインに印加するドレイン電圧源１０２とを備える。
【選択図】図１Ａ

Description

本発明は、半導体装置に関し、特に電子レンジなどの加熱に用いられるマイクロ波の電力源としての高周波電力増幅器に関連する。

誘電率を有する被加熱体を加熱する方法として、マイクロ波の電磁波を利用することが一般的に行われる。このマイクロ波の電磁波を利用した加熱では、電子管のマグネトロンを発振させ、その発振出力をキャビティーに輻射して、被加熱体の加熱が行われる。例えば、電子レンジでは上記のキャビティーは、オーブンと称する被加熱体を挿入する空間に相当する。マグネトロンは陽極電圧が高く、陽極電圧には数千ボルトの電圧が印加される。通常、上記のような加熱装置では一台のマグネトロンが使用される。

マイクロ波の電磁波の被加熱体への浸透の程度及び加熱効率は、マイクロ波の周波数に依存する。周波数が低い程、内部に浸透し、加熱の効率は周波数が高い程、高くなる。

従来のマグネトロンでは単数のマグネトロンを使用することもあり、被加熱体の均一な温度上昇の実現と、マイクロ波の出力電力及び周波数を変えることは容易でない。マグネトロンは電圧と磁界との相互関係で動作しているため、電子レンジの出力を変えることは難しい。さらに、発振周波数はマグネトロンの電極構造に依存するため、電子レンジに搭載された単体のマグネトロンで発振周波数を変えることは困難である。

そこで、電子レンジのキャビティー内に複数の照射用アンテナを配置し、各アンテナに対してマイクロ波電力供給装置としてマグネトロンの代わりに固体素子であるトランジスタ発振器及び増幅器を適用した構成が用いられる。これにより電子レンジの出力及び発信周波数を可変にすることが可能となる。特許文献１では、従来の形態におけるシリコンカーバイド（ＳｉＣ）材料から構成されるトランジスタ増幅器を用いた高周波電力増幅器が述べられている。図６は、この高周波電力増幅器の構成を示す上面図である。

この高周波電力増幅器は、増幅段１４、１６、１８及び２０と、信号分離装置２８と、信号分離装置２８を介して各増幅段と接続され、各増幅段を駆動する駆動段１２と、各増幅段の信号を結合する信号結合装置４８とを備える。この高周波電力増幅器では、周波数６００ＭＨｚ、ドレイン電圧９５Ｖで１０００Ｗクラスの出力電力が得られる。
米国特許第５７２６６０５号明細書

しかしながら、従来のシリコンカーバイド（ＳｉＣ）材料を用いた高周波電力増幅器では、例えば２．４５ＧＨｚ帯のより高い動作周波数で、高出力及び高効率な特性並びに低消費電力を実現することが難しいという課題がある。

そこで、本発明は、上記課題に鑑み、高周波数帯で高出力及び高効率な特性並びに低消費電力の半導体装置を提供することを目的とする。

上記の目的を達成するために、本発明に係る半導体装置は、III-Ｖ族窒化物半導体から構成された高周波電力を増幅するトランジスタを有するアンプと、商用電源から供給される交流電圧を直流電圧に変換する整流回路を有し、前記直流電圧を前記トランジスタのドレインに供給する電圧供給回路とを備えることを特徴とする。

ここで、前記半導体装置は、さらに、２．４〜２．５ＧＨｚ帯の高周波電力を発生し、前記アンプに供給する発振器を備えてもよい。

これにより、アンプのトランジスタ増幅器には高耐圧のIII−Ｖ族窒化物半導体が用いられることとなる。従って、変圧回路を介さずに商用電源を用いてアンプにドレイン電圧を供給できるので、高周波電力増幅器の小型化、低コスト化及び低消費電力化を実現できる。

また、アンプにはIII−Ｖ族窒化物半導体から構成されるトランジスタ増幅器が用いられる。III−Ｖ族窒化物半導体はその物性により、Ｓｉ、ＧａＡｓ、ＳｉＣなどの材料系に比べて、高周波特性に優れた材料である。従って、高周波数帯で高出力及び高効率な特性並びに低消費電力の高周波電力増幅器を実現できる。

ここで、前記アンプは、さらに、前記トランジスタの出力側と接続された出力インピーダンス整合回路を有し、前記出力インピーダンス整合回路は、特性インピーダンスが５０オーム以上の第一の分布定数線路と、前記第一の分布定数線路の一端と接続された特性インピーダンスが５０オーム未満の第二の分布定数線路と、前記第一の分布定数線路の他端及び前記トランジスタの出力側を接続するボンディングワイヤとを有してもよい。

また、前記出力インピーダンス整合回路の前記トランジスタからみたインピーダンスは、前記トランジスタの出力電力が最大となるときの前記トランジスタの出力インピーダンスに略等しくてもよい。

また、前記第一の分布定数線路の幅は、前記第二の分布定数線路の幅より狭くてもよい。

これにより、基板上に分布定数線路を形成した形で出力インピーダンス整合回路が構成される。従って、アンプのトランジスタ近傍に高誘電率基板を用いた整合回路を設ける必要がなくなるので、低コスト化とともに、高周波損失の低減及び回路小型化を図ることができる。

本発明の半導体装置は、２．４〜２．５ＧＨｚ帯の高周波数帯で動作する、高出力及び高効率な特性並びに低消費電力の高周波電力増幅器を実現することができる。また、高周波電力増幅器の小型化、低コスト化及び低消費電力化を実現することができる。また、出力インピーダンス整合回路での高周波損失の低減及び回路小型化を実現することができる。

以下、本発明の実施の形態に係る高周波電力増幅器について、図面を参照しながら詳細に説明する。

図１Ａは本実施の形態の高周波電力増幅器の概略構成を示す図である。

この高周波電力増幅器は、本発明の半導体装置の一例であり、最終段パワーアンプ１０１、ドレイン電圧源１０２、ドライバー段アンプ１０３及び発振段１０４から構成される。

例えば最終段パワーアンプ１０１はゲート幅３６ｍｍ、ゲート長０．５ミクロンでマルチフィンガータイプのデプレッション型ＦＥＴを有する。このＦＥＴは、III−Ｖ族窒化物半導体、例えばガリウムナイトライド（ＧａＮ）から構成され、発振段１０４からの高周波電力を増幅する。ドレイン電圧源１０２は、最終段パワーアンプ１０１及びドライバー段アンプ１０３におけるＦＥＴのドレインに、抵抗を介して１４０Ｖの直流電圧を供給する。最終段パワーアンプ１０１及びドライバー段アンプ１０３におけるＦＥＴのゲートには、ＤＣ−ＤＣコンバータ等を介して例えば−２Ｖ又は−３Ｖの負電圧が供給される。発振段１０４は、２．４〜２．５ＧＨｚ帯の高周波電力を発生し、発生した高周波電力をドライバー段アンプ１０３に供給する周波数可変の発振器を有する。

図１Ｂは、ドレイン電圧源１０２の構成を示す回路図である。

このドレイン電圧源１０２は、本発明の電圧供給回路の一例であり、商用電源１０５と接続される整流回路１０６から構成される。ドレイン電圧源１０２は、ダイオードから構成される整流回路１０６により商用電源１０５から供給される交流電圧を１４０Ｖの直流電圧に変換し、直流電圧を最終段パワーアンプ１０１及びドライバー段アンプ１０３のＦＥＴのドレインに供給する。

現在の電子レンジで用いられるマグネトロンは陽極電圧が高く、マグネトロンの陽極電極には数千ボルトを印加する必要があり、このようなマグネトロンを用いた電子レンジでは昇圧回路が必要とされる。しかしながら、本実施の形態の高周波電力増幅器によれば、マグネトロンの代わりにトランジスタ発振器が用いられるため、昇圧が不要となり、電子レンジの小型化及び低消費電力化を実現できる。

また、本実施の形態の高周波電力増幅器によれば、最終段パワーアンプ１０１及びドライバー段アンプ１０３のトランジスタ増幅器には高耐圧のIII−Ｖ族窒化物半導体が用いられる。従って、変圧回路を介さずに商用電源１０５を利用して最終段パワーアンプ１０１及びドライバー段アンプ１０３にドレイン電圧を供給できるので、さらなる高周波電力増幅器の小型化及び低消費電力化を実現できる。

また、本実施の形態の高周波電力増幅器によれば、最終段パワーアンプ１０１及びドライバー段アンプ１０３にはIII−Ｖ族窒化物半導体から構成されるトランジスタ増幅器が用いられる。III−Ｖ族窒化物半導体はその物性により、Ｓｉ、ＧａＡｓ、ＳｉＣなどの材料系に比べて、高周波特性に優れた材料である。従って、例えば２．４５ＧＨｚ帯の高い動作周波数で高出力及び高効率な特性並びに低消費電力の高周波電力増幅器を実現できる。

また、本実施の形態の高周波電力増幅器によれば、２．４〜２．５ＧＨｚ帯の高周波電力を発生する発振段を有する。従って、電子レンジ用の高周波電力増幅器を実現できる。

図２Ａは本実施の形態の高周波電力増幅器の最終段パワーアンプ１０１の構成を示す回路図である。図２Ｂは、最終段パワーアンプ１０１のＦＥＴの電流電圧特性を示す図である。図２Ｃは、同ＦＥＴの出力インピーダンスのスミスチャートを示す図である。なお、図２Ｂにおいて点線は電源電圧Ｖｄｄが３０Ｖの場合の負荷線を示し、一点鎖線は電源電圧Ｖｄｄが１４０Ｖの場合の負荷線を示している。それぞれの負荷線の傾きは、ＦＥＴの負荷インピーダンスをＲＬ１及びＲＬ２とした場合、１／ＲＬ１及び１／ＲＬ２と表せる。

最終段パワーアンプ１０１は、III−Ｖ族窒化物半導体、例えばガリウムナイトライド製のＦＥＴ２０１、出力インピーダンス整合回路２０４、入力インピーダンス整合回路２０５、第三の分布定数線路２０６、バイパスコンデンサ２０７、入力端子２０８及び出力端子２０９から構成される。

出力インピーダンス整合回路２０４は、ボンディングワイヤ２００、第一の分布定数線路２０２及び第二の分布定数線路２０３から構成される。出力インピーダンス整合回路２０４は、ＦＥＴ２０１のパワー（出力電力）が最大となるＦＥＴ２０１の負荷インピーダンスを実現するための回路であり、出力インピーダンス整合回路２０４のＦＥＴ２０１からみたインピーダンスはＦＥＴ２０１の出力電力が最大となるときのＦＥＴ２０１の出力インピーダンスに略等しい。出力インピーダンス整合回路２０４は、ＦＥＴ２０１の出力側（ドレイン）と接続され、ＦＥＴ２０１の出力インピーダンスを変換する。入力インピーダンス整合回路２０５は、段間整合回路であり、ドライバー段アンプ１０３の出力インピーダンスとＦＥＴ２０１の入力インピーダンスとのインピーダンス整合を行う。

第一の分布定数線路２０２は、マイクロストリップ線路であり、誘電率３．４５の厚さ１．０ｍｍの基板上に形成され、５０Ω以上、例えば５０Ωの特性インピーダンスを有する。第一の分布定数線路２０２の一端は、ボンディングワイヤ２００を介してＦＥＴ２０１の出力側と接続されている。第二の分布定数線路２０３は、マイクロストリップ線路であり、誘電率３．４５の厚さ１．０ｍｍの基板上に形成され、５０Ω未満、例えば３５Ωの特性インピーダンスを有する。第二の分布定数線路２０３の一端は、第一の分布定数線路２０２の他端と接続されている。第一の分布定数線路２０２及び第二の分布定数線路２０３はグラウンドプレーンと対向する導電性の線路パターンであり、第一の分布定数線路２０２の線路パターンの幅は第二の分布定数線路２０３の線路パターンの幅よりも狭くなるように構成されている。バイパスコンデンサ２０７は、ＦＥＴ２０１のドレインの高周波電力がドレイン電圧源１０２に回り込むのを防止する。

例えば、第一の分布定数線路２０２の線路パターン、および第二の分布定数線路２０３の線路パターンの幅は、それぞれ、４ｍｍ、１４ｍｍ、長さはそれぞれ３．４ｍｍ、７ｍｍに設定することができる。

図２Ｂより、ＦＥＴ２０１の電源電圧を３０Ｖから１４０Ｖ程度に昇圧することにより、ＦＥＴ２０１のパワーが最大となる（Ｖｄｓの振れ幅が最大となる）負荷線の傾きが大きくなる（ＦＥＴの負荷インピーダンスが大きくなる）ことがわかる。従って、ＦＥＴ２０１のパワーが最大となる高周波的な出力インピーダンス整合回路２０４の入力インピーダンスは、電源電圧が３０Ｖにおける１Ω以下の低インピーダンス値に対して６Ω程度に高くなる。

図２Ｃから、ＦＥＴ２０１の出力インピーダンスが６Ω程度と高くなるが、出力インピーダンス整合回路２０４により、出力端子２０９から出力される高周波電力の出力インピーダンス（５０Ω）に、ガリウムナイトライド製ＦＥＴ２０１の出力インピーダンスが変換されていることがわかる。

以上のように本実施の形態の高周波電力増幅器によれば、基板上に分布定数線路を形成した形で出力インピーダンス整合回路２０４が構成される。

図３Ａは、最終段パワーアンプ１０１の構成を示す外観図である。図３Ｂは、最終段パワーアンプ１０１が実装される様子を示す断面図である。図３Ｃは最終段パワーアンプ１０１の構成を示す図である。図３Ｄは、最終段パワーアンプ１０１のＧａＮチップの構成を示す上面図である。なお、ドライバー段アンプ１０３は図３Ａ〜３Ｄに示した構成と同様の構成を有する。

最終段パワーアンプ１０１は、図３Ａに示されるように、出力リード３０１、入力リード３０２、ボンディングワイヤ３０３、セラミック基板３０４、メタルフランジ３０５、ＧａＮチップ３０６、メタライズフレーム３０７、入力インピーダンス変換用基板３０８及び出力インピーダンス変換用基板３０９から構成される。

最終段パワーアンプ１０１つまりメタライズフレーム３０７は、図３Ｂに示されるように、誘電体基板３１２に挟み込まれる形で金属ベース３１１上に配設される。

メタルフランジ３０５には、実装用ねじ止め穴３０５ａが設けられている。

入力インピーダンス変換用基板３０８の上面には、入力インピーダンス整合回路２０５が形成されている。具体的には、図３Ｃに示されるように、異なる線路幅の分布定数線路３０８ａ及び３０８ｂが形成されている。

出力インピーダンス変換用基板３０９の上面には、異なる線路幅の第一の分布定数線路２０２及び第二の分布定数線路２０３、並びに第三の分布定数線路２０６及びバイパスコンデンサ２０７が形成されている。

ＧａＮチップ３０６はトランジスタチップであり、その上面にはＦＥＴ２０１が形成されている。具体的には、図３Ｄに示されるように、ワイヤボンディング用ドレインパッド４０１、ワイヤボンディング用ゲートパッド４０２、ワイヤボンディング用ソースパッド４０３、ゲート電極４０４、ソース電極４０５及びドレイン電極４０６が形成されている。

上記のように出力インピーダンスが６Ω程度であれば、ＦＥＴの近傍に高誘電率基板を用いた整合回路を設ける必要がなくなるので、低コスト化とともに、高周波損失の低減及び回路小型化を図ることができる。

しかしながら、デバイスのゲート幅などによっては、図２ＣのＺｏｕｔのインピーダンスがさらに低くなってしまう（実抵抗成分が低くなってしまう）場合がある。その場合には、上記分布定数線路のみで出力インピーダンス整合回路を形成することは困難となる。その際はＦＥＴの近傍に高誘電率基板を用いた整合回路を設ける必要があり、これにより高周波損失の低減及び回路小型化による低コスト化を図ることができる。

図４Ａは、最終段パワーアンプ１０１の構成の詳細を示す外観図である。

セラミック基板ベースのパッケージ５３０中に、ゲート幅３６ｍｍのＧａＮチップ５００、入力内部整合基板５１０及び出力内部整合基板５２０が実装されている。ＧａＮチップ５００、入力内部整合基板５１０及び出力内部整合基板５２０は、ゲートワイヤ５６０及びドレインワイヤ５７０で接続されている。入力内部整合基板５１０、出力内部整合基板５２０の誘電率はそれぞれ、３８、２０であり、厚さはそれぞれ０．２ｍｍ、０．６ｍｍである。入力内部整合基板５１０及び出力内部整合基板５２０上には、インピーダンス変成を行うためのパターンがメッキ厚８μｍの金メッキで形成されている。

入力内部整合基板５１０の長さは２．８ｍｍ、幅は５．７ｍｍであり、出力内部整合基板５２０の長さは４．２ｍｍ、幅は５．７ｍｍである。入力内部整合基板５１０の主要線路幅は０．５ｍｍ、出力内部整合基板５２０の主要線路幅は１．５ｍｍである。ここで主要線路は、２．４〜２．５ＧＨｚ帯の高周波信号が伝送する線路に相当する。

ＧａＮチップ３０６はトランジスタチップであり、その上面にはＦＥＴ２０１が形成されている。具体的には、図４Ｂに示されるように、ワイヤボンディング用ドレインパッド６０１、ワイヤボンディング用ゲートパッド６０２、ワイヤボンディング用ソースパッド６０３、ゲート電極６０４、ソース電極６０５及びドレイン電極６０６が形成されている。

ゲート幅３６ｍｍのトランジスタでは、入出力インピーダンスは、低インピーダンスとなる。ここでのインピーダンスの基準面は、図４Ｂに示されるように、トランジスタが形成されているＧａＮチップ５００上のワイヤボンディング用ゲートパッド６０２、ワイヤボンディング用ドレインパッド６０１端である。例えば、図４Ｃのスミスチャートの拡大図に示されるように、入力インピーダンスの実抵抗成分は、２．４〜２．５ＧＨｚ帯で１Ω以下、出力インピーダンスの実抵抗成分は、２．４〜２．５ＧＨｚ帯で２〜３Ωである。

このような、低インピーダンスのトランジスタを入出力５０Ωに整合させるためには、インピーダンス変成を行う回路が必要である。その際に、図４Ａに示されている入力プリマッチング回路５４０及び出力プリマッチング回路５５０を構成すると、トランジスタの近傍で、できるだけインピーダンスを高くすることが可能となる。これにより、高周波伝送損失の低減、回路面積の小型化が実現できる。

入力プリマッチング回路５４０及び出力プリマッチング回路５５０は、ボンディング用金ワイヤ（直径２５μｍ）と上記入力内部整合基板５１０及び出力内部整合基板５２０上のパターンを用いて構成される。図４Ａの破線部がその部分を表している。入力内部整合基板５１０上では長方形型のパターン、出力内部整合基板５２０上では正方形型のパターンとしてプリマッチング回路が形成されている。このパターンは、整合基板を誘電体とし基板裏面を接地面とした容量性素子と、基板裏面を接地面としたマイクロストリップラインによる誘導性素子とを等価回路上の集中定数素子とする分布定数線路として動作する。

入力プリマッチング回路５４０のパターンの長さ、幅は、それぞれ２．０ｍｍ、０．３ｍｍであり、ボンディング用金ワイヤ（直径２５μｍ）の長さは、約０．５ｍｍである。出力プリマッチング回路５５０のパターンの長さ、幅は、それぞれ０．２ｍｍ、０．２ｍｍである。

図４Ｃに示されるように、入出力にプリマッチング回路を挿入することにより、トランジスタのパッド端でのインピーダンスを高く変成することができる。入力インピーダンスＺｉｎに対しては、プリマッチング回路無しではＺｉｎ＝（０．７５−ｊ*０．２５)ｏｈｍに対して、プリマッチング回路の挿入によりＺｉｎ＝（１．０５−ｊ*１．１）ｏｈｍとなる。出力インピーダンスＺｏｕｔに対しては、プリマッチング回路無しではＺｏｕｔ＝（２．４−ｊ*２．４）ｏｈｍに対して、プリマッチング回路の挿入によりＺｏｕｔ＝（３．１５−ｊ*２．０５）ｏｈｍとなる。このように、プリマッチング回路の挿入により、挿入無しの場合に比べて、Ｚｉｎ及びＺｏｕｔの実抵抗成分が高くなっていることがわかる。Ｚｉｎでは０．７５ｏｈｍが１．０５ｏｈｍ、Ｚｏｕｔでは２．４ｏｈｍが３．１５ｏｈｍとなる。

トランジスタの上記パッド端のインピーダンスが低い状態のまま、つまりプリマッチング回路を用いない状態でトランジスタのパッドに、損失を有する回路素子が直列接続されると、高周波の伝送時に大きな高周波損失を引き起こす。例えば、パッドに接続されるワイヤが長くなり過ぎる場合には、図４Ｃのマーカで示したインピーダンスを基点として、インピーダンスがスミスチャート上の等リアクタンス円に沿って時計周りに動くため、この段階では５０Ωへインピーダンス整合することは困難となる。この場合、マイクロストリップラインなどを用いて、スミスチャート上でインピーダンスをほぼ一周回転させる必要があり、それに要するマイクロストリップライン自体の抵抗損失分が、上記の高周波伝送損失の増加をもたらす。

図４Ｄは図４Ａに示された構成の等価回路を示している。この等価回路は、上記で説明した整合基板上のパターンとボンディングワイヤの接続部分の構成に相当する。図４Ａのように入力内部整合基板５１０上では長方形型の金メッキパターン、出力内部整合基板５２０上では正方形型の金メッキパターンとしてプリマッチング回路が形成されている。このパターンは、整合基板を誘電体とし基板裏面を接地面とした容量性素子と、基板裏面を接地面としたマイクロストリップラインによる誘導性素子とを等価回路上の集中定数素子とする分布定数線路として動作する。従って、入力プリマッチング回路５４０では、入力内部整合基板５１０上のパターンと、ワイヤのインダクタンス及びキャパシタの直列素子として等価回路を記述でき、これら全体としては、容量性素子となるようにパターン設計される。出力プリマッチング回路５５０では、ワイヤのインダクタンスとキャパシタの直列素子として等価回路を記述でき、これら全体としては、誘導性素子となるようにパターン設計される。

図４Ｅは、最終段パワーアンプ１０１の変形例の構成の詳細を示す外観図を示している。

セラミック基板ベースのパッケージ５３０中に、ゲート幅３６ｍｍのＧａＮチップ５００が２チップ並行して実装され、さらに入力内部整合基板５１０及び出力内部整合基板５２０が実装されている。この場合も、各ＧａＮチップ５００に対して、入力プリマッチング回路５４０及び出力プリマッチング回路５５０が図４Ａ及び４Ｃに示した要領で形成される。

入力内部整合基板５１０の長さは２．８ｍｍ、幅は１１．４ｍｍであり、出力内部整合基板５２０の長さは４．２ｍｍ、幅は１１．４ｍｍである。入力内部整合回路５１０の主要線路幅は０．３ｍｍであり、出力内部整合回路５２０の主要線路幅は０．９ｍｍである。ここで主要線路は、２．４〜２．５ＧＨｚ帯の高周波信号が伝送する線路に相当する。

入力プリマッチング回路５４０のパターンの長さ、幅は、それぞれ２．０ｍｍ、０．３ｍｍであり、出力プリマッチング回路５５０のパターンの長さ、幅は、それぞれ０．２ｍｍ、０．２ｍｍである。

以上、本発明の半導体装置について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。

例えば、上記実施の形態において、金属ベース上にはメタライズフレームが配設されるとした。しかし、図５に示されるように、金属ベース３１１上にはメタライズフレームを介さずに直接、ＧａＮチップ３０６、入力インピーダンス変換用基板３０８及び出力インピーダンス変換用基板３０９が配設されてもよい。

また、上記実施の形態において、最終段パワーアンプ及びドライバー段アンプはＦＥＴにより高周波電力を増幅するとした。しかし、最終段パワーアンプ及びドライバー段アンプはIII−Ｖ族窒化物半導体から構成されるバイポーラトランジスタ等の他のトランジスタにより高周波電力を増幅してもよい。

本発明は、高周波電力増幅器に利用でき、特に電子レンジなどの加熱応用に用いられるマイクロ波の電力源として用いられる高周波電力増幅器に利用できる。

本発明の実施の形態に係る高周波電力増幅器の概略構成を示す図である。 同実施の形態に係る高周波電力増幅器のドレイン電圧源の回路図である。 同実施の形態に係る高周波電力増幅器の最終段パワーアンプの構成を示す回路図である。 同実施の形態に係る高周波電力増幅器の最終段パワーアンプのＦＥＴの電流電圧特性を示す図である。 同実施の形態に係る高周波電力増幅器の最終段パワーアンプのＦＥＴの出力インピーダンスのスミスチャートを示す図である。 同実施の形態に係る高周波電力増幅器のドライバー段アンプの構成を示す外観図である。 同実施の形態に係る高周波電力増幅器のドライバー段アンプが実装される様子を示す断面図である。 同実施の形態に係る高周波電力増幅器のドライバー段アンプの構成を示す図である。 同実施の形態に係る高周波電力増幅器のＧａＮチップの構成を示す上面図である。 同実施の形態に係る高周波電力増幅器の最終段パワーアンプの構成の詳細を示す外観図である。 同実施の形態に係る高周波電力増幅器のＧａＮチップの構成を示す上面図である。 スミスチャートの拡大図である。 同実施の形態に係る高周波電力増幅器の最終段パワーアンプの等価回路を示す図である。 同実施の形態に係る高周波電力増幅器の最終段パワーアンプの変形例の構成の詳細を示す外観図である。 同実施の形態に係る高周波電力増幅器のドライバー段アンプが実装される様子を示す断面図である。 特許文献１に記載の高周波電力増幅器の構成を示す図である。

符号の説明

１２ 駆動段
１４、１６、１８、２０ 増幅段
２８ 信号分離装置
４８ 信号結合装置
１０１ 最終段パワーアンプ
１０２ ドレイン電圧源
１０３ ドライバー段アンプ
１０４ 発振段
１０５ 商用電源
１０６ 整流回路
２０１ ＦＥＴ
２０２ 第一の分布定数線路
２０３ 第二の分布定数線路
２０４ 出力インピーダンス整合回路
２０５ 入力インピーダンス整合回路
２０６ 第三の分布定数線路
２０７ バイパスコンデンサ
２０８ 入力端子
２０９ 出力端子
３０１ 出力リード
３０２ 入力リード
３０３ ボンディングワイヤ
３０４ セラミック基板
３０５ メタルフランジ
３０５ａ 実装用ねじ止め穴
３０６、５００ ＧａＮチップ
３０７ メタライズフレーム
３０８ 入力インピーダンス変換用基板
３０８ａ、３０８ｂ 分布定数線路
３０９ 出力インピーダンス変換用基板
３１１ 金属ベース
３１２ 誘電体基板
４０１、６０１ ワイヤボンディング用ドレインパッド
４０２、６０２ ワイヤボンディング用ゲートパッド
４０３、６０３ ワイヤボンディング用ソースパッド
４０４、６０４ ゲート電極
４０５、６０５ ソース電極
４０６、６０６ ドレイン電極
５１０ 入力内部整合基板
５２０ 出力内部整合基板
５３０ パッケージ
５６０ ゲートワイヤ
５７０ ドレインワイヤ

Claims (5)

1. III-Ｖ族窒化物半導体から構成された高周波電力を増幅するトランジスタを有するアンプと、
   商用電源から供給される交流電圧を直流電圧に変換する整流回路を有し、前記直流電圧を前記トランジスタのドレインに供給する電圧供給回路とを備える
   ことを特徴とする半導体装置。
2. 前記アンプは、さらに、前記トランジスタの出力側と接続された出力インピーダンス整合回路を有し、
   前記出力インピーダンス整合回路１１は、特性インピーダンスが５０オーム以上の第一の分布定数線路と、前記第一の分布定数線路の一端と接続された特性インピーダンスが５０オーム未満の第二の分布定数線路と、前記第一の分布定数線路の他端及び前記トランジスタの出力側を接続するボンディングワイヤとを有する
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記出力インピーダンス整合回路の前記トランジスタからみたインピーダンスは、前記トランジスタの出力電力が最大となるときの前記トランジスタの出力インピーダンスに略等しい
   ことを特徴とする請求項２に記載の半導体装置。
4. 前記第一の分布定数線路の幅は、前記第二の分布定数線路の幅より狭い
   ことを特徴とする請求項２又は３に記載の半導体装置。
5. 前記半導体装置は、さらに、２．４〜２．５ＧＨｚ帯の高周波電力を発生し、前記アンプに供給する発振器を備える
   ことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。

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