CN109714896B - 一种改善多层印制电路大拼板内套板局部形变的方法 - Google Patents
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Abstract
本发明提供一种改善多层印制电路大拼板内套板局部形变的方法，其特征在于，S1.识别局部形变的区域：将所述大拼板内套板包括16个单元，在测量时选取一个基准点A，取每个单元与基准点A的垂直距离为测量取值点，将大拼板内套板依次设为B‑Q区域，所述B‑Q区域中分别通过介电层厚度、板厚情况、热应力测试、Tg测试对比，识别出发生形变的区域；S2.通过改变压合参数减小形变量。本发明通过对压合参数的优化，获得局部性变量最小的加工参数，改善多层印制电路大拼板内套板局部形变的问题。
Description
技术领域
本发明属于PCB加工技术领域，具体涉及一种改善多层印制电路大拼板内套板局部形变的方法。
背景技术
当前电子产品小型化、轻薄化和多功能化的需求越来越迫切，给PCB设计、制造和可靠性检测等提出了更多、更高的要求，孔、线的高密度化程度进一步提升，可供PCB“发挥”的空间已受到严重挤压。由于PCB设计图形的差异性、材料本身的形变和制作工艺流程的影响等，会造成在同一块大板中不同单元、不同套板内出现不规则的形变问题，这种不规则的形变会导致电路板在贴件前印刷锡膏出现偏移、焊接偏位、虚焊等，从而严重影响电子产品的可靠性及质量。
发明内容
有鉴于此，本发明提供一种改善多层印制电路大拼板内套板局部形变的方法，本发明通过对压合参数的优化，获得局部性变量最小的加工参数，改善多层印制电路大拼板内套板局部形变的问题。
本发明的技术方案为：一种改善多层印制电路大拼板内套板局部形变的方法，其特征在于，包括以下步骤：
S1.识别局部形变的区域：将所述大拼板内套板包括16个单元，在测量时选取一个基准点A，取每个单元与基准点A的垂直距离为测量取值点，将大拼板内套板依次设为B-Q区域，所述B-Q区域中分别通过介电层厚度、板厚情况、热应力测试、Tg测试对比，识别出发生形变的区域；
S2.通过改变压合参数减小形变量。
进一步的，所述B-Q区域中，N区域发生局部形变。
进一步的，所述B-Q区域中，O区域发生局部形变。
进一步的，所述改变压合参数减小形变量的方法包括延长压合时间。
进一步的，所述改变压合参数减小形变量的方法包括增加连接位的距离。
进一步的，所述压合时间为1.5-3.2s。
进一步的，所述连接位的距离为所述大拼板内套板整体长度的1/12-3/12。
进一步的，所述连接位的距离是指相邻区域间的宽度。
本发明中，通过对压合后的板子的介电层厚度、板厚情况进行检测，还通过热应力测试和Tg测试对比，识别板子中各区域的形变情况，获取局部形变的规律。并通过对压合参数的优化，获得局部性变量最小的加工参数，改善多层印制电路大拼板内套板局部形变的问题。
附图说明
图1为本发明的大拼板内套板的分区结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例1
一种改善多层印制电路大拼板内套板局部形变的方法，其特征在于，包括以下步骤：
S1.识别局部形变的区域：将所述大拼板内套板包括16个单元，在测量时选取一个基准点A，取每个单元与基准点A的垂直距离为测量取值点，将大拼板内套板依次设为B-Q区域，所述B-Q区域中分别通过介电层厚度、板厚情况、热应力测试、Tg测试对比，识别出发生形变的区域；
S2.通过改变压合参数减小形变量。
进一步的，所述B-Q区域中，N区域发生局部形变。
进一步的，所述B-Q区域中，O区域发生局部形变。
进一步的，所述改变压合参数减小形变量的方法包括延长压合时间。
进一步的，所述改变压合参数减小形变量的方法包括增加连接位的距离。
进一步的，所述压合时间为2.3s。
进一步的，所述连接位的距离为所述大拼板内套板整体长度的1/6。
进一步的，所述连接位的距离是指相邻区域间的宽度。
本发明中，通过对压合后的板子的介电层厚度、板厚情况进行检测，还通过热应力测试和Tg测试对比，识别板子中各区域的形变情况，获取局部形变的规律。并通过对压合参数的优化，获得局部性变量最小的加工参数，改善多层印制电路大拼板内套板局部形变的问题。
实施例2
一种改善多层印制电路大拼板内套板局部形变的方法，其特征在于，包括以下步骤：
S1.识别局部形变的区域：将所述大拼板内套板包括16个单元，在测量时选取一个基准点A，取每个单元与基准点A的垂直距离为测量取值点，将大拼板内套板依次设为B-Q区域，所述B-Q区域中分别通过介电层厚度、板厚情况、热应力测试、Tg测试对比，识别出发生形变的区域；
S2.通过改变压合参数减小形变量。
进一步的，所述B-Q区域中，N区域发生局部形变。
进一步的，所述B-Q区域中，O区域发生局部形变。
进一步的，所述改变压合参数减小形变量的方法包括延长压合时间。
进一步的，所述改变压合参数减小形变量的方法包括增加连接位的距离。
进一步的，所述压合时间为1.5s。
进一步的，所述连接位的距离为所述大拼板内套板整体长度的1/12。
进一步的，所述连接位的距离是指相邻区域间的宽度。
实施例3
一种改善多层印制电路大拼板内套板局部形变的方法，其特征在于，包括以下步骤：
S1.识别局部形变的区域：将所述大拼板内套板包括16个单元，在测量时选取一个基准点A，取每个单元与基准点A的垂直距离为测量取值点，将大拼板内套板依次设为B-Q区域，所述B-Q区域中分别通过介电层厚度、板厚情况、热应力测试、Tg测试对比，识别出发生形变的区域；
S2.通过改变压合参数减小形变量。
进一步的，所述B-Q区域中，N区域发生局部形变。
进一步的，所述B-Q区域中，O区域发生局部形变。
进一步的，所述改变压合参数减小形变量的方法包括延长压合时间。
进一步的，所述改变压合参数减小形变量的方法包括增加连接位的距离。
进一步的，所述压合时间为3.2s。
进一步的，所述连接位的距离为所述大拼板内套板整体长度的3/12。
进一步的，所述连接位的距离是指相邻区域间的宽度。
实施例4
一种改善多层印制电路大拼板内套板局部形变的方法，其特征在于，包括以下步骤：
S1.识别局部形变的区域：将所述大拼板内套板包括16个单元，在测量时选取一个基准点A，取每个单元与基准点A的垂直距离为测量取值点，将大拼板内套板依次设为B-Q区域，所述B-Q区域中分别通过介电层厚度、板厚情况、热应力测试、Tg测试对比，识别出发生形变的区域；
S2.通过改变压合参数减小形变量。
进一步的，所述B-Q区域中，N区域发生局部形变。
进一步的，所述B-Q区域中，O区域发生局部形变。
进一步的，所述改变压合参数减小形变量的方法包括延长压合时间。
进一步的，所述改变压合参数减小形变量的方法包括增加连接位的距离。
进一步的，所述压合时间为2.5s。
进一步的，所述连接位的距离为所述大拼板内套板整体长度的1/6。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。需注意的是，本发明中所未详细描述的技术特征，均可以通过任一现有技术实现。
Claims (3)
1.一种改善多层印制电路大拼板内套板局部形变的方法，其特征在于，包括以下步骤：
S1.识别局部形变的区域：将所述大拼板内套板分成16个单元，在测量时选取一个基准点A，取每个单元与基准点A存在预设垂直距离的点作为测量取值点，将大拼板内套板依次设为B-Q区域，所述B-Q区域中分别通过介电层厚度、板厚情况、热应力测试、Tg测试对比，识别出发生形变的区域；
S2.通过改变压合参数减小形变量；
设置连接位的距离为所述大拼板内套板整体长度的1/12-3/12；
所述连接位的距离是指相邻区域间的宽度，所述改变压合参数减小形变量的方法包括延长压合时间，所述压合时间为1.5-3.2s,且所述改变压合参数减小形变量的方法包括增加连接位的距离。
2.根据权利要求1所述的改善多层印制电路大拼板内套板局部形变的方法，其特征在于，所述B-Q区域中，N区域发生局部形变。
3.根据权利要求1所述的改善多层印制电路大拼板内套板局部形变的方法，其特征在于，所述B-Q区域中，O区域发生局部形变。
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| CN201811406218.1A CN109714896B (zh) | 2018-11-23 | 2018-11-23 | 一种改善多层印制电路大拼板内套板局部形变的方法 |
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