CN109712661A - 半导体存储器装置和包括半导体存储器装置的存储器系统 - Google Patents

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Abstract

一种半导体存储器装置包括存储器磁芯，其执行数据的读取和写入；数据传递和训练块，其连接在第一焊盘与存储器磁芯之间；以及至少一个数据传递、时钟生成和训练块，其连接在至少一个第二焊盘与存储器磁芯之间。在第一训练操作中，所述数据传递和训练块通过所述第一焊盘输出通过所述第一焊盘接收的第一训练数据作为第二训练数据。在第二训练操作中，所述数据传递和训练块中的至少一个通过所述第一焊盘中的至少一个输出通过所述至少一个第二焊盘接收的第三训练数据作为第四训练数据。第二训练数据和第四训练数据与通过至少一个第二焊盘输出的读数据选通信号同步输出。

Description

半导体存储器装置和包括半导体存储器装置的存储器系统
相关申请的交叉引用
本申请要求于2017年10月26日在韩国知识产权局提交的韩国专利申请号10-2017-0140363的优先权，所述专利申请的全部内容通过引用并入本文。
技术领域
本文中描述的发明构思的实施方案涉及半导体存储器装置(在本文中也称为半导体存储器)，并且更具体地涉及半导体存储器、包括半导体存储器的存储器系统以及半导体存储器的操作方法。
背景技术
半导体存储器装置用于各种电子装置。半导体存储器装置可以用于存储供电子装置进行操作的数据。此外，半导体存储器可以用于加载电子装置可执行的代码，诸如操作系统、固件、软件等。
随着电子装置中使用的内容的质量提高，对半导体存储器的性能的需求不断增加。例如，对提高半导体存储器的速度和可靠性的需求不断增加。为了满足需求，已经开发并采用了用于半导体存储器的各种新功能。
一些新功能可以使用可供半导体存储器用来与控制器通信的一个或多个焊盘(pad)。如果新焊盘用于一些功能，则用于半导体存储器的焊盘的数量可能增加。如果焊盘的数量增加，则半导体存储器的尺寸可能增加，并且因此半导体存储器的制造成本可能增加。
发明内容
本发明构思的实施方案提供具有提高的可靠性而不增加焊盘数量的半导体存储器、包括半导体存储器的存储器系统、以及半导体存储器的操作方法。
根据本发明构思的示例性实施方案，一种半导体存储器装置包括存储器磁芯，所述存储器磁芯执行数据的读取和写入；数据传递和训练块，所述数据传递和训练块连接在第一焊盘与存储器磁芯之间；以及至少一个数据传递、时钟生成和训练块，所述至少一个数据传递、时钟生成和训练块连接在至少一个第二焊盘与存储器磁芯之间。在第一训练操作中，数据传递和训练块通过第一焊盘输出通过第一焊盘接收的第一训练数据作为第二训练数据。在第二训练操作中，数据传递和训练块中的至少一个通过第一焊盘中的至少一个输出通过至少一个第二焊盘接收的第三训练数据作为第四训练数据。第二训练数据和第四训练数据与通过至少一个第二焊盘输出的读数据选通信号同步输出。
根据本发明构思的示例性实施方案，一种存储器系统包括半导体存储器；以及控制器，所述控制器被配置为控制半导体存储器。半导体存储器和控制器通过数据输入和输出线、数据掩码反转线和读数据选通线相互通信。在第一训练操作中，控制器通过数据输入和输出线以及数据掩码反转线将第一数据发送到半导体存储器，并且通过数据输入和输出线以及数据掩码反转线从半导体存储器读取第一数据。在第二训练操作中，控制器通过读数据选通线将第二数据发送到半导体存储器，并且通过数据输入和输出线以及数据掩码反转线中的至少两者从半导体存储器读取第二数据。
根据本发明构思的示例性实施方案，一种半导体存储器装置包括存储器磁芯，所述存储器磁芯执行数据的读取和写入；第一数据传递和训练块，所述第一数据传递和训练块连接在第一焊盘与存储器磁芯之间；第二数据传递和训练块，所述第二数据传递和训练块连接在第二焊盘与存储器磁芯之间；以及数据传递、时钟生成和训练块，所述数据传递、时钟生成和训练块连接在第三焊盘与存储器磁芯之间。在训练输入操作中，第一数据传递和训练块和第二数据传递和训练块分别通过第一焊盘和第二焊盘接收第一训练数据和第二训练数据，并且数据传递、时钟生成和训练块通过第三焊盘接收第三训练数据。在训练输出操作中，第一数据传递和训练块通过第一焊盘输出第一训练数据，并且第二数据传递和训练块组合第二训练数据和第三训练数据以生成第四训练数据并且通过第二焊盘输出第四训练数据。
附图说明
通过参考附图详细描述本发明构思的示例性实施方案，本发明构思的上述和其他目的和特征将变得显而易见。
图1是示出根据本发明构思的实施方案的存储器系统的框图。
图2是示出根据本发明构思的实施方案的半导体存储器的操作方法的流程图。
图3是示出根据本发明构思的实施方案的半导体存储器装置的框图。
图4A示出根据本发明构思的实施方案的第一数据传递和训练块之一的实例。
图4B示出在图4A中示出的第一数据传递和训练块之一的应用。
图5A示出根据本发明构思的实施方案的第一数据传递和训练块之一的另一个实例。
图5B示出在图5A中示出的第一数据传递和训练块中的另一个的应用。
图6A示出根据本发明构思的实施方案的数据传递、时钟生成和训练块之一的实例。
图6B示出数据传递、时钟生成和训练块之一的应用。
图7是示出根据本发明构思的实施方案的写入训练方法的流程图。
图8示出控制器将FIFO寄存器写入命令发送到半导体存储器的实例。
图9示出FIFO寄存器写入命令的命令和地址信号的实例。
图10示出控制器根据FIFO寄存器写入命令将第一训练数据发送到半导体存储器的实例。
图11示出控制器将FIFO寄存器读取命令发送到半导体存储器的实例。
图12示出FIFO寄存器读取命令的命令和地址信号的实例。
图13示出半导体存储器根据FIFO寄存器读取命令将第二训练数据发送到控制器的实例。
图14示出控制器根据FIFO寄存器写入命令将第三训练数据发送到半导体存储器的实例。
图15示出半导体存储器根据FIFO寄存器读取命令将第四训练数据发送到控制器的实例。
图16A示出根据本发明构思的实施方案的第二数据传递和训练块之一的实例。
图16B示出根据本发明构思的实施方案的第二数据传递和训练块之一的另一个实例。
图17A示出根据本发明构思的实施方案的第二数据传递和训练块中的另一个的实例。
图17B示出根据本发明构思的实施方案的第二数据传递和训练块之一的应用。
图18A示出根据本发明构思的实施方案的数据传递、时钟生成和训练块之一的另一个实例。
图18B示出根据本发明构思的实施方案的数据传递、时钟生成和训练块之一的应用。
图19是示出根据本发明构思的实施方案的写入训练方法的流程图。
图20示出FIFO寄存器写入命令的命令和地址信号的实例。
图21示出FIFO寄存器读取命令的命令和地址信号的实例。
图22是示出根据本发明构思的实施方案的写入训练方法的流程图。
图23示出根据FIFO寄存器写入命令将第一训练数据和第三训练数据发送到半导体存储器的实例。
图24是示出根据本发明构思的实施方案的写入训练方法的流程图。
图25是示出根据本发明构思的实施方案的写入训练方法的流程图。
图26A示出根据本发明构思的实施方案的第一数据传递和训练块之一的另一个实例。
图26B示出在图25中示出的第一数据传递和训练块中的另一个的应用。
图27A示出根据本发明构思的实施方案的第二数据传递和训练块之一的实例。
图27B示出根据本发明构思的实施方案的第二数据传递和训练块之一的实例。
具体实施方式
以下可以详细和清楚地描述本发明构思的实施方案，使得本领域普通技术人员可以实现本发明构思的实施方案。
图1是示出根据本发明构思的实施方案的存储器系统10的框图。参考图1，存储器系统10可以包括控制器20和半导体存储器装置100(在本文中也称为半导体存储器100)。例如，半导体存储器100可以包括动态随机存取存储器(DRAM)、同步DRAM(SDRAM)、双倍数据速率SDRAM(DDR SDRAM)和低功率DDR SDRAM(LPDDR SDRAM)。
控制器20可以通过第一控制器焊盘21至第六控制器焊盘26与半导体存储器100通信。半导体存储器100可以通过第一存储器焊盘101至第六存储器焊盘106与控制器20通信。如本文所述，第二控制器焊盘22至第六控制器焊盘26以及第二存储器焊盘102至第六存储器焊盘106中的各个焊盘可以分别包括多于一个焊盘(例如，图1的焊盘可以表示焊盘的集合)。第一控制器焊盘21可以与第一存储器焊盘101连接。控制器20可以通过第一控制器焊盘21将时钟信号CK供应到半导体存储器100。时钟信号CK可以在低电平与高电平之间周期性地切换。在一些实施方案中，焊盘(例如，第一控制器焊盘21至第六控制器焊盘26和/或第一存储器焊盘101至第六存储器焊盘106)可以指代半导体存储器100的导电区，其可以用于附接半导体存储器100的信号传输元件。
第二控制器焊盘22可以与第二存储器焊盘102连接。例如，第二控制器焊盘22可以包括7个控制器焊盘。第二存储器焊盘102可以包括分别连接到7个控制器焊盘的7个存储器焊盘。控制器20可以通过第二控制器焊盘22向半导体存储器100提供命令和地址信号CA[0:6]。
第三控制器焊盘23可以与第三存储器焊盘103连接。例如，第三控制器焊盘23可以包括2个控制器焊盘。第三存储器焊盘103可以包括分别连接到2个控制器焊盘的2个存储器焊盘。控制器20可以通过第三控制器焊盘23向半导体存储器100提供写时钟信号WCK[0:1]。
写时钟信号WCK[0:1]可以在高电平与低电平之间周期性地切换。在从半导体存储器100读取数据或在半导体存储器100中写入数据时，控制器20 可以向半导体存储器100提供写时钟信号WCK[0:1]。
第四控制器焊盘24可以与第四存储器焊盘104连接。例如，第四控制器焊盘24可以包括16个控制器焊盘。第四存储器焊盘104可以包括分别连接到16个控制器焊盘的16个存储器焊盘。控制器20和半导体存储器100 可以通过第四控制器焊盘24和第四存储器焊盘104彼此交换数据信号 DQ[0:15]。
第五控制器焊盘25可以与第五存储器焊盘105连接。例如，第五控制器焊盘25可以包括2个控制器焊盘。第五存储器焊盘105可以包括分别连接到2个控制器焊盘的2个存储器焊盘。控制器20可以通过第五控制器焊盘25向半导体存储器100提供数据掩码反转信号DMI[0:1]。半导体存储器 100可以通过第五控制器焊盘25向控制器20提供读奇偶校验信号PARR[0:1]。
第六控制器焊盘26可以与第六存储器焊盘106连接。例如，第六控制器焊盘26可以包括2个控制器焊盘。第六存储器焊盘106可以包括分别连接到2个控制器焊盘的2个存储器焊盘。控制器20可以通过第六控制器焊盘26向半导体存储器100提供写奇偶校验信号PARW[0:1]。半导体存储器 100可以通过第六控制器焊盘26向控制器20提供读数据选通信号RDQS[0:1]。
半导体存储器100包括模式寄存器(MRx)110和重定向器120。模式寄存器110可以存储半导体存储器100的操作中使用的各种信息。模式寄存器110可以由控制器20编程。
在训练中，重定向器120可以在控制器20的控制下进行操作。例如，在训练中，重定向器120可以通过至少另一个焊盘来输出通过至少一个焊盘接收的信号。以下将更全面地描述重定向器120重定向信号的输入和输出的实例。
控制器20包括链路纠错码(ECC)控制器27。链路纠错码控制器27 可以确定是否将纠错码应用于在控制器20与半导体存储器100之间的通信。在应用纠错码的情况下，控制器20可以在写入操作期间通过第六控制器焊盘26将写奇偶校验信号PARW[0:1]发送到半导体存储器100。
链路纠错码控制器27可以通过将各种纠错码(诸如循环冗余码(CRC)、汉明码和博斯-乔赫里-霍克文黑姆(BCH)码)之一应用于数据信号DQ[0:15] 来生成写奇偶校验信号PARW[0:1]。
可以从数据信号DQ[0:15]中生成写奇偶校验信号PARW[0:1]。例如，每个写奇偶校验信号PARW[0:1]可以对应于8个数据信号。半导体存储器100 可以基于写奇偶校验信号PARW[0:1]和数据信号DQ[0:15]来校正数据信号 DQ[0:15]的错误。
在应用纠错码的情况下，半导体存储器100可以在读取操作期间通过第五控制器焊盘25将读奇偶校验信号PARR[0:1]发送到控制器20。可以通过将纠错码应用于数据信号DQ[0:15]来生成读奇偶校验信号PARR[0:1]。控制器20可以基于读奇偶校验信号PARR[0:1]和数据信号DQ[0:15]来校正数据信号DQ[0:15]的错误。
在不应用纠错码的情况下，控制器20在写入操作期间不会发送写奇偶校验信号PARW[0:1]。此外，半导体存储器100在读取操作期间不会发送读奇偶校验信号PARR[0:1]。例如，链路纠错码控制器27可以通过调整半导体存储器100中的模式寄存器110的链路纠错码配置(LINK_ECC)111来调整是否应用纠错码。
在一些实施方案中，读奇偶校验信号PARR[0:1]和写奇偶校验信号 PARW[0:1]可以用于校正在控制器20与半导体存储器100之间的通信期间发生的错误。可以将读奇偶校验信号PARR[0:1]和写奇偶校验信号PARW[0:1] 与存储奇偶校验区分开，因为它们不存储在半导体存储器100的存储器阵列 130(参考图3)中。
写奇偶校验信号PARW[0:1]可以用于校正在控制器20将数据信号 DQ[0:15]发送到半导体存储器100时发生的错误。读奇偶校验信号PARR[0:1] 可以用于校正在半导体存储器100将数据信号DQ[0:15]发送到控制器20时发生的错误。
相反，存储奇偶校验可以用于校正在数据信号DQ[0:15]存储在半导体存储器100中时发生的错误。作为数据信号DQ[0:15]的一部分包括的存储奇偶校验可以被写入在半导体存储器100的存储器阵列130中，并且可以从半导体存储器100的存储器阵列130中读取。
训练控制器28可以对控制器20与半导体存储器100之间的训练进行控制。例如，训练可以包括写入训练，其用于在写入操作期间调整写时钟信号 WCK[0:1]与数据信号DQ[0:15]之间的定时；以及读训练，其用于在读取操作期间调整读数据选通信号RDQS[0:1]与数据信号DQ[0:15]之间的定时。
可以通过将预设模式信号发送到半导体存储器100并且再次从半导体存储器100接收发送的信号来执行写入训练。例如，可以与写时钟信号 WCK[0:1]或读数据选通信号RDQS[0:1]同步地相对于在控制器20与半导体存储器100之间交换的信号执行写入训练。
例如，控制器20可以通过连接到第四存储器焊盘104和第五存储器焊盘105的第四控制器焊盘24和第五控制器焊盘25，与写时钟信号WCK[0:1] 同步地将模式信号发送到半导体存储器100。例如，模式信号可以作为数据信号DQ[0:15]和数据掩码反转信号DMI[0:1]发送。
控制器20可以通过连接到第四存储器焊盘104和第五存储器焊盘105 的第四控制器焊盘24和第五控制器焊盘25，与读数据选通信号RDQS[0:1] 同步地从半导体存储器100接收模式信号。例如，可以从半导体存储器100 接收模式信号作为数据信号DQ[0:15]和读奇偶校验信号PARR[0:1]。
可以通过第四控制器焊盘24和第五控制器焊盘25写入和读取模式信号，对通过第四控制器焊盘24和第五控制器焊盘25交换的信号执行写入训练。例如，可以对数据信号DQ[0:15]、数据掩码反转信号DMI[0:1]和/或读奇偶校验信号PARR[0:1]的发送定时执行写入训练。
在链路纠错码控制器27激活纠错码的应用的情况下，控制器20还可以与写时钟信号WCK[0:1]同步地将写奇偶校验信号PARW[0:1]发送到半导体存储器100。因此，在纠错码的应用被激活的情况下，需要对连接到第六存储器焊盘106的第六控制器焊盘26执行写入训练，控制器20和半导体存储器100通过所述连接到第六存储器焊盘106的第六控制器焊盘26来交换写奇偶校验信号PARW[0:1]。
对于与写奇偶校验信号PARW[0:1]相关联的写入训练，控制器20可以通过连接到第六存储器焊盘106的第六控制器焊盘26将模式信号发送到半导体存储器100。例如，可以将模式信号发送到半导体存储器100作为写奇偶校验信号PARW[0:1]。
然而，即使控制器20打算通过连接到第六存储器焊盘106的第六控制器焊盘26读取来自半导体存储器100的模式信号，半导体存储器100也可以被指定为通过连接到第六控制器焊盘26的第六存储器焊盘106发送读数据选通信号RDQS[0:1]。因此，控制器20不能通过连接到第六存储器焊盘 106的第六控制器焊盘26从半导体存储器100接收模式信号。
半导体存储器100包括重定向器120，其用于对连接到第六存储器焊盘 106的第六控制器焊盘26执行写入训练的目的。训练控制器28可以控制重定向器120以通过不同的存储器焊盘或控制器焊盘接收模式信号(该模式信号通过连接到第六存储器焊盘106的第六控制器焊盘26发送到半导体存储器100)。因此，除了数据信号DQ[0:15]和数据掩码反转信号DMI[0:1]之外，还可以对写奇偶校验信号PARW[0:1]执行写入训练。
在图1中具体描述了焊盘类型和焊盘数量。然而，图1中描述的焊盘类型和焊盘数量是实例并且不限制本发明构思的技术理念。可以在存储器系统 10中包括图1中未示出的焊盘，并且可以从存储器系统10中移除图1中示出的焊盘的一部分。此外，图1中示出的焊盘的数量可以不同地改变。
图2是示出根据本发明构思的实施方案的半导体存储器100的操作方法的流程图。例如，图2中示出了写入训练中的半导体存储器100的操作方法的实例。参考图1和图2，在操作S110中，半导体存储器100可以通过第一焊盘从控制器20接收第一训练数据。例如，第一焊盘可以包括第四存储器焊盘104和第五存储器焊盘105。
例如，可以接收第一训练数据作为数据信号DQ[0:15]和数据掩码反转信号DMI[0:1]。第一训练数据可以包括具有写入训练模式的模式信号。控制器 20可以将预设模式信号作为第一训练数据输出到半导体存储器100。
可以与写时钟信号WCK[0:1]同步地接收第一训练数据。如果写时钟信号WCK[0:1]的切换定时与通过第一焊盘中的一个焊盘接收的训练数据的发送定时之间的差异在阈值内(例如，属于正常接收范围)，则可以在半导体存储器100中正常接收通过对应焊盘发送的训练数据。
如果写时钟信号WCK[0:1]的切换定时与通过第一焊盘中的另一个焊盘接收的训练数据的发送定时之间的差异超出阈值(例如，不属于正常接收范围)，则不能在半导体存储器100中正常接收通过对应焊盘发送的训练数据。例如，可以接收训练数据作为错误值。
在操作S120中，半导体存储器100可以通过第一焊盘将所接收的第一训练数据输出到控制器20作为第二训练数据。第二训练数据可以包括与第一训练数据相同和不同的值，这取决于第一训练数据的发送定时和控制器20 发送的写时钟信号WCK[0:1]的切换定时。
第一焊盘可以包括第四存储器焊盘104和第五存储器焊盘105。可以与读数据选通信号RDQS[0:1]同步地输出第二训练数据。例如，假设在写入训练之前完成了读训练。也就是说，假设从半导体存储器100输出的读数据选通信号RDQS[0:1]的切换定时与第一训练数据的发送定时之间的差异在阈值内。
控制器20可以将从半导体存储器100接收的第二训练数据与控制器20 发送的第一训练数据进行比较。如果第二训练数据和第一训练数据是匹配的，则可以确定写时钟信号WCK[0:1]的切换定时与第一训练数据的发送定时之间的差异在阈值内。如果第二训练数据和第一训练数据是不匹配的，则可以确定写时钟信号WCK[0:1]的切换定时与第一训练数据的至少一部分的发送定时之间的差异超出阈值。
控制器20可以在扫描写时钟信号WCK[0:1]的切换定时和第一训练数据的发送定时的同时检测写时钟信号WCK[0:1]的切换定时与第一训练数据的发送定时之间的差异。控制器20可以取决于所检测的差异调整通过第一焊盘的发送定时，例如，数据信号DQ[0:15]和数据掩码反转信号DMI[0:1]的发送定时。
在操作S130中，半导体存储器100可以通过至少一个第二焊盘从控制器20接收第三训练数据。例如，至少一个第二焊盘可以包括第六存储器焊盘106。可以接收第三训练数据作为写奇偶校验信号PARW[0:1]。可以与写时钟信号WCK[0:1]同步地接收第三训练数据。
如果写时钟信号WCK[0:1]的切换定时与通过至少一个第二焊盘接收的训练数据的发送定时之间的差异在阈值内(例如，属于正常接收范围)，则可以在半导体存储器100中正常接收通过对应焊盘发送的训练数据。
如果写时钟信号WCK[0:1]的切换定时与通过至少一个第二焊盘接收的训练数据的发送定时之间的差异超出阈值(例如，不属于正常接收范围)，则不能在半导体存储器100中正常接收通过对应焊盘发送的训练数据。例如，可以接收训练数据作为错误值。
在操作S140中，半导体存储器100可以通过至少一个第一焊盘将所接收的第三训练数据输出到控制器20作为第四训练数据。所述至少一个第一焊盘可以是上述第一焊盘中的至少一个。例如，至少一个第一焊盘可以包括第四存储器焊盘104和第五存储器焊盘105中的至少一个。
可以与通过至少一个第二焊盘发送的读数据选通信号RDQS[0:1]同步地输出第四训练数据。控制器20可以将从半导体存储器100接收的第四训练数据与控制器20发送的第三训练数据进行比较。
控制器20可以检测写时钟信号WCK[0:1]的切换定时与第三训练数据的发送定时之间的差异，同时扫描写时钟信号WCK[0:1]的切换定时和第三训练数据的发送定时。控制器20可以取决于所检测的差异调整通过至少一个第二焊盘的发送定时，例如，写奇偶校验信号PARW[0:1]的发送定时。
如上所述，第四存储器焊盘104和第五存储器焊盘105可以用于半导体存储器100与控制器20之间的数据通信(或者与数据通信相关联的附加信息/数据的通信)，并且免于数据的输入(或接收)和输出。因此，可以通过训练数据的接收(或输入)(操作S110)以及发送(或输出)(操作S120) 来执行第四存储器焊盘104和/或第五存储器焊盘105的训练。
第六存储器焊盘106可以用于半导体存储器100与控制器20之间的数据通信(或者与数据通信相关联的附加信息/数据的通信)，并且自由输入(或接收)和输出数据，但不用于发送(或输出)数据。因此，可以通过经由另一个焊盘(例如，至少一个第一焊盘)的训练数据的接收(或输入)(操作 S130)以及训练数据的发送(或输出)(操作S140)来执行第六存储器焊盘 106的训练。
通过经由重定向将所接收的(或输入的)数据输出到另一个焊盘，可以进行与不用于输出数据的第六存储器焊盘106相关联的写入训练。因此，可以提高半导体存储器100和包括半导体存储器100的存储器系统10的可靠性。
此外，由于读数据选通信号RDQS[0:1]和写奇偶校验信号PARW[0:1]共同使用第六存储器焊盘106，因此可以防止半导体存储器100的焊盘数量增加，并且可以减少和/或抑制半导体存储器100的制造成本的增加。
图3是示出根据本发明构思的实施方案的半导体存储器100的框图。参考图1和图3，半导体存储器100包括：重定向器120、存储器阵列130、输入和输出驱动器和读出放大器140、总线控制器和纠错引擎150、第一块160、第二块170、第三块180a、第四块180b和控制逻辑190。
存储器阵列130包括存储单元。存储单元可能以矩阵形式布置或者可能以三维结构堆叠。存储器阵列130通过输入和输出线IO来连接到输入和输出驱动器和读出放大器140。输入和输出驱动器和读出放大器140可以对存储器阵列130的存储单元执行读取操作和写入操作。
总线控制器和纠错引擎150可以与第一块160、第二块170和第三块180a 连接。总线控制器和纠错引擎150可以从第一块160接收输入数据DIN，并且可以将所接收的输入数据DIN发送到输入和输出驱动器和读出放大器 140。
总线控制器和纠错引擎150可以从输入和输出驱动器和读出放大器140 接收输出数据DOUT，并且可以将所接收的输出数据DOUT发送到第一块 160。总线控制器和纠错引擎150可以从第二块170接收数据掩码反转信号 DMI。
数据掩码反转信号DMI可以指示是否要使用数据的反转或数据的写掩码。可以通过对模式寄存器110进行编程来设置数据掩码反转信号DMI。当数据掩码反转信号DMI指示数据掩码时，总线控制器和纠错引擎150不会将输入数据DIN发送到输入和输出驱动器和读出放大器140。
当数据掩码反转信号DMI指示反转时，总线控制器和纠错引擎150可以反转输入数据DIN，或者可以将数据掩码反转信号DMI与输入数据DIN 一起发送到输入和输出驱动器和读出放大器140。
在读取操作中，总线控制器和纠错引擎150可以基于输出数据DOUT 生成读奇偶校验PARR。总线控制器和纠错引擎150可以将读奇偶校验PARR 发送到第二块170。
在写入操作中，总线控制器和纠错引擎150可以从第三块180a接收写奇偶校验PARW。总线控制器和纠错引擎150可以基于写奇偶校验PARW和输入数据DIN执行纠错。存储器阵列130、输入和输出驱动器和读出放大器 140、以及总线控制器和纠错引擎150可以构成半导体存储器100的存储器磁芯MC。
控制逻辑190可以通过第一存储器焊盘101接收时钟信号CK。控制逻辑190可以通过第二存储器焊盘102接收命令和地址信号CA[0:6]。例如，控制逻辑190可以与时钟信号CK同步地接收命令和地址信号CA[0:6]。
控制逻辑190可以响应于命令和地址信号CA[0:6]来控制存储器磁芯 MC、重定向器120、第一块160和第二块170、第三块180a和第四块180b 的操作。
在一些实施方案中，模式寄存器110被示为包括在控制逻辑190中。然而，模式寄存器110不限于包括在控制逻辑190中。模式寄存器110可以设置在控制逻辑190的外部，或者可以包括在任何其他部件内，而不是控制逻辑190内。
第一块160可以包括与写时钟信号WCK[0:1]同步操作的第一数据传递和训练块160_1至160_15。第一数据传递和训练块160_1至160_15可以分别连接到第四存储器焊盘104_0至104_15。第一数据传递和训练块160_1 至160_15可以分别与第四存储器焊盘104_0至104_15交换数据信号 DQ[0:15]。
在写入操作中，第一块160可以将数据信号DQ0至DQ15作为输入数据DIN发送到存储器磁芯MC。在读取操作中，第一块160可以输出从存储器磁芯MC发送的输出数据DOUT作为数据信号DQ0至DQ15。
在写入训练的写入操作中，第一数据传递和训练块160_1至160_15可以分别接收和存储来自第四存储器焊盘104_0至104_15的训练数据。在写入训练的读取操作中，第一数据传递和训练块160_1至160_15可以分别将所存储的训练数据输出到第四存储器焊盘104_0至104_15。
第二块170可以包括与写时钟信号WCK[0:1]同步操作的第二数据传递和训练块170_0和170_1。第二数据传递和训练块170_0和170_1可以分别连接到第五存储器焊盘105_0和105_1。
第二数据传递和训练块170_0和170_1可以将读奇偶校验信号PARR0 和PARR1发送到第五存储器焊盘105_0和105_1，并且可以从第五存储器焊盘105_0和105_1接收数据掩码反转信号DMI0和DMI1。
在写入操作中，第二块170可以将数据掩码反转信号DMI0和DMI1作为数据掩码反转信号信息DMI发送到存储器磁芯MC。在读取操作中，第二块170可以输出从存储器磁芯MC发送的读奇偶校验PARR作为读奇偶校验信号PARR0和PARR1。
在写入训练的写入操作中，第二数据传递和训练块170_0和170_1可以分别接收和存储来自第五存储器焊盘105_0和105_1的训练数据。在写入训练的读取操作中，第二数据传递和训练块170_0和170_1可以分别将所存储的训练数据输出到第五存储器焊盘105_0和105_1。
第三块180a可以包括与写时钟信号WCK[0:1]同步操作的数据传递、时钟生成和训练块180_0和180_1。第四块180b可以包括与写时钟信号 WCK[0:1]同步操作的时钟生成块180_2和180_3。
块180_0至180_3可以分别连接到第六存储器焊盘106_0至106_3。数据传递、时钟生成和训练块180_0和180_1可以从第六存储器焊盘106_0和 106_1接收写奇偶校验信号PARW0和PARW1，并且可以将读数据选通信号 RDQS0和RDQS1发送到第六存储器焊盘106_0和106_1。
时钟生成块180_2和180_3可以将读数据选通信号RDQS2和RDQS3 发送到第六存储器焊盘106_2和106_3。与图1相比，还可以包括第六存储器焊盘106_2和106_3，其不发送写奇偶校验信号PARW0和PARW1并且只发送读数据选通信号RDQS2和RDQS3。
在写入操作中，第三块180a可以将写奇偶校验信号PARW0和PARW1 作为写奇偶校验PARW发送到存储器磁芯MC。在读取操作中，第三块180a 可以根据写时钟信号WCK[0:1]生成并输出读数据选通信号RDQS0和RDQS1。在读取操作中，第四块180b可以根据写时钟信号WCK[0:1]生成并输出读数据选通信号RDQS2和RDQS3。
重定向器120可以支持第三块180a的数据传递、时钟生成和训练块 180_0和180_1。例如，在写入训练的写入操作中，重定向器120可以允许从第六存储器焊盘106_0和106_1接收的训练数据被重定向到并存储在第一块160或第二块170中。
作为另一个实例，在写入训练的读取操作中，重定向器120可以允许通过第四存储器焊盘104_0至104_15或第五存储器焊盘105_0和105_1中的至少一个焊盘输出存储在第三块180a中的训练数据。也就是说，重定向器 120可以允许将通过第六存储器焊盘106_0和106_1接收的训练数据输出到其他存储器焊盘，例如，第四存储器焊盘104_0至104_15或第五存储器焊盘105_0和105_1。
在图3中，为了便于描述，重定向器120被示为在第一块160、第二块170和第三块180a外部存在的块。然而，重定向器120可以分布到第一块 160、第二块170和/或第三块180a中并且定位在其中。也就是说，重定向器 120可以包括在第一块160、第二块170和/或第三块180a中的至少一个中。
图4A示出根据本发明构思的实施方案的第一数据传递和训练块160_0 至160_15之一的实例。在一些实施方案中，图4A中示出与重定向器120 不相关联的第一数据传递和训练块160_i的实例。参考图3和图4A，第一数据传递和训练块160_i包括数据缓冲器161_i、先进先出(FIFO)寄存器162_i、并行器163_i和串行器164_i。
数据缓冲器161_i可以临时存储从FIFO寄存器162_i发送的数据(例如，数据信号DQi或训练数据)，并且可以将存储数据发送到第四存储器焊盘 104_i。数据缓冲器161_i可以临时存储从第四存储器焊盘104_i接收的数据 (例如，数据信号DQi或训练数据)，并且可以将存储数据发送到FIFO寄存器162_i。数据缓冲器161_i可以与写时钟信号WCK[0:1]中的一个WCK 同步地操作。
FIFO寄存器162_i可以补偿相对高速数据缓冲器161_i与相对低速存储器磁芯MC之间的速度差。在数据输入或写入操作中，响应于从控制逻辑 190发送的写入命令WR，FIFO寄存器162_i可以存储从数据缓冲器161_i 发送的数据，并且可以以FIFO方式将存储数据输出到并行器163_i。
同样，在数据输出或读取操作中，响应于从控制逻辑190发送的读取命令RD，FIFO寄存器162_i可以存储从串行器164_i发送的数据，并且可以以FIFO方式将存储数据输出到数据缓冲器161_i。
FIFO寄存器162_i可以支持写入训练。响应于从控制逻辑190接收的 FIFO寄存器写入命令WR_FIFO，FIFO寄存器162_i可以存储从数据缓冲器 161_i接收的数据(例如，训练数据)。FIFO寄存器162_i可以不将存储数据发送到并行器163_i。
响应于从控制逻辑190接收的FIFO寄存器读取命令RD_FIFO，FIFO 寄存器162_i可以将存储数据(例如，训练数据)输出到数据缓冲器161_i。也就是说，在写入训练中，训练数据可以被发送到FIFO寄存器162_i，并且可以不被发送到存储器磁芯MC。
响应于写入命令WR，并行器163_i可以使从FIFO寄存器162_i顺序发送的数据并行化，并且可以将并行化数据作为输入数据DIN的一部分输出到存储器磁芯MC。响应于读取命令RD，串行器164_i可以使从存储器磁芯 MC接收的输出数据DOUT的一部分串行化，并且可以将串行化数据发送到 FIFO寄存器162_i。
在一些实施方案中，第一数据传递和训练块160_0至160_15中的与重定向器120不相关联的第一数据传递和训练块可以具有与图4A所示相同的结构，并且可以以与参考图4A描述的相同方式操作。同样地，除了与存储器磁芯MC交换的信号和组件的附图标记之外，第二数据传递和训练块 170_0和170_1中的与重定向器120不相关联的第二数据传递和训练块可以具有与图4A所示相同的结构并且可以以与参考图4A描述的相同方式操作。
图4B示出在图4A中示出的第一数据传递和训练块160_0至160_15之一的应用。在一些实施方案中，图4B中示出与重定向器120不相关联的第一数据传递和训练块160_i’的实例。参考图3和图4B，第一数据传递和训练块160_i'包括数据缓冲器161_i、FIFO寄存器162_i、并行器163_i、串行器 164_i和编码器165_i。
响应于来自控制逻辑190的写入命令WR或读取命令RD，编码器165_i 可以将并行器163_i和串行器164_i与数据缓冲器161_i连接。响应于FIFO 寄存器写入命令WR_FIFO或FIFO寄存器读取命令RD_FIFO，编码器165_i 可以将FIFO寄存器162_i与数据缓冲器161_i连接。
并行器163_i可以根据写入命令WR将数据信号DQi并行化为输入数据 DIN。串行器164_i可以根据读取命令RD将输出数据DOUT串行化为数据信号DQi。FIFO寄存器162_i可以响应于FIFO寄存器写入命令WR_FIFO 存储训练数据，并且可以响应于FIFO寄存器读取命令RD_FIFO输出存储数据作为训练数据。
也就是说，在写入或读取操作中，数据信号DQi可以被发送到串行器 164_i或并行器163_i而不通过FIFO寄存器162_i。FIFO寄存器162_i可以是针对训练提供的单独寄存器。在一些实施方案中，并且在详细描述内，图 4A的第一数据传递和训练块160_i以及图4B的第一数据传递和训练块 160_i'可以互换使用。
图5A示出根据本发明构思的实施方案的第一数据传递和训练块160_0 至160_15之一的另一个实例。在一些实施方案中，图5A中示出与重定向器 120相关联的第一数据传递和训练块160_j的实例。参考图3和图5A，第一数据传递和训练块160_j包括数据缓冲器161_j、先进先出(FIFO)寄存器 162_j、并行器163_j和串行器164_j。
在正常操作(例如，不训练)中，数据缓冲器161_j可以将数据信号DQj 与第四存储器焊盘104_j通信。在训练中，数据缓冲器161_j可以与第四存储器焊盘104_j传送训练数据。
数据缓冲器161_j、FIFO寄存器162_j、并行器163_j和串行器164_j可以按与参考图4A描述的相同方式操作，因此，这里将不再重复其描述。
重定向器120的第一编码器121可以位于一条路径上，数据缓冲器161_j 通过所述路径向FIFO寄存器162_j发送数据。第一编码器121可以响应于 FIFO寄存器写入命令WR_FIFO来操作。当FIFO寄存器写入命令WR_FIFO 具有第一选项时，第一编码器121可以将数据缓冲器161_j的输出发送到 FIFO寄存器162_j。
在训练中，当FIFO寄存器写入命令WR_FIFO具有第二选项时，第一编码器121可以存储从数据传递、时钟生成和训练块180_k(参考图6A)发送的训练数据，并且可以将存储的训练数据输出到第四存储器焊盘104_j。因此，可以执行与第四存储器焊盘104_j相关联的写入训练。
在训练中，当FIFO寄存器写入命令WR_FIFO具有第二选项时，FIFO 寄存器162_i可以存储从数据传递、时钟生成和训练块180_k传递的训练数据，并且可以通过第四存储器焊盘104_j输出存储的训练数据。可以通过将训练数据的输出重定向来在第六存储器焊盘106_0或106_1上执行写入训练。
在一些实施方案中，除了与存储器磁芯MC交换的信号和组件的附图标记之外，第二数据传递和训练块170_0和170_1中的与重定向器120相关联的第二数据传递和训练块可以具有与图5A所示相同的结构并且可以按与参考图5A描述的相同方式操作。也就是说，训练数据可以被重定向到第一块 160或第二块170。
图5B示出在图5A中示出的第一数据传递和训练块160_0至160_15中的另一个的应用。在一些实施例中，图5B中示出与重定向器120相关联的第一数据传递和训练块160_j'的实例。参考图3和图5B，第一数据传递和训练块160_j'包括数据缓冲器161_j、FIFO寄存器162_j、并行器163_j、串行器164_j和编码器165_j。
响应于来自控制逻辑190的写入命令WR或读取命令RD，编码器165_j 可以将并行器163_j和串行器164_j与数据缓冲器161_j连接。响应于FIFO 寄存器写入命令WR_FIFO或FIFO寄存器读取命令RD_FIFO，编码器165_j 可以将FIFO寄存器162_j的输出端与数据缓冲器161_j连接，并且可以将数据缓冲器161_j的输出端与第一编码器121连接。
并行器163_j可以根据写入命令WR将数据信号DQj并行化为输入数据 DIN。串行器164_j可以根据读取命令RD将输出数据DOUT串行化为数据信号DQj。
当FIFO寄存器写入命令WR_FIFO具有第一选项时，第一编码器121 可以将通过编码器165_j发送的训练数据从数据缓冲器161_j发送到FIFO寄存器162_j。当FIFO寄存器写入命令WR_FIFO具有第二选项时，第一编码器121可以将从数据传递、时钟生成和训练块180_k'(参考图6B)发送的训练数据发送到FIFO寄存器162_j。
FIFO寄存器162_j可以响应于FIFO寄存器写入命令WR_FIFO存储从第一编码器121发送的训练数据，并且可以响应于FIFO寄存器读取命令 RD_FIFO将存储数据作为训练数据输出到编码器165_j。
在一些实施方案中，并且在详细描述内，图5A的第一数据传递和训练块160_j以及图5B的第一数据传递和训练块160_j'可以互换使用。
图6A示出根据本发明构思的实施方案的数据传递、时钟生成和训练块 180_0和180_1之一的实例。参考图3和图6A，数据传递、时钟生成和训练块180_k包括数据缓冲器181_k、FIFO寄存器182_k、并行器183_k、读数据选通信号发生器184_k和读数据选通信号驱动器185_k。
重定向器120的第二编码器122可以位于数据缓冲器181_k与FIFO寄存器182_k之间。数据缓冲器181_k可以临时存储从第六存储器焊盘106_k 接收的数据(例如，写奇偶校验信号PARWk或训练数据)，并且可以将存储数据发送到第二编码器122。数据缓冲器181_k可以与写时钟信号WCK[0:1] 中的一个WCK同步地操作。
第二编码器122可以响应于FIFO寄存器写入命令WR_FIFO来操作。当FIFO寄存器写入命令WR_FIFO具有第一选项时或者当FIFO寄存器写入命令WR_FIFO不存在时，第二编码器122可以将从数据缓冲器181_k输出的数据发送到FIFO寄存器182_k。
当FIFO寄存器写入命令WR_FIFO具有第二选项时，第二编码器122 可以将从数据缓冲器181_k输出的数据发送到第一数据传递和训练块160_j (参考图5A)。作为另一个实例，第二编码器122可以将从数据缓冲器181_k 输出的数据发送到与重定向器120相关联的第二数据传递和训练块170_0或 170_1。
FIFO寄存器182_k可以补偿相对高速数据缓冲器181_k与相对低速存储器磁芯MC之间的速度差。在数据输入或写入操作中，响应于从控制逻辑 190发送的写入命令WR，FIFO寄存器182_k可以存储从数据缓冲器181_k 发送的数据(例如，写奇偶校验信号PARWk)，并且可以以FIFO方式将存储数据输出到并行器183_k。
响应于从控制逻辑190接收的FIFO寄存器写入命令WR_FIFO，FIFO 寄存器182_k可以存储从数据缓冲器181_k接收的数据(例如，训练数据)。 FIFO寄存器182_k可以不将存储数据发送到并行器183_k。响应于写入命令 WR，并行器183_k可以使从FIFO寄存器182_k顺序发送的数据并行化，并且可以将并行化数据作为写奇偶校验PARW的一部分输出到存储器磁芯 MC。
读数据选通信号发生器184_k可以响应于写时钟信号WCK[0:1]中的一个写时钟信号WCK来生成读数据选通信号RDQSk。响应于来自控制逻辑 190的读取命令RD或FIFO寄存器读取命令RD_FIFO，通过读数据选通信号驱动器185_k将读数据选通信号RDQSk输出到第六存储器焊盘106_k。
在一些实施方案中，数据传递、时钟生成和训练块180_0和180_1可以具有参考图6A描述的结构，并且可以以参考图6A描述的方式操作。仅与读数据选通信号RDQS2和RDQS3相关联的时钟生成块180_2和180_3可以包括图6A所示的组件中的读数据选通信号发生器184_k和读数据选通信号驱动器185_k。
图6B示出数据传递、时钟生成和训练块180_0和180_1之一的应用。参考图3和图6B，数据传递、时钟生成和训练块180_k'包括数据缓冲器 181_k、FIFO寄存器182_k、并行器183_k、读数据选通信号发生器184_k、读数据选通信号驱动器185_k以及编码器186_k。
响应于来自控制逻辑190的写入命令WR或读取命令RD，编码器186_k 可以将数据缓冲器181_k与并行器183_k连接。响应于FIFO寄存器写入命令WR_FIFO，编码器186_k可以将数据缓冲器181_k的输出发送到第二编码器122。并行器183_k可以根据写入命令WR将写奇偶校验信号PARWk 并行化为写奇偶校验PARW。
当FIFO寄存器写入命令WR_FIFO具有第一选项时，第一编码器122 可以将通过编码器186_k发送的训练数据从数据缓冲器181_k发送到FIFO 寄存器182_k。当FIFO寄存器写入命令WR_FIFO具有第二选项时，第二编码器122可以将通过编码器186_k发送的训练数据从数据缓冲器181_k发送到第一块160中的与重定向器120相关联的数据传递和训练块160_j'(参考图5B)或第二块170中的数据传递和训练块。
在一些实施方案中，并且在详细描述内，图6A的数据传递、时钟生成和训练块180_k以及图6B的数据传递、时钟生成和训练块180_k'可以互换使用。
如参考图4A至图6B所述，第三块180a可以响应于FIFO寄存器写入命令WR_FIFO将通过第六存储器焊盘106_0和106_1接收的训练数据发送到第一块160或第二块170。第一块160或第二块170的FIFO寄存器可以存储训练数据。
第一块160或第二块170的FIFO寄存器可以响应于FIFO寄存器读取命令RD_FIFO输出存储的训练数据。也就是说，在第三块180a中通过第六存储器焊盘106_0和106_1接收的训练数据可以在被重定向到第一块160或第二块170之后输出到外部。因此，可以在第六存储器焊盘106_0和106_1 上执行写入训练。
图7是示出根据本发明构思的第一实例的写入训练方法的流程图。参考图1、图3和图4A至图7，在操作S210中，控制器20可以将具有第一选项的FIFO寄存器写入命令WR_FIFO发送到半导体存储器100。FIFO寄存器写入命令WR_FIFO可以被多次发送。
控制器20可以将第一训练数据与FIFO寄存器写入命令WR_FIFO一起发送到半导体存储器100。例如，第一训练数据可以通过第四存储器焊盘 104_0至104_15和第五存储器焊盘105_0和105_1发送。半导体存储器100 可以响应于FIFO寄存器写入命令WR_FIFO将第一训练数据存储在FIFO寄存器(例如，162_i和/或162_j)中。
在操作S220中，控制器20可以将FIFO寄存器读取命令RD_FIFO发送到半导体存储器100。响应于FIFO寄存器读取命令RD_FIFO，半导体存储器100可以将存储在FIFO寄存器(例如，162_i和/或162_j)中的数据作为第二训练数据输出到控制器20。第二训练数据可以通过第四存储器焊盘 104_0至104_15和第五存储器焊盘105_0和105_1发送。FIFO寄存器读取命令RD_FIFO可以被多次发送。
操作S210和操作S220可以构成以未受妨碍的焊盘为目标的第一训练操作以输出训练数据。之后，在操作S230和操作S240中，可以在未受妨碍的焊盘上执行第二训练操作以输出训练数据。第二训练操作可以是重定向训练，其中将训练数据的输入焊盘和输出焊盘重定向。
在操作S230中，控制器20可以将具有第二选项的FIFO寄存器写入命令WR_FIFO发送到半导体存储器100。控制器20可以将第三训练数据与 FIFO寄存器写入命令WR_FIFO一起发送到半导体存储器100。例如，第三训练数据可以通过第六存储器焊盘106_0和106_1发送到半导体存储器100。 FIFO寄存器写入命令WR_FIFO可以被多次发送。
响应于具有第二选项的FIFO寄存器写入命令WR_FIFO，半导体存储器 100可以将第三训练数据存储在第一块160中的第一数据传递和训练块 160_0至160_15中的至少一个或第二块170中的第二数据传递和训练块 170_0和170_1中的至少一个的FIFO寄存器162_j中。
在操作S240中，控制器20可以将FIFO寄存器读取命令RD_FIFO发送到半导体存储器100。响应于FIFO寄存器读取命令RD_FIFO，第一数据传递和训练块160_0至160_15中的至少一个或第二块170中的第二数据传递和训练块170_0和170_1中的至少一个可以将存储在FIFO寄存器162_j 中的数据作为第四训练数据输出到控制器20。第四训练数据可以通过第四存储器焊盘104_0至104_15中的至少一个或第五存储器焊盘105_0和105_1 中的至少一个发送。FIFO寄存器读取命令RD_FIFO可以被多次发送。
图8示出控制器20将FIFO寄存器写入命令WR_FIFO发送到半导体存储器100的实例。在图8中，“CK_t”指示时钟信号CK，“CK_c”指示时钟信号CK的反转版本。“CS”是指用于选择半导体存储器100的芯片选择信号。“CMD”在概念上表示为命令和地址信号CA[0:6]，并不是指控制器20和半导体存储器100实际传达的信号。
参考图1、图3和图8，当芯片选择信号CS转变为高电平时，控制器 20可以将FIFO寄存器写入命令WR_FIFO发送到半导体存储器100。FIFO 寄存器写入命令WR_FIFO通过命令和地址信号CA[0:6]发送。可以在时钟信号CK_t或CK_c的一个周期期间发送FIFO寄存器写入命令WR_FIFO。将参考图9更全面地描述FIFO寄存器写入命令WR_FIFO。
对于写入训练，控制器20可以多次发送FIFO寄存器写入命令 WR_FIFO。图8中示出一个实例，控制器20发送FIFO寄存器写入命令 WR_FIFO两次或更多次。然而，控制器20可以发送FIFO寄存器写入命令 WR_FIFO一次以执行第一训练操作或第二训练操作。
图9示出FIFO寄存器写入命令WR_FIFO的命令和地址信号CA0至 CA6的实例。参考图8和图9，可以根据命令和地址信号CA0至CA6在时钟信号CK_t的下降沿“F”处在芯片选择信号CS具有高电平“H”之后是否具有任何值来确定FIFO寄存器写入命令WR_FIFO的选项。
例如，在时钟信号CK_t的上升沿“R”处，当芯片选择信号CS具有高电平“H”时，FIFO寄存器写入命令WR_FIFO的命令和地址信号CA0至CA6 可以顺序地具有低电平“L”、低电平“L”、低电平“L”、低电平“L”、低电平“L”、高电平“H”以及高电平“H”。
在时钟信号CK_t的下降沿“F”处，不管芯片选择信号CS(“X”)的电平如何，具有第一选项的FIFO寄存器写入命令WR_FIFO的命令和地址信号 CA0具有低电平“L”。剩余的命令和地址信号CA1至CA6可以具有对应于高电平和低电平中的任何一个的有效电平“V”。
在时钟信号CK_t的下降沿“F”处，不管芯片选择信号CS(“X”)的电平如何，具有第二选项的FIFO寄存器写入命令WR_FIFO的命令和地址信号 CA0具有高电平“H”。剩余的命令和地址信号CA1至CA6可以具有对应于高电平和低电平中的任何一个的有效电平“V”。
如参考图9所述，根据命令和地址信号CA0在时钟信号CK_t的下降沿“F”处是否具有高电平“H”或低电平“L”来选择FIFO寄存器写入命令 WR_FIFO的选项。由于不需要时钟信号CK_t的附加周期或附加焊盘，因此抑制了由FIFO寄存器写入命令WR_FIFO的选项引起的开销。
图10示出控制器20根据FIFO寄存器写入命令WR_FIFO将第一训练数据发送到半导体存储器100的实例。在一些实施方案中，图10中示出根据具有第一选项的FIFO寄存器写入命令WR_FIFO发送第一训练数据的实例。在图10中，“WCK_t”指示写时钟信号WCK[0:1]之一，并且“WCK_c”指示写时钟信号WCK_t的反转版本。
参考图1、图3、图8和图10，当在发送FIFO寄存器写入命令WR_FIFO 之后经过特定时间时，控制器20可以将多条第一训练数据发送到半导体存储器100。可以将第一训练数据与写时钟信号WCK_t或WCK_c同步地发送到半导体存储器100。
控制器20可以通过第四存储器焊盘104_0至104_15将第一训练数据的一部分作为数据信号DQ[0:15]与写时钟信号WCK_t的上升沿和下降沿同步地发送到半导体存储器100。控制器20可以通过第五存储器焊盘105_0和 105_1将第一训练数据的剩余部分作为数据掩码反转信号DQ[0:15]与写时钟信号WCK_t的上升沿和下降沿同步地发送到半导体存储器100。
图10中示出一个实施方案，第一训练数据不通过第六存储器焊盘106_0 和106_1或作为写奇偶校验信号PARW[0:1]发送到半导体存储器100。然而，可以改变控制器20以通过第六存储器焊盘106_0和106_1将第一训练数据的另一部分或伪数据作为写奇偶校验信号PARW[0:1]发送到半导体存储器 100。
图11示出控制器20将FIFO寄存器读取命令RD_FIFO发送到半导体存储器100的实例。在图11中，“CK_t”指示时钟信号CK，“CK_c”指示时钟信号CK的反转版本。“CS”是指用于选择半导体存储器100的芯片选择信号。“CMD”在概念上表示为命令和地址信号CA[0:6]，并不是指控制器20和半导体存储器100实际传达的信号。
参考图1、图3和图11，当芯片选择信号CS转变为高电平时，控制器20可以将FIFO寄存器读取命令RD_FIFO发送到半导体存储器100。FIFO 寄存器读取命令RD_FIFO通过命令和地址信号CA[0:6]发送。可以在时钟信号CK_t或CK_c的一个周期期间发送FIFO寄存器读取命令RD_FIFO。将参考图12更全面地描述FIFO寄存器读取命令RD_FIFO。
对于写入训练，控制器20可以多次发送FIFO寄存器读取命令 RD_FIFO。图11中示出一个实例，控制器20发送FIFO寄存器读取命令 RD_FIFO两次或更多次。然而，控制器20可以发送FIFO寄存器读取命令 RD_FIFO一次以执行第一训练操作或第二训练操作。
图12示出FIFO寄存器读取命令RD_FIFO的命令和地址信号CA0至 CA6的实例。参考图11和图12，在时钟信号CK_t的上升沿“R”处，当芯片选择信号CS具有高电平“H”时，FIFO寄存器读取命令RD_FIFO的命令和地址信号CA0至CA6可以顺序地具有低电平“L”、低电平“L”、低电平“L”、低电平“L”、低电平“L”、高电平“H”以及低电平“L”。
在时钟信号CK_t的下降沿“F”处，不管芯片选择信号CS(“X”)的电平如何，FIFO寄存器读取命令RD_FIFO的命令和地址信号CA0至CA6可以具有对应于高电平和低电平中的任何一个的有效值“V”。例如，没有选项的 FIFO寄存器读取命令RD_FIFO可以不与时钟信号CK_t的下降沿相关联。
图13示出半导体存储器100根据FIFO寄存器读取命令RD_FIFO将第二训练数据发送到控制器20的实例。在一些实施方案中，图13中示出在具有第一选项的FIFO寄存器写入命令WR_FIFO之后根据FIFO寄存器读取命令RD_FIFO发送第二训练数据的实例。在图13中，“WCK_t”指示写时钟信号WCK[0:1]之一，并且“WCK_c”指示写时钟信号WCK_t的反转版本。
参考图1、图3、图11和图13，半导体存储器100可以接收FIFO寄存器读取命令RD_FIFO，并且可以在经过特定时间时将第二训练数据发送到控制器20。第二训练数据可以与通过第六存储器焊盘106_0和106_1输出的读数据选通信号RDQS[0:1](或RDQS0和RDQS1)或通过第六存储器焊盘 106_2和106_3输出的读数据选通信号RDQS2和RDQS3同步地发送。
半导体存储器100可以通过第四存储器焊盘104_0至104_15将第二训练数据的一部分作为数据信号DQ[0:15]与读数据选通信号RDQS[0:1]的上升沿和下降沿同步地发送到控制器20。半导体存储器100可以通过第五存储器焊盘105_0和105_1将第二训练数据的剩余部分作为读奇偶校验信号 PARR[0:1]与读数据选通信号RDQS[0:1]的上升沿和下降沿同步地发送到控制器20。
图14示出控制器20根据FIFO寄存器写入命令WR_FIFO将第三训练数据发送到半导体存储器100的实例。在一些实施方案中，图14中示出根据具有第二选项的FIFO寄存器写入命令WR_FIFO发送第三训练数据的实例。在图14中，“WCK_t”指示写时钟信号WCK[0:1]之一，并且“WCK_c”指示写时钟信号WCK_t的反转版本。
参考图1、图3、图8和图14，控制器20可以发送FIFO寄存器写入命令WR_FIFO，并且可以在经历特定时间时将第三训练数据发送到半导体存储器100。可以将第三训练数据与写时钟信号WCK_t或WCK_c同步地发送到半导体存储器100。
控制器20可以通过第六存储器焊盘106_0和106_1将第三训练数据作为写奇偶校验信号PARW[0:1]与写时钟信号WCK_t的上升沿和下降沿同步地发送到半导体存储器100。图14中示出一个实施方案，第三训练数据不通过第四存储器焊盘104_0至104_15和第五存储器焊盘105_0和105_1发送到半导体存储器100。然而，可以改变控制器20以通过第四存储器焊盘104_0 至104_15和第五存储器焊盘105_0和105_1将第三训练数据的另一部分或伪数据发送到半导体存储器100。
图15示出半导体存储器100根据FIFO寄存器读取命令RD_FIFO将第四训练数据发送到控制器20的实例。在一些实施方案中，图15中示出在具有第二选项的FIFO寄存器写入命令WR_FIFO之后根据FIFO寄存器读取命令RD_FIFO发送第四训练数据的实例。在图15中，“WCK_t”指示写时钟信号WCK[0:1]之一，并且“WCK_c”指示写时钟信号WCK_t的反转版本。
参考图1、图3、图11和图15，半导体存储器100可以接收FIFO寄存器读取命令RD_FIFO，并且可以在经过特定时间时将第四训练数据发送到控制器20。第四训练数据可以与通过第六存储器焊盘106_0和106_1输出的读数据选通信号RDQS[0:1](或RDQS0和RDQS1)或通过第六存储器焊盘 106_2和106_3输出的读数据选通信号RDQS2和RDQS3同步地发送。
半导体存储器100可以通过选自数据信号DQ[0:15]和读奇偶校验信号PARR[0:1]的至少一者将第四训练数据与读数据选通信号RDQS[0:1]的上升沿和下降沿同步地发送到控制器20。未选自数据信号DQ[0:15]和读奇偶校验信号PARR[0:1]的信号可以不用于发送第四训练数据。
在一些实施方案中，通过一个第六存储器焊盘106_0或106_1接收的第三训练数据可以通过两个或更多个焊盘输出。例如，第四存储器焊盘104_0 至104_15和第五存储器焊盘105_0和105_1可以将第四训练数据(或第四训练数据的复本)作为数据信号DQ[0:15]和读奇偶校验信号PARR[0:1]输出。
图16A示出根据本发明构思的实施方案的第二数据传递和训练块170_0 和170_1之一的实例。在一些实施方案中，图16A中示出与重定向器120 不相关联的第二数据传递和训练块170_m的实例。参考图3和图16A，第二数据传递和训练块170_m包括数据缓冲器171_m、先进先出(FIFO)寄存器172_m、并行器173_m和串行器174_m。
在正常操作(例如，不训练)中，数据缓冲器171_m可以将写奇偶校验信号PARWm和数据掩码反转信号DMIm与第五存储器焊盘105_m进行通信。在训练中，数据缓冲器171_m可以与第五存储器焊盘105_m传送训练数据。
在一些实施方案中，第二数据传递和训练块170_m可以以与参考图4A 描述的第一数据传递和训练块160_i相同的方式操作，因此，这里将不再重复其描述。
在一些实施方案中，除了与存储器磁芯MC交换的信号和组件的附图标记之外，第一数据传递和训练块160_0至160_15中的不与重定向器120相关联的第一数据传递和训练块可以具有与图16A所示相同的结构并且可以以与参考图16A描述的相同方式操作。
图16B示出根据本发明构思的实施方案的第二数据传递和训练块170_0 和170_1之一的另一个实例。在一些实施方案中，图16B中示出与重定向器 120不相关联的第二数据传递和训练块170_m'的实例。参考图3和图16B，第二数据传递和训练块170_m'包括数据缓冲器171_m、FIFO寄存器172_m、并行器173_m、串行器174_m和编码器175_m。
在一些实施方案中，第二数据传递和训练块170_m'可以以与参考图4B 描述的第一数据传递和训练块160_i'相同的方式操作，因此，这里将不再重复其描述。
在一些实施方案中，除了与存储器磁芯MC交换的信号和组件的附图标记之外，第一数据传递和训练块160_0至160_15中的不与重定向器120相关联的第一数据传递和训练块可以具有与图16B所示相同的结构并且可以以与参考图16B描述的相同方式操作。
在一些实施方案中，在详细描述中，图16A的第二数据传递和训练块 170_m以及图16B的第二数据传递和训练块170_m'可以互换使用。
图17A示出根据本发明构思的实施方案的第二数据传递和训练块170_0 和170_1之一的实例。在一些实施方案中，图17A中示出与重定向器120 相关联的第二数据传递和训练块170_n的实例。参考图3和图17A，第二数据传递和训练块170_n包括数据缓冲器171_n、先进先出(FIFO)寄存器 172_n、并行器173_n和串行器174_n。
在正常操作(不训练)中，数据缓冲器171_n可以将写奇偶校验信号 PARRn和数据掩码反转信号DMIn与第五存储器焊盘105_n进行通信。在训练中，数据缓冲器171_n可以与第五存储器焊盘105_n传送训练数据。
数据缓冲器171_n、FIFO寄存器172_n、并行器173_n和串行器174_n 可以以与参考图4A描述的相同方式操作，因此，这里将不再重复其描述。
重定向器120的第三编码器123可以位于一条路径上，FIFO寄存器 172_n通过所述路径向数据缓冲器171_n发送数据。第三编码器123可以响应于FIFO寄存器读取命令RD_FIFO来操作。当FIFO寄存器读取命令 RD_FIFO具有第一选项时，第三编码器123可以将FIFO寄存器172_n的输出发送到数据缓冲器171_n。
当FIFO寄存器读取命令RD_FIFO具有第二选项时，第三编码器123 可以将从数据传递、时钟生成和训练块180_o(参考图18B)发送的数据(例如，训练数据)发送到数据缓冲器171_n。
也就是说，如果在具有第一选项的FIFO寄存器读取命令RD_FIFO之后接收到FIFO寄存器写入命令WR_FIFO，则数据缓冲器171_n可以将从FIFO 寄存器172_n发送的训练数据输出到第五存储器焊盘105_n。因此，执行与第五存储器焊盘105_n相关联的写入训练。
如果在具有第二选项的FIFO寄存器读取命令RD_FIFO之后接收到FIFO寄存器写入命令WR_FIFO，则数据缓冲器171_n可以将从数据传递、时钟生成和训练块180_o(参考图18A)发送的训练数据输出到第五存储器焊盘105_n。可以通过将训练数据的输出重定向来在第六存储器焊盘106_0 或106_1上执行写入训练。
在一些实施方案中，除了与存储器磁芯MC交换的信号和组件的附图标记之外，第一数据传递和训练块160_0至160_15中的与重定向器120相关联的第一数据传递和训练块可以具有与图17A所示相同的结构并且可以以与参考图17A描述的相同方式操作。也就是说，训练数据可以被重定向到第一块160或第二块170。
图17B示出根据本发明构思的实施方案的第二数据传递和训练块170_0 和170_1之一的实例。在一些实施方案中，图17B中示出与重定向器120相关联的第二数据传递和训练块170_n'的实例。参考图3和图17B，第二数据传递和训练块170_n'包括数据缓冲器171_n、FIFO寄存器172_n、并行器 173_n、串行器174_n和编码器175_n。
响应于来自控制逻辑190的写入命令WR或读取命令RD，编码器175_n 可以将并行器173_n和串行器174_n与数据缓冲器171_n连接。响应于FIFO 寄存器写入命令WR_FIFO或FIFO寄存器读取命令RD_FIFO，编码器175_n 可以将数据缓冲器171_n的输出端与FIFO寄存器172_n连接，并且可以将通过第三编码器123发送的训练数据发送到数据缓冲器171_n。
并行器173_n可以根据写入命令WR将数据掩码反转信号DMIn并行化为数据掩码反转信号DMI。串行器174_n可以根据读取命令RD将读奇偶校验PARR串行化为读奇偶校验信号PARRn。
当FIFO寄存器读取命令RD_FIFO具有第一选项时，第三编码器123 可以通过编码器175_n将从FIFO寄存器172_n发送的训练数据发送到数据缓冲器171_n。当FIFO寄存器读取命令RD_FIFO具有第二选项时，第三编码器123可以将从数据传递、时钟生成和训练块180_o(参考图18B)发送的训练数据发送到数据缓冲器171_n。
在一些实施方案中，并且在详细描述内，图17A的第二数据传递和训练块170_n以及图17B的第二数据传递和训练块170_n'可以互换使用。
图18A示出根据本发明构思的实施方案的数据传递、时钟生成和训练块180_0和180_1之一的实例。参考图3和图18A，数据传递、时钟生成和训练块180_o包括数据缓冲器181_o、FIFO寄存器182_o、并行器183_o、读数据选通信号发生器184_o和读数据选通信号驱动器185_o。
重定向器120的第四编码器124可以位于数据缓冲器181_o与FIFO寄存器182_o之间。数据缓冲器181_o可以临时存储从第六存储器焊盘106_o 接收的数据(例如，写奇偶校验信号PARWo或训练数据)，并且可以将存储数据发送到第四编码器124。数据缓冲器181_o可以与写时钟信号WCK[0:1] 中的一个WCK同步地操作。
第四编码器124可以响应于FIFO寄存器读取命令RD_FIFO来操作。当 FIFO寄存器读取命令RD_FIFO具有第一选项时或者当FIFO寄存器读取命令RD_FIFO不存在时，第四编码器124可以连接数据缓冲器181_o和FIFO 寄存器182_o。
当FIFO寄存器读取命令RD_FIFO具有第二选项时，第四编码器124 可以连接FIFO寄存器182_o和图17A的第二数据传递和训练块170_n。例如，第四编码器124可以将从FIFO寄存器182_o发送的数据(例如，训练数据)发送到与重定向器120相关联的第二数据传递和训练块170_n。
作为另一个实例，第四编码器124可以将从FIFO寄存器182_o发送的数据(例如，训练数据)发送到第一数据传递和训练块160_0至160_15中的与重定向器120相关联的第一数据传递和训练块。
在正常操作(例如，不训练)中，数据缓冲器181_o可以从第六存储器焊盘106_o接收写奇偶校验信号PARWo。在训练中，数据缓冲器181_o可以从第六存储器焊盘106_o接收训练数据。当不管训练而输出数据时，读数据选通信号驱动器185_o可以输出读数据选通信号RDQSo。
FIFO寄存器182_o、并行器183_o、读数据选通信号发生器184_o和读数据选通信号驱动器185_o的操作与参考图6A描述的相同，因此，这里将不再重复其描述。
在一些实施方案中，数据传递、时钟生成和训练块180_0和180_1可以具有参考图18A描述的结构，并且可以以参考图18A描述的方式操作。与读数据选通信号RDQS2和RDQS3相关联的时钟生成块180_2和180_3可以包括图18A所示的组件中的读数据选通信号发生器184_o和读数据选通信号驱动器185_o。
图18B示出根据本发明构思的实施方案的数据传递、时钟生成和训练块 180_0和180_1之一的应用。参考图3和图18B，数据传递、时钟生成和训练块180_o'包括数据缓冲器181_o、FIFO寄存器182_o、并行器183_o、读数据选通信号发生器184_o、读数据选通信号驱动器185_o以及编码器 186_o。
响应于来自控制逻辑190的写入命令WR，编码器186_o可以将数据缓冲器181_o与并行器183_o连接。响应于FIFO寄存器写入命令WR_FIFO，编码器186_o可以将数据缓冲器181_o的输出发送到第四编码器124。并行器183_o可以根据写入命令WR将写奇偶校验信号PARWo并行化为写奇偶校验PARW。
当FIFO寄存器读取命令RD_FIFO具有第一选项时，FIFO寄存器182_o 可能不操作。作为另一个实例，FIFO寄存器182_o可以输出存储的训练数据，并且第四编码器124可以阻止从FIFO寄存器182_o输出的训练数据。
当FIFO寄存器读取命令RD_FIFO具有第二选项时，FIFO寄存器182_o 可以输出存储的训练数据。第四编码器124可以将从FIFO寄存器182_o输出的训练数据发送到第一块160中的与重定向器120相关联的的数据传递和训练块或第二块170中的数据传递和训练块170_n'。
在一些实施方案中，在详细描述中，图18A的数据传递、时钟生成和训练块180_o以及图18B的数据传递、时钟生成和训练块180_o'可以互换使用。
如参考图16A至图18B所述，第三块180a可以响应于FIFO寄存器写入命令WR_FIFO将通过第六存储器焊盘106_0和106_1接收的训练数据存储在FIFO寄存器中。第三块180a可以根据FIFO寄存器读取命令RD_FIFO 将存储的训练数据发送到第一块160或第二块170。
第一块160或第二块170可以输出从第三块180a发送的训练数据。也就是说，在第三块180a中通过第六存储器焊盘106_0和106_1接收的训练数据可以在被重定向到第一块160或第二块170之后输出到外部。因此，可以在第六存储器焊盘106_0和106_1上执行写入训练。
图19是示出根据本发明构思的实施方案的写入训练方法的流程图。参考图1、图3和图16A至图19，在操作S310中，控制器20可以将FIFO寄存器写入命令WR_FIFO发送到半导体存储器100。控制器20可以将第一训练数据与FIFO寄存器写入命令WR_FIFO一起发送到半导体存储器100。
例如，第一训练数据可以通过第四存储器焊盘104_0至104_15和第五存储器焊盘105_0和105_1发送。半导体存储器100可以响应于FIFO寄存器写入命令WR_FIFO将第一训练数据存储在FIFO寄存器172_m和172_n 中。
在操作S320中，控制器20可以将具有第一选项的FIFO寄存器读取命令RD_FIFO发送到半导体存储器100。响应于FIFO寄存器读取命令 RD_FIFO，半导体存储器100可以将存储在FIFO寄存器172_m和/或172_n 中的数据作为第二训练数据输出到控制器20。第二训练数据可以通过第四存储器焊盘104_0至104_15和第五存储器焊盘105_0和105_1发送。
操作S310和操作S320可以构成以未受妨碍的焊盘为目标的第一训练操作以输出训练数据。之后，在操作S330和操作S340中，可以在受妨碍的焊盘上执行第二训练操作以输出训练数据。第二训练操作可以是重定向训练，其中将训练数据的输入焊盘和输出焊盘重定向。
在操作S330中，控制器20可以将FIFO寄存器写入命令WR_FIFO发送到半导体存储器100。控制器20可以将第三训练数据与FIFO寄存器写入命令WR_FIFO一起发送到半导体存储器100。例如，第三训练数据可以通过第六存储器焊盘106_0和106_1发送到半导体存储器100。半导体存储器 100可以响应于FIFO寄存器写入命令WR_FIFO将第三训练数据存储在FIFO寄存器182_o中。
在操作S340中，控制器20可以将具有第二选项的FIFO寄存器读取命令RD_FIFO发送到半导体存储器100。响应于具有第二选项的FIFO寄存器读取命令RD_FIFO，第一数据传递和训练块160_0至160_15中的至少一个或第二块170中的第二数据传递和训练块170_0和170_1中的至少一个可以将存储在第三块180a的FIFO寄存器182_o中的第三训练数据作为第四训练数据输出到控制器20。第四训练数据可以通过第四存储器焊盘104_0至 104_15中的至少一个或第五存储器焊盘105_0和105_1中的至少一个输出。
图20示出FIFO寄存器写入命令WR_FIFO的命令和地址信号CA0至 CA6的实例。参考图11和图20，在时钟信号CK_t的上升沿“R”处，当芯片选择信号CS具有高电平“H”时，FIFO寄存器写入命令WR_FIFO的命令和地址信号CA0至CA6可以顺序地具有低电平“L”、低电平“L”、低电平“L”、低电平“L”、低电平“L”、高电平“H”以及低电平“L”。
在时钟信号CK_t的下降沿“F”处，不管芯片选择信号CS(“X”)的电平如何，FIFO寄存器写入命令WR_FIFO的命令和地址信号CA0至CA6可以具有对应于高电平和低电平中的任何一个的有效值“V”。例如，没有选项的 FIFO寄存器写入命令WR_FIFO可以不与时钟信号CK_t的下降沿相关联。
图21示出FIFO寄存器读取命令RD_FIFO的命令和地址信号CA0至 CA6的实例。参考图8和图21，可以根据命令和地址信号CA0至CA6在时钟信号CK_t的下降沿“F”处在芯片选择信号CS具有高水平“H”之后是否具有任何值来确定FIFO寄存器读取命令RD_FIFO的选项。
例如，在时钟信号CK_t的上升沿“R”处，当芯片选择信号CS具有高电平“H”时，FIFO寄存器读取命令RD_FIFO的命令和地址信号CA0至CA6 可以顺序地具有低电平“L”、低电平“L”、低电平“L”、低电平“L”、低电平“L”、高电平“H”以及高电平“H”。
在时钟信号CK_t的下降沿“F”处，不管芯片选择信号CS(“X”)的电平如何，具有第一选项的FIFO寄存器写入命令WR_FIFO的命令和地址信号 CA0具有低电平“L”。剩余的命令和地址信号CA1至CA6可以具有对应于高电平和低电平中的任何一个的有效电平“V”。
在时钟信号CK_t的下降沿“F”处，不管芯片选择信号CS(“X”)的电平如何，具有第二选项的FIFO寄存器读取命令RD_FIFO的命令和地址信号 CA0具有高电平“H”。剩余的命令和地址信号CA1至CA6可以具有对应于高电平和低电平中的任何一个的有效电平“V”。
如参考图21所述，根据命令和地址信号CA0在时钟信号CK_t的下降沿“F”处是否具有高电平“H”或低电平“L”来选择FIFO寄存器读取命令 RD_FIFO的选项。由于不需要时钟信号CK_t的附加周期或附加焊盘，因此抑制了由FIFO寄存器写入命令WR_FIFO的选项引起的开销。
在一些实施方案中，根据FIFO寄存器写入命令WR_FIFO的第一训练数据流可以与图10所示的相同。根据具有第一选项的FIFO寄存器读取命令 RD_FIFO的第二训练数据流可以与图13所示的相同。
根据FIFO寄存器写入命令WR_FIFO的第三训练数据流可以与图14所示的相同。根据具有第二选项的FIFO寄存器读取命令RD_FIFO的第四训练数据流可以与图15所示的相同。
图22是示出根据本发明构思的实施方案的写入训练方法的流程图。参考图1、图3、图16A至图18B和图22，在操作S410中，控制器20可以将 FIFO寄存器写入命令WR_FIFO发送到半导体存储器100。控制器20可以将第一训练数据与FIFO寄存器写入命令WR_FIFO一起发送到半导体存储器100。
例如，第一训练数据可以通过第四存储器焊盘104_0至104_15、第五存储器焊盘105_0和105_1以及第六存储器焊盘106_0和106_1发送。半导体存储器100可以响应于FIFO寄存器写入命令WR_FIFO将第一训练数据存储在FIFO寄存器172_m、172_n和/或182_o中。
在操作S420中，控制器20可以将具有第一选项的FIFO寄存器读取命令RD_FIFO发送到半导体存储器100。根据FIFO寄存器读取命令RD_FIFO，半导体存储器100可以将存储的第一训练数据中的对应于第四存储器焊盘 104_0至104_15和第五存储器焊盘105_0和105_1的部分数据作为第二训练数据输出到控制器20。第二训练数据可以通过第四存储器焊盘104_0至 104_15和第五存储器焊盘105_0和105_1发送。
在操作S430中，控制器20可以将具有第二选项的FIFO寄存器读取命令RD_FIFO发送到半导体存储器100。响应于具有第二选项的FIFO寄存器读取命令RD_FIFO，第一数据传递和训练块160_0至160_15中的至少一个或第二块170中的第二数据传递和训练块170_0和170_1中的至少一个可以将存储在第三块180a的FIFO寄存器182_o中的第一训练数据的剩余部分数据作为第四训练数据输出到控制器20。
第四训练数据可以通过第四存储器焊盘104_0至104_15中的至少一个或第五存储器焊盘105_0和105_1中的至少一个输出。也就是说，根据图22 所示的第三实施方案，可以将第一训练数据和第三训练数据同时发送到半导体存储器100。
图23示出根据FIFO寄存器写入命令WR_FIFO将第一训练数据和第三训练数据发送到半导体存储器100的实例。在图23中，“WCK_t”指示写时钟信号WCK[0:1]之一，并且“WCK_c”指示写时钟信号WCK_t的反转版本。
参考图1、图3、图11和图23，当在发送FIFO寄存器写入命令WR_FIFO 之后经过特定时间时，控制器20可以将第一训练数据和第三训练数据发送到半导体存储器100。控制器20可以通过第四存储器焊盘104_0至104_15 将第一训练数据的一部分作为数据信号DQ[0:15]与写时钟信号WCK_t的上升沿和下降沿同步地发送到半导体存储器100。
控制器20可以通过第五存储器焊盘105_0和105_1将第一训练数据的剩余部分作为数据掩码反转信号DMI[0:1]与写时钟信号WCK_t的上升沿和下降沿同步地发送到半导体存储器100。控制器20可以通过第六存储器焊盘 106_0和106_1将第三训练数据作为写奇偶校验信号PARW[0:1]与写时钟信号WCK_t的上升沿和下降沿同步地发送到半导体存储器100。
在一些实施方案中，根据具有第一选项的FIFO寄存器读取命令 RD_FIFO的第二训练数据流可以与图13所示的相同。根据具有第二选项的 FIFO寄存器读取命令RD_FIFO的第四训练数据流可以与图15所示的相同。
图24是示出根据本发明构思的实施方案的写入训练方法的流程图。参考图1、图3和图24，在操作S510中，控制器20可以对半导体存储器100 的模式寄存器110进行编程。例如，控制器20可以对模式寄存器110进行编程，使得FIFO寄存器写入命令WR_FIFO的选项或FIFO寄存器读取命令 RD_FIFO的选项被设置为第一选项。然后，根据经编程的选项执行训练。
在操作S520中，控制器20可以将FIFO寄存器写入命令WR_FIFO发送到半导体存储器100。根据FIFO寄存器写入命令WR_FIFO，控制器20 可以将第一训练数据发送到半导体存储器100。第一训练数据可以通过第四存储器焊盘104_0至104_15和第五存储器焊盘105_0和105_1发送，如参考图10所述。
在操作S530中，控制器20可以将FIFO寄存器读取命令RD_FIFO发送到半导体存储器100。根据FIFO寄存器读取命令RD_FIFO，半导体存储器100可以将第二训练数据发送到控制器20。第二训练数据可以通过第四存储器焊盘104_0至104_15和第五存储器焊盘105_0和105_1发送，如参考图13所述。
在操作S540中，控制器20可以对半导体存储器100的模式寄存器110 进行编程。例如，控制器20可以对模式寄存器110进行编程，使得FIFO寄存器写入命令WR_FIFO的选项或FIFO寄存器读取命令RD_FIFO的选项被设置为第二选项。之后，根据编程选项继续训练。
在操作S550中，控制器20可以将FIFO寄存器写入命令WR_FIFO发送到半导体存储器100。根据FIFO寄存器写入命令WR_FIFO，控制器20 可以将第三训练数据发送到半导体存储器100。第三训练数据可以通过第六存储器焊盘106_0和106_1发送，如参考图14所述。
在操作S560中，控制器20可以将FIFO寄存器读取命令RD_FIFO发送到半导体存储器100。根据FIFO寄存器读取命令RD_FIFO，半导体存储器100可以将第四训练数据发送到控制器20。第四训练数据可以通过选自第四存储器焊盘104_0至104_15和第五存储器焊盘105_0和105_1的至少一个焊盘发送，如参考图15所述。
图25是示出根据本发明构思的实施方案的写入训练方法的流程图。参考图1、图3和图25，在操作S610中，控制器20可以对半导体存储器100 的模式寄存器110进行编程。例如，控制器20可以对模式寄存器110进行编程，使得FIFO寄存器读取命令RD_FIFO的选项被设置为第一选项。
在操作S620中，控制器20可以将FIFO寄存器写入命令WR_FIFO发送到半导体存储器100。根据FIFO寄存器写入命令WR_FIFO，控制器20 可以将第一训练数据发送到半导体存储器100。第一训练数据可以通过第四存储器焊盘104_0至104_15、第五存储器焊盘105_0和105_1以及第六存储器焊盘106_0和106_1发送，如参考图23所述。
在操作S630中，控制器20可以将FIFO寄存器读取命令RD_FIFO发送到半导体存储器100。根据FIFO寄存器读取命令RD_FIFO，半导体存储器100可以将第二训练数据发送到控制器20。第二训练数据可以通过第四存储器焊盘104_0至104_15和第五存储器焊盘105_0和105_1发送，如参考图13所述。
在操作S640中，控制器20可以对半导体存储器100的模式寄存器110 进行编程。例如，控制器20可以对模式寄存器110进行编程，使得FIFO寄存器读取命令RD_FIFO的选项被设置为第二选项。根据编程选项继续训练。
在操作S650中，控制器20可以将FIFO寄存器读取命令RD_FIFO发送到半导体存储器100。根据FIFO寄存器读取命令RD_FIFO，半导体存储器100可以将第四训练数据发送到控制器20。第四训练数据可以通过选自第四存储器焊盘104_0至104_15和第五存储器焊盘105_0和105_1的至少一个焊盘发送，如参考图15所述。
图26A示出根据本发明构思的实施方案的第一数据传递和训练块160_0 至160_15之一的另一个实例。在一些实施方案中，图26A中示出与重定向器120相关联的第一数据传递和训练块160_p的实例。参考图3和图26A，第一数据传递和训练块160_p包括数据缓冲器161_p、先进先出(FIFO)寄存器162_p、并行器163_p和串行器164_p。
在正常操作(例如，不训练)中，数据缓冲器161_p可以将数据信号 DQp与第四存储器焊盘104_p通信。在训练中，数据缓冲器161_p可以与第四存储器焊盘104_p传送训练数据。
数据缓冲器161_p、FIFO寄存器162_p、并行器163_p和串行器164_p 可以以与参考图5A描述的相同方式操作，因此，这里将不再重复其描述。
在一些实施方案中，第一数据传递和训练块160_p可以根据一个FIFO 寄存器写入命令WR_FIFO和一个FIFO寄存器读取命令RD_FIFO来与数据传递、时钟生成和训练块180_k(参考图6A)一起完成训练。
在训练中，当发送FIFO寄存器写入命令WR_FIFO时，控制器20可以将训练数据发送到第四存储器焊盘104_0至104_15、第五存储器焊盘105_0 和105_1以及第六存储器焊盘106_0至106_3。也就是说，控制器20可以将训练数据发送到用于训练的所有焊盘。
如果接收到FIFO寄存器写入命令WR_FIFO，则数据传递、时钟生成和训练块180_k可以将训练数据(例如，第一组合训练数据)输出到第五编码器125。此外，数据缓冲器161_p可以将通过第四存储器焊盘104_p接收的训练数据(例如，第二组合训练数据)输出到第五编码器125。
如果接收到FIFO寄存器写入命令WR_FIFO，则第五编码器125可以对多条第一组合训练数据和第二组合训练数据执行编码。例如，第五编码器125 可以对多条第一组合训练数据和第二组合训练数据执行XOR运算。第五编码器125可以将编码结果(例如，第三组合数据)存储在FIFO寄存器162_p 中。
如果接收到FIFO寄存器读取命令RD_FIFO，则FIFO寄存器162_p可以将存储数据作为第四组合数据输出到数据缓冲器161_p。数据缓冲器161_p 可以通过第四存储器焊盘104_p发送第四组合数据。
也就是说，第一数据传递和训练块160_0至160_15、第二数据传递和训练块170_0和170_1以及数据传递、时钟生成和训练块180_0和180_1可以根据一个无选项(即，没有或不管如本文所述的第一选项或第二选项)的 FIFO寄存器写入命令WR_FIFO和一个无选项(即，没有或不管如本文所述的第一选项或第二选项)的FIFO寄存器读取命令RD_FIFO执行(或完成) 训练。
图26B示出在图25中示出的第一数据传递和训练块160_0至160_15 中的另一个的应用。在一些实施方案中，图26B中示出与重定向器120相关联的第一数据传递和训练块160_p'的实例。参考图3和图26B，第一数据传递和训练块160_p'包括数据缓冲器161_p、FIFO寄存器162_p、并行器163_p、串行器164_p和编码器165_p。
响应于来自控制逻辑190的写入命令WR或读取命令RD，编码器165_p 可以将并行器163_p和串行器164_p与数据缓冲器161_p连接。响应于FIFO 寄存器写入命令WR_FIFO或FIFO寄存器读取命令RD_FIFO，编码器165_p 可以将FIFO寄存器162_p的输出端与数据缓冲器161_p连接，并且可以将数据缓冲器161_p的输出端与第五编码器125连接。
并行器163_p可以根据写入命令WR将数据信号DQp并行化为输入数据DIN。串行器164_p可以根据读取命令RD将输出数据DOUT串行化为数据信号DQp。
如果接收到FIFO寄存器写入命令WR_FIFO，则数据传递、时钟生成和训练块180_k'(参考图6B)可以将训练数据(例如，第一组合训练数据) 输出到第五编码器125。此外，数据缓冲器161_p可以将通过第四存储器焊盘104_p接收的训练数据(例如，第二组合训练数据)作为数据信号DQp 输出到第五编码器125。
如果接收到FIFO寄存器写入命令WR_FIFO，则第五编码器125可以对多条第一组合训练数据和第二组合训练数据执行编码。例如，第五编码器125 可以对多条第一组合训练数据和第二组合训练数据执行XOR运算。第五编码器125可以将编码结果(例如，第三组合数据)存储在FIFO寄存器162_p 中。
如果接收到FIFO寄存器读取命令RD_FIFO，则FIFO寄存器162_p可以将存储数据作为第四组合数据输出到数据缓冲器161_p。数据缓冲器161_p 可以通过第四存储器焊盘104_p发送第四组合数据作为数据信号DQp。
图27A示出根据本发明构思的实施方案的第二数据传递和训练块170_0 和170_1之一的实例。在一些实施方案中，图27A中示出与重定向器120 相关联的第二数据传递和训练块170_q的实例。参考图3和图27A，第二数据传递和训练块170_q包括数据缓冲器171_q、先进先出(FIFO)寄存器 172_q、并行器173_q和串行器174_q。
在正常操作(例如，不训练)中，数据缓冲器171_q可以将读奇偶校验信号PARWq和数据掩码反转信号DMIq与第五存储器焊盘105_q进行通信。在训练中，数据缓冲器171_q可以与第五存储器焊盘105_q传送训练数据。
数据缓冲器171_q、FIFO寄存器172_q、并行器173_q和串行器174_q 可以以与参考图4A描述的相同方式操作，因此，这里将不再重复其描述。
在一些实施方案中，第二数据传递和训练块170_q可以根据一个FIFO 寄存器写入命令WR_FIFO和一个FIFO寄存器读取命令RD_FIFO来与数据传递、时钟生成和训练块180_o(参考图18A)一起完成训练。
当发送FIFO寄存器写入命令WR_FIFO时，控制器20可以将训练数据发送到第四存储器焊盘104_0至104_15、第五存储器焊盘105_0和105_1 以及第六存储器焊盘106_0至106_3。也就是说，控制器20可以将训练数据发送到用于训练的所有焊盘。
如果接收到FIFO寄存器写入命令WR_FIFO，则数据传递、时钟生成和训练块180_o可以将训练数据(例如，第一组合训练数据)存储在FIFO寄存器182_o中。此外，数据缓冲器171_q可以将通过第五存储器焊盘105_q 接收的训练数据(例如，第二组合训练数据)存储在FIFO寄存器172_q中。
如果接收到FIFO寄存器读取命令RD_FIFO，则数据传递、时钟生成和训练块180_o可以将第一组合训练数据输出到第五编码器125。FIFO寄存器 172_q可以将第二组合训练数据输出到第五编码器125。
第五编码器125可以对多条第一组合训练数据和第二组合训练数据执行编码。例如，第五编码器125可以对多条第一组合训练数据和第二组合训练数据执行XOR运算。第五编码器125可以通过数据缓冲器171_q将编码结果(例如，第三组合数据)输出到第五存储器焊盘105_q。
也就是说，第一数据传递和训练块160_0至160_15、第二数据传递和训练块170_0和170_1以及数据传递、时钟生成和训练块180_0和180_1可以根据一个无选项(即，没有或不管如本文所述的第一选项或第二选项)的 FIFO寄存器写入命令WR_FIFO和一个无选项(即，没有或不管如本文所述的第一选项或第二选项)的FIFO寄存器读取命令RD_FIFO执行(或完成) 训练。
图27B示出根据本发明构思的实施方案的第二数据传递和训练块170_0 和170_1之一的实例。在一些实施方案中，图27B中示出与重定向器120相关联的第二数据传递和训练块170_q'的实例。参考图3和图27B，第二数据传递和训练块170_q'包括数据缓冲器171_q、FIFO寄存器172_q、并行器 173_q、串行器174_q和编码器175_q。
响应于来自控制逻辑190的写入命令WR或读取命令RD，编码器175_q 可以将并行器173_q和串行器174_q与数据缓冲器171_q连接。响应于FIFO 寄存器写入命令WR_FIFO或FIFO寄存器读取命令RD_FIFO，编码器175_q 可以将数据缓冲器171_q的输出端与FIFO寄存器172_q连接，并且可以将通过第五编码器125发送的训练数据发送到数据缓冲器171_q。
并行器173_q可以根据写入命令WR将数据掩码反转信号DMIq并行化为数据掩码反转信号DMI。串行器174_q可以根据读取命令RD将读奇偶校验PARR串行化为读奇偶校验信号PARRq。
如果接收到FIFO寄存器写入命令WR_FIFO，则数据传递、时钟生成和训练块180_o'(参考图18B)可以将训练数据(例如，第一组合训练数据) 存储在FIFO寄存器182_o中。此外，数据缓冲器171_q可以将通过第五存储器焊盘105_q接收的训练数据(例如，第二组合训练数据)存储在FIFO 寄存器172_q中。
如果接收到FIFO寄存器读取命令RD_FIFO，则数据传递、时钟生成和训练块180_o'可以将第一组合训练数据输出到第五编码器125。FIFO寄存器 172_q可以将第二组合训练数据输出到第五编码器125。
第五编码器125可以对多条第一组合训练数据和第二组合训练数据执行编码。例如，第五编码器125可以对多条第一组合训练数据和第二组合训练数据执行XOR运算。第五编码器125可以通过数据缓冲器171_q将编码结果(例如，第三组合数据)输出到第五存储器焊盘105_q。
如上所述，根据本发明构思的实施方案，可以在指定不在读取中发送数据并且指定在写入中发送数据的焊盘上执行写入训练。因此，提供了具有提高的可靠性的半导体存储器、包括半导体存储器的存储器系统以及半导体存储器的操作方法。
在上述实施方案中，通过使用术语“块”、“引擎”、“逻辑”等来引用根据本发明构思的实施方案的组件。“块”、“引擎”或“逻辑”可以用各种硬件装置 (诸如集成电路(IC)、专用集成电路(ASIC)、现场可编程门阵列(FPGA) 和复合可程序逻辑装置(CPLD))、在硬件装置中驱动的固件、诸如应用程序的软件或硬件装置和软件的组合来实现。此外，“块”、“引擎”或“逻辑”可以包括用半导体装置实现的电路或知识产权(IP)。
根据本发明构思，读数据选通信号和写奇偶校验数据通过相同的焊盘传达，并且通过使用其他焊盘对写奇偶校验执行训练。因此，通过将读数据选通信号和写奇偶校验数据应用于半导体存储器而不增加焊盘的数量，提高了半导体存储器的可靠性。
应当理解，尽管本文所使用术语“第一”、“第二”等来描述本发明构思的示例性实施方案中的构件、区域、层、部分、区段、组件和/或元件，但是构件、区域、层、部分、区段、组件和/或元件不应受这些术语的限制。这些术语仅用于将一个构件、区域、部分、区段、组件或元件与另一个构件、区域、部分、区段、组件或元件区分开。因此，在不脱离本发明构思的范围的情况下，以下描述的第一构件、区域、部分、区段、组件或元件也可以被称为第二构件、区域、部分、区段、组件或元件。例如，在不脱离本发明构思的范围的情况下，第一元件也可以被称为第二元件，并且同样地，第二元件也可以被称为第一元件。
本文所使用的术语仅为了描述具体实施方案的目的，并且不意图限制示例性实施方案。如本文所使用的单数形式“一”、“一个””和“所述”意图还包括复数形式，除非上下文另外清楚地指示。将进一步理解，术语“包括(comprises)”、“包括(comprising)”、“包括(includes)”和/或“包括(including)”在本文中使用时，规定存在所陈述的特征、整数、步骤、操作、元件和/或部件，但是不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、部件和/或其组。
除非另外限定，否则本文所使用的所有术语(包括技术术语和科学术语) 具有如本发明构思所属领域的普通技术人员通常理解的相同含义。因此，应当理解，诸如常用字典中定义的那些术语应被解释为具有与其在本说明书和相关领域的背景下的含义一致的含义，并且不会以理想化或过度正式的意义来解释，除非本文明确定义。
当可以不同地实现某个示例性实施方案时，可以与所描述的顺序不同地执行特定过程顺序。例如，两个连续描述的过程可以基本上同时执行或者以与所描述的顺序相反的顺序执行。
如本文所使用，术语“和/或”包括相关联的所列项目的一项或多项的任意和所有组合。诸如“至少一个”的表述在元件列表之前修饰整个元件列表，并且不修饰列表的各个元件。
应当理解，当元件被称为“连接到另一个元件”或“耦合到另一个元件”时，其可以直接连接或耦合到其他元件，或者也可以存在介入元件。相比之下，当元件被称为“直接连接到”或“直接耦合到”另一个元件时，不存在介入元件。用于描述这些元件或层之间关系的其他词语应当以相似的方式进行解释(例如，“之间”与“直接在...之间”、“相邻”与“直接相邻”、“在...上”与“直接在... 上”)。
相同的数字始终指代相同的元件。因此，即使在相应的附图中既没有提及也没有描述，可以参考其他附图描述相同或相似的数字。此外，可以参考其他附图来描述未由附图标记表示的元件。
虽然已参考本发明构思的示例性实施方案描述了本发明构思，但是本领域普通技术人员将理解，在不脱离由以下权利要求阐述的本发明构思的精神和范围的情况下，可以对其进行各种改变和修改。

Claims (20)

1.一种半导体存储器装置，包括：
存储器磁芯，所述存储器磁芯被配置为执行数据的读取和写入；
数据传递和训练块，所述数据传递和训练块连接在第一焊盘与所述存储器磁芯之间；以及
至少一个数据传递、时钟生成和训练块，所述至少一个数据传递、时钟生成和训练块连接在至少一个第二焊盘与所述存储器磁芯之间，
其中，在第一训练操作中，所述数据传递和训练块通过所述第一焊盘输出通过所述第一焊盘接收的第一训练数据作为第二训练数据，
其中，在第二训练操作中，所述数据传递和训练块中的至少一个通过所述第一焊盘中的至少一个输出通过所述至少一个第二焊盘接收的第三训练数据作为第四训练数据，以及
其中所述第二训练数据和所述第四训练数据与通过所述至少一个第二焊盘输出的读数据选通信号同步输出。
2.如权利要求1所述的半导体存储器装置，其中所述数据传递和训练块中的每一个包括第一先进先出FIFO寄存器，
其中所述至少一个数据传递、时钟生成和训练块包括第二FIFO寄存器，并且
其中根据FIFO寄存器写入命令和FIFO寄存器读取命令执行所述第一训练操作和所述第二训练操作。
3.如权利要求2所述的半导体存储器装置，其中，在所述第一训练操作中，所述数据传递和训练块响应于所述FIFO寄存器写入命令来将从所述第一焊盘接收的所述第一训练数据存储在所述数据传递和训练块的相应第一FIFO寄存器中，并且
其中，在所述一训练操作中，所述数据传递和训练块响应于所述FIFO寄存器读取命令来通过所述第一焊盘输出存储在所述第一FIFO寄存器中的所述第一训练数据作为所述第二训练数据。
4.如权利要求2所述的半导体存储器装置，其中，在所述第二训练操作中，所述数据传递和训练块中的至少一个响应于所述FIFO寄存器写入命令来将从所述至少一个第二焊盘接收的所述第三训练数据存储在所述数据传递和训练块中的至少一个的至少一个第一FIFO寄存器中，并且
其中，在所述第二训练操作中，所述数据传递和训练块中的至少一个响应于所述FIFO寄存器读取命令来通过所述第一焊盘中的至少一个输出存储在所述至少一个第一FIFO寄存器中的所述第三训练数据作为所述第四训练数据。
5.如权利要求2所述的半导体存储器装置，其中所述FIFO寄存器写入命令包括所述第一训练操作和所述第二训练操作中的不同的相应选项。
6.如权利要求2所述的半导体存储器装置，其中，在所述第二训练操作中，所述至少一个数据传递、时钟生成和训练块响应于所述FIFO寄存器写入命令来将从所述至少一个第二焊盘接收的所述第三训练数据存储在所述第二FIFO寄存器中，并且
其中，在所述第二训练操作中，所述数据传递和训练块中的至少一个响应于所述FIFO寄存器读取命令来通过所述第一焊盘中的至少一个输出存储在所述第二FIFO寄存器中的所述第三训练数据作为所述第四训练数据。
7.如权利要求2所述的半导体存储器装置，其中，在所述第一训练操作中，所述至少一个数据传递、时钟生成和训练块响应于所述FIFO寄存器写入命令来将从所述至少一个第二焊盘接收的所述第三训练数据存储在所述第二FIFO寄存器中，并且
其中，在所述第二训练操作中，所述数据传递和训练块中的至少一个响应于所述FIFO寄存器读取命令来通过所述第一焊盘中的至少一个输出存储在所述第二FIFO寄存器中的所述第三训练数据作为所述第四训练数据。
8.如权利要求2所述的半导体存储器装置，其中所述FIFO寄存器读取命令包括所述第一训练操作和所述第二训练操作中的不同的相应选项。
9.如权利要求2所述的半导体存储器装置，其中所述存储器磁芯包括模式寄存器，并且
其中所述第一训练操作是响应于所述模式寄存器被编程为具有第一选项而选择的，并且所述第二训练操作是响应于所述模式寄存器被编程为具有第二选项而选择的。
10.如权利要求1所述的半导体存储器装置，其中所述数据传递和训练块中的第一数据传递和训练块在所述第一焊盘中的第一者与所述存储器磁芯之间发送数据位，所述数据位将被写入所述存储器磁芯中或者从所述存储器磁芯中读取。
11.如权利要求10所述的半导体存储器装置，其中所述数据位包括数据部分和所述数据部分的奇偶校验部分。
12.如权利要求10所述的半导体存储器装置，其中所述至少一个数据传递、时钟生成和训练块将从所述至少一个第二焊盘发送的写奇偶校验发送到所述存储器磁芯，并且通过所述至少一个第二焊盘输出至少一个读数据选通信号。
13.如权利要求10所述的半导体存储器装置，其中所述数据传递和训练块中的第二数据传递和训练块将从所述第一焊盘中的第二者发送的数据掩码反转信号发送到所述存储器磁芯，并且将从所述存储器磁芯发送的读奇偶校验输出到所述第一焊盘中的所述第二者。
14.如权利要求1所述的半导体存储器装置，还包括：
至少一个时钟生成块，所述至少一个时钟生成块连接到至少一个第三焊盘，
其中所述第二训练数据和所述第四训练数据与通过所述至少一个第三焊盘输出的第二读数据选通信号同步输出。
15.一种存储器系统，包括：
半导体存储器；以及
控制器，被配置为控制所述半导体存储器，
其中所述半导体存储器和所述控制器通过数据输入和输出线、数据掩码反转线和读数据选通线相互通信，
其中，在第一训练操作中，所述控制器通过所述数据输入和输出线以及所述数据掩码反转线将第一数据发送到所述半导体存储器，并且通过所述数据输入和输出线以及所述数据掩码反转线从所述半导体存储器读取所述第一数据，并且
其中，在第二训练操作中，所述控制器通过所述读数据选通线将第二数据发送到所述半导体存储器，并且通过所述数据输入和输出线以及所述数据掩码反转线中的至少两者从所述半导体存储器读取所述第二数据。
16.如权利要求15所述的存储器系统，其中所述半导体存储器通过所述读数据选通线输出读数据选通信号，并且通过所述数据输入和输出线以及所述数据掩码反转线与所述读数据选通信号同步输出所述第一数据和所述第二数据。
17.如权利要求16所述的存储器系统，其中所述控制器通过时钟线将时钟信号发送到所述半导体存储器，并且通过写时钟线将写时钟信号发送到所述半导体存储器，并且
其中所述半导体存储器调整所述写时钟信号以输出所述读数据选通信号。
18.如权利要求15所述的存储器系统，其中所述控制器响应于接收FIFO寄存器写入命令、接收FIFO寄存器读取命令和模式寄存器的编程中的一者来选择所述第一训练操作或所述第二训练操作中的一者。
19.一种半导体存储器装置，包括：
存储器磁芯，被配置为执行数据的读取和写入；
第一数据传递和训练块，被连接在第一焊盘与所述存储器磁芯之间；
第二数据传递和训练块，被连接在第二焊盘与所述存储器磁芯之间；以及
数据传递、时钟生成和训练块，被连接在第三焊盘与所述存储器磁芯之间，
其中，在训练输入操作中，所述第一数据传递和训练块和所述第二数据传递和训练块分别通过所述第一焊盘和所述第二焊盘接收第一训练数据和第二训练数据，并且所述数据传递、时钟生成和训练块通过所述第三焊盘接收第三训练数据，
其中，在训练输出操作中，所述第一数据传递和训练块通过所述第一焊盘输出所述第一训练数据，并且所述第二数据传递和训练块组合所述第二训练数据和所述第三训练数据以生成第四训练数据并且通过所述第二焊盘输出所述第四训练数据。
20.如权利要求19所述的半导体存储器装置，其中，在所述训练输出操作中，所述数据传递、时钟生成和训练块通过所述第三焊盘输出读数据选通信号，并且
其中所述第一数据传递和训练块和所述第二数据传递和训练块与所述读数据选通信号同步地分别输出所述第一训练数据和所述第四训练数据。
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