CN109698273A - 一种基于cmos制备工艺的氧化物非易失性存储器及其制备方法 - Google Patents
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Abstract
本发明公开了一种基于CMOS制备工艺的氧化物非易失性存储器及其制备方法，克服了现有存储器阵列与CMOS后端工艺集成的问题，通过合理设计和优化工艺流程使得材料和工艺在兼容现有CMOS后端工艺基础上，同时实现高性能、高可靠存储和电子突触特性的存储器阵列芯片。本发明有助于研究阻变存储器的阻变机理、可靠性、耐久性等等大规模制备相关的能力，对于新一代存储器以及人工神经形态器件和芯片的研究有着重要意义。
Description
技术领域
本发明属于半导体(semiconductor)、人工智能(artificial intelligence)和CMOS混合集成电路技术领域，具体涉及一种兼容现有CMOS工艺并与CMOS集成的非易失性存储器及其制备方法。
背景技术
随着现代社会逐步迈入信息化、智能化的时代，信息处理能力和数据存储能力正在以各种各样的形式推动着现代社会的进步，未来的智能终端和计算平台将不仅强调传统的计算和大数据，更是在有限的功耗和嵌入式的平台中实现海量传感数据和信息的智能化处理，在复杂的数据处理中学习并进化，实现更加快速高效的信息处理、分类和存储。因此计算能力和存储能力是衡量未来信息化终端和平台的重要参数。
在信息存储方面，随着半导体工艺节点的持续推进，特征尺寸不断缩小，传统半导体存储器的尺寸缩小能力已经接近物理极限，集成密度进一步提高面临巨大挑战。此外，在现有的存储架构下，存储器系统由于在处理器和各级存储器间存在运行速度差异，导致数据交换存在“存储墙”的问题，使得存储系统的运行效率受到限制，从而降低了信息传输和存储的性能。与此同时，人工智能和大数据时代来临使得对高性能存储器的需求更加迫切。在人工智能硬件方面，随着人工智能技术的飞速发展，对低功耗、高速度和高并行度的计算资源的需求不断提高，占当前市场主要份额的图形处理器(GPU)由于成本和功耗方面的限制，已经不能完全满足适用于神经网络加速算法的芯片发展的要求。综上基于忆阻效应(阻变效应)的新器件凭借优良的非易失性存储特性和与生物突触特性类似的电学的缓变特征和记忆特性得以实现高性能的存储芯片和智能神经形态芯片，受到了广泛的关注。
以存储为例，新兴阻变存储器在信息存储方面凭借在高集成度、低功耗和读写速度等方面的优势成为了新一代存储器中的有力竞争者。其在不同外加电压激励下实现高阻态(“0”状态)和低阻态(“1”状态)之间可逆的状态转换，在撤除电压激励后可以保持高阻态和低阻态，从而实现数据的非易失性存储。以仿生电子突触为例，阻变存储器电学的缓变特征和记忆特性以及结构特性可以模拟生物神经元相互连接的突触权值存储和连续变化，使其有着在神经形态芯片中应用的巨大潜力。但由于材料的多样性和工艺的兼容性要求，以及阵列性能的要求等诸多复杂变量的存在，使得采用现有成熟的CMOS后端工艺实现大规模阻变存储器阵列的集成仍面临巨大的挑战。
发明内容
为克服现有存储器阵列与CMOS后端工艺集成的问题，本发明提出了一种采用传统CMOS后端工艺实现的大规模非易失性存储器及其阵列集成的制备方法，通过合理设计和优化工艺流程使得材料和工艺在兼容现有CMOS后端工艺基础上，同时实现高性能、高可靠存储和电子突触特性的存储器阵列芯片。
本发明采用的技术方案如下：
一种基于CMOS后端工艺制备的非易失性存储器或其阵列，包括位于传统CMOS电路层上方的上、中、下三个介质层，其中，中间介质层和下方介质层之间由金属阻挡层隔开；在下方介质层中有两类沟道，沟道内填满金属层，在金属层与沟道壁之间设有黏附层；中间介质层中有两类沟道，分别正对于下方介质层中的两类沟道，沟道内填满金属层，在金属层与沟道壁之间设有黏附层；中间介质层中的两类沟道的底部黏附层与下方介质层中沟道的金属层直接相连；上方介质层中有两类沟道，分别正对于中间介质层中的两类沟道，沟道均填满金属层，在金属层与沟道壁之间设有黏附层；上方介质层中的一类沟道的底部黏附层与位于其正下方的中间介质层沟道之间设有功能层；上方介质层中的另一类沟道的金属层与位于其正下方的中间介质层沟道的金属层直接相连。
上述基于CMOS后端工艺制备的非易失性存储器或其阵列中，下方介质层中的沟道由位于下方的小通孔和位于上方的大通孔两部分构成。
上述基于CMOS后端工艺制备的非易失性存储器或其阵列中，上、中、下三个介质层的厚度均为100～1000nm，优选为100-500nm；所述黏附层的厚度优选为1～10nm；所述金属阻挡层的厚度优选为5～50nm。
上述基于CMOS后端工艺制备的非易失性存储器或其阵列中，所述功能层为阻变层，其厚度优选为1～50nm。阻变层由单层或多层复合材料薄膜组成，通常为金属和金属氧化物的复合材料薄膜。
本发明还提供了上述基于CMOS后端工艺制备的非易失性存储器或其阵列的制备方法，包括以下步骤：
1)在下层器件的通孔和金属互连填充后将表面磨平，然后制备金属阻挡层；
2)在金属阻挡层上制备中间介质层；
3)刻蚀中间介质层和金属阻挡层，在下层器件的一类沟道(即阵列互连金属)的上方形成沟槽，依次淀积黏附层和填充金属，然后将表面磨平；
4)制备功能层薄膜，并通过图形化仅保留步骤3)所述沟道上方的功能层；
5)制备上方介质层；
6)刻蚀上方介质层，在下层另一类沟道(即非阵列互连金属)的上方形成沟槽，刻蚀停止层为中间介质层；
7)刻蚀上方介质层，在功能层上方形成沟槽，刻蚀停止层为功能层；同时在步骤6)刻蚀沟槽处继续向下刻蚀中间介质层和金属阻挡层，刻蚀停止层为下方的非阵列互连金属层；
8)在步骤7)形成的沟槽中依次淀积黏附层和填充金属，然后将表面磨平。
上述步骤后进行外围电路互连以及封装，完成非易失性存储器芯片的制备。
优选的，上述步骤1)、步骤3)和步骤8)中通过化学机械抛光(CMP)的方法将表面磨平。
上述步骤1)制备的金属阻挡层的材料为绝缘材料，可以是有机材料，如parylene、PMMA等，也可以是无机材料，如Al2O3、HfO2、Si3N4、Ta2O5、SiO2等。所述金属阻挡层的厚度优选为5～50nm，可以通过化学气相淀积(CVD)等方法制备。
上述步骤2)制备中间介质层和步骤5)制备上方介质层可以采用化学气相淀积(CVD)等方法，介质层的材料可以为氧化硅(SiOx)、氮氧化硅(SiOxNy)、氮化硅等低k介质材料。优选的，各介质层的厚度为100～1000nm，更优选为100～500nm。
上述步骤4)制备的功能层为阻变层，阻变层由单层或多层复合材料薄膜组成，通常为金属和金属氧化物的复合材料，包括金属钽和金属氧化物的复合材料，例如：钽和钽的氧化物(Ta/TaOx)、钽和铪的氧化物(Ta/HfOx)，或是金属钽、其它金属和金属氧化物的复合材料，例如：钽和钛及钽的氧化物(Ta/Ti/TaOx)、钽和钛及铪的氧化物(Ta/Ti/HfOx)、钽和铱及钽的氧化物(Ta/Ir/TaOx)、钽和钨及钽的氧化物(Ta/W/TaOx)、钽和铱及钛的氧化物(Ta/Ir/TiOx)。在以上金属和金属氧化物的复合材料的金属端可以是多种金属材料或导电性好的金属化合物，包括Cu、Ti、Ta、W、Pt、TiN、TaN等，在以上金属和金属氧化物的复合材料的金属氧化物端可以是多种金属氧化物，包括TiOx、TaOx、WOx、HfOx、AlOx、ZrOx、VOx、NbOx等，形成金属/N层过渡金属氧化物，N≥1。利用原子层淀积、物理气相淀积(PVD)、热氧化、离子束淀积(IBD)等方法制备功能层。优选的，所述功能层的厚度为1nm～50nm。
上述步骤3)和步骤8)中所述黏附层为导体材料，可以是Ti、TiN、TaN、Ta、Al、AlN、W、Cu等。采用物理气相淀积(PVD)等方式在沟槽中先淀积黏附层，随后利用电镀等方法填充金属。
上述步骤3)、步骤6)和步骤7)中优选采用光刻和反应离子刻蚀(RIE)的方式形成沟槽。
通过上述方法制备的非易失性存储器或其阵列也在本发明的保护范围内。
本发明提供的制备非易失性存储器的方法包括从前面后端金属层形成金属阻挡层到最终化学机械抛光之后，工艺流程在传统CMOS后端工艺的基础上加以改进，使之能够被用于制作后端工艺兼容的非易失性存储器阵列及芯片。本发明采用创新的工艺设计和流程，使得在普通传统CMOS工艺线上制作非易失性存储器和阵列成为可能。此外，非易失性存储器有助于研究阻变存储器的阻变机理、可靠性、耐久性等等大规模制备相关的能力，对于新一代存储器以及人工神经形态器件和芯片的研究有着重要意义。
附图说明
图1至图11是本发明实施例制备非易失性存储器的工艺步骤图，分别对应于如下实施步骤：
图1显示了在前面通孔和金属互连填充后进行化学机械抛光，磨平表面的步骤；
图2显示了在磨平的表面上形成金属阻挡层的步骤；
图3显示了在金属阻挡层上淀积氮氧硅介质层的步骤；
图4显示了在氮氧硅介质层中形成沟槽1的步骤；
图5显示了在沟槽1中形成黏附层的步骤；
图6显示了金属填充沟槽1并化学机械抛光磨平表面的步骤；
图7显示了形成图形化氧化钽功能层的步骤；
图8显示了在氧化钽功能层和中间介质层上淀积氮氧硅介质层的步骤；
图9显示了在非阵列互连金属的上方形成沟槽2的步骤；
图10显示了分别在功能层上方和非阵列互连金属上方形成沟槽3和沟槽2’的步骤；
图11显示了在沟槽3和沟槽2’中淀积黏附层和填充金属的步骤。
图12为图1～图11的图例说明。
具体实施方式
下面结合附图和具体实施例，对本发明进行进一步描述。
下面实施例采用TaOx作为功能材料，氮氧硅、铜、钽作为实现结构的关键工艺步骤所采用的材料，给出基于传统CMOS后端工艺实现的非易失性存储器的实施例。
实施例：
1)半导体场效应管晶体管制备、多层通孔、金属互连、层间介质层，直到形成最后M层金属布线之前；
2)在通孔和金属互连填充后进行化学机械抛光(CMP)，将表面磨平，如图1所示；
3)在前面金属层之上利用化学气相淀积(CVD)的方式形成金属阻挡层，可以是氮化硅等材料，如图2所示；
4)在金属阻挡层之上利用化学气相淀积(CVD)的方式淀积氮氧硅介质层，如图3所示；
5)利用光刻、氟基或氯基的反应离子刻蚀(RIE)的方式在氮氧硅介质层中形成位于下层器件阵列金属互连上方的沟槽1，刻蚀至下方金属层，如图4所示；
6)利用物理气相淀积等方式在沟槽1中填充钽金属，在沟槽1底部和侧壁上形成黏附层，如图5所示；
7)随后利用电镀的方法淀积金属铜，在沟槽填充后进行化学机械抛光(CMP)，将表面磨平，如图6所示；
8)利用原子层淀积制备功能层氧化钽(TaOx)与TiN的复合薄膜，并通过光刻、刻蚀形成图形化功能层，如图7所示；
9)制备介质层，利用化学气相淀积(CVD)的方式淀积氮氧硅介质层，如图8所示；
10)在非阵列互连金属的上方，利用光刻、氟基或氯基的反应离子刻蚀(RIE)的方式在氮氧硅介质层中形成沟槽2，如图9所示；
11)在功能层的上方和非阵列互连金属的上方同时利用光刻、氟基或氯基的反应离子刻蚀(RIE)的方式在氮氧硅介质层中形成沟槽3和沟槽2’，如图10所示；
12)利用物理气相淀积(PVD)等方式在沟槽3和沟槽2’先淀积黏附层钽金属，并利用电镀的方法淀积金属铜，在沟槽填充后进行化学机械抛光(CMP)，将表面磨平，如图11所示；
13)外围电路互连以及封装，完成非易失性存储器芯片的制备。
以上实施例仅用以说明本发明的技术方案而非对其进行限制，本领域的普通技术人员可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明的精神和范围，本发明的保护范围应以权利要求所述为准。
Claims (10)
1.一种基于CMOS后端工艺制备的非易失性存储器或其阵列，包括位于传统CMOS电路层上方的上、中、下三个介质层，其中，中间介质层和下方介质层之间由金属阻挡层隔开；在下方介质层中有两类沟道，沟道内填满金属层，在金属层与沟道壁之间设有黏附层；中间介质层中有两类沟道，分别正对于下方介质层中的两类沟道，沟道内填满金属层，在金属层与沟道壁之间设有黏附层；中间介质层中的两类沟道的底部黏附层与下方介质层中沟道的金属层直接相连；上方介质层中有两类沟道，分别正对于中间介质层中的两类沟道，沟道均填满金属层，在金属层与沟道壁之间设有黏附层；上方介质层中的一类沟道的底部黏附层与位于其正下方的中间介质层沟道之间设有功能层；上方介质层中的另一类沟道的金属层与位于其正下方的中间介质层沟道的金属层直接相连。
2.如权利要求1所述的非易失性存储器或其阵列，其特征在于，所述下方介质层中的沟道由位于下方的小通孔和位于上方的大通孔两部分构成。
3.如权利要求1所述的非易失性存储器或其阵列，其特征在于，三个介质层的厚度均为100～1000nm；所述黏附层的厚度为1～10nm；所述金属阻挡层的厚度为5～50nm；所述功能层的厚度为1～50nm。
4.如权利要求1所述的非易失性存储器或其阵列，其特征在于，所述功能层为阻变层，由单层或多层的金属和金属氧化物的复合材料薄膜组成。
5.权利要求1～4任一所述基于CMOS后端工艺制备的非易失性存储器或其阵列的制备方法，包括以下步骤：
1)在下层器件的通孔和金属互连填充后将表面磨平，然后制备金属阻挡层；
2)在金属阻挡层上制备中间介质层；
3)刻蚀中间介质层和金属阻挡层，在下层器件的一类沟道上方形成沟槽，依次淀积黏附层和填充金属，然后将表面磨平；
4)制备功能层薄膜，并通过图形化仅保留步骤3)所述沟道上方的功能层；
5)制备上方介质层；
6)刻蚀上方介质层，在下层器件的另一类沟道的上方形成沟槽，刻蚀停止层为中间介质层；
7)刻蚀上方介质层，在功能层上方形成沟槽，刻蚀停止层为功能层；同时在步骤6)刻蚀沟槽处继续向下刻蚀中间介质层和金属阻挡层，刻蚀停止层为下方沟道的金属层；
8)在步骤7)形成的沟槽中依次淀积黏附层和填充金属，然后将表面磨平。
6.如权利要求5所述的制备方法，其特征在于，步骤1)、步骤3)和步骤8)中通过化学机械抛光的方法将表面磨平。
7.如权利要求5所述的制备方法，其特征在于，步骤1)所制备的金属阻挡层的材料为绝缘材料，采用化学气相淀积方法制备。
8.如权利要求5所述的制备方法，其特征在于，步骤2)和步骤5)采用低k介质材料通过化学气相淀积方法制备介质层。
9.权利要求5所述的制备方法，其特征在于，步骤4)制备的功能层为金属钽和金属氧化物的复合材料，或是金属钽、其它金属和金属氧化物的复合材料。
10.如权利要求5所述的制备方法，其特征在于，步骤3)和步骤8)中所述黏附层为导体材料，先采用物理气相淀积方式在沟槽中淀积黏附层，随后利用电镀方法填充金属。
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