CN109698181A - 芯片封装结构 - Google Patents

Abstract

本发明公开一种芯片封装结构，其可设置于一电路板上。芯片封装结构包括导电架及芯片。导电架具有一底部与凸出于底部的分隔板，且分隔板与底部电性连接。芯片设置于底部，且芯片与分隔板位于底部相同侧。芯片的背面具有一朝向底部设置的电极，且电极电性连接底部。芯片封装结构具有位于分隔板与芯片之间的一空隙。

Description

芯片封装结构

技术领域

本发明涉及一种半导体封装制程，特别是涉及一种减少封装塑料使用的芯片封装结构及其制造方法。

背景技术

随着可携式与穿戴式电子产品的发展，开发具有高效能、体积小、高速度、高质量及多功能性的产品成为趋势。为了使消费型电子产品的外形尺寸朝向微型化发展，晶圆级芯片尺寸封装(Wafer Level Chip Scale Package，WLCSP)制程成为在进行芯片封装时经常采用的技术手段。芯片尺寸(CSP)封装体，使用Solder Bump直接将电路引出，不使用传统打线，除了减少线路电阻也可以有效降低寄生电感，提高产品操作频率。此外，芯片面积与封装尺寸接近，功率密度也可以达到优化。

此外，在传统的封装制程中，通常会利用塑封料来封装芯片，以形成包覆芯片的塑封层。塑封层除了提供芯片支撑强度，避免芯片在运输或在制备流程中受损，也可使芯片免于受水气入侵。然而，塑封层虽然可保护芯片，却会污染环境。

发明内容

本发明实施例在于提供一种芯片封装结构及其制造方法，其借助导电框体来封装芯片。导电框体仍对芯片提供支撑强度以及保护，因此可减少塑封料的使用。此外，在本发明实施例所提供的芯片封装结构的制造方法中，通过改变切割位置，可根据不同的电路形成可适用在不同电路中的芯片封装结构。

本发明其中一实施例提供一种芯片封装结构，其可设置于一电路板上。芯片封装结构包括导电架及芯片。导电架具有一底部与凸出于底部的分隔板，且分隔板与底部电性连接。芯片设置于底部，且芯片与分隔板位于底部相同侧。芯片的背面具有一朝向底部设置的电极，且电极电性连接底部。芯片封装结构具有位于分隔板与芯片之间的一空隙。

本发明其中一实施例提供一种芯片封装结构，其包括一导电架以及多个设置于导电架的芯片。导电架具有一底部与多个分隔板，底部包括多个彼此绝缘的导电部，且多个分隔板分别和多个导电部电性连接。每一个芯片设置于对应的导电部，且每一个芯片的背面具有一电性连接至对应的导电部的电极，且每一芯片的背面朝向对应的导电部设置。芯片封装结构具有多个分别位于分隔板与芯片之间的空隙。

本发明其中一实施例提供一种芯片封装结构的制造方法，包括下列步骤。提供一导电框体，所述导电框体包括底板及多个分隔板，其中底板具有一承载面及一相对于承载面的底面，多个分隔板设置于承载面，并定义出多个容置区。接着，多个芯片被分别固定于多个容置区内，其中每一个芯片的背面连接承载面。随后，切割导电框体，以形成相互分离的多个芯片封装结构。

本发明其中一实施例提供另一种芯片封装结构，用于设置于一电路板上。芯片封装结构包括导电架、绝缘胶体、第一芯片及第二芯片。导电架具有底部与第一分隔板，底部包括第一导电部及第二导电部。且第一分隔板凸出于第二导电部。绝缘胶体设置于第一导电部与第二导电部之间。第一芯片设置于第一导电部，其中第一芯片的汲极电性连接至第一导电部。第二芯片设置于第二导电部，其中第二芯片的汲极电性连接至第二导电部。当芯片封装结构设置于电路板上时，第一芯片的源极经由电路板、第一分隔板与第二导电部电性连接至第二芯片的汲极。

本发明另一实施例提供又一种芯片封装结构，除了上述的导电架、绝缘胶体、第一芯片与第二芯片之外，更包括一控制芯片。控制芯片设置于第一导电部，且控制芯片与第一导电部电性绝缘。当芯片封装结构设置于电路板上时，第一芯片的源极经由电路板、第一分隔板与第二导电部电性连接至第二芯片的汲极。

在本发明实施例所提供的芯片封装结构的制造方法中，利用导电框体取代塑封料来封装芯片，可减少塑封料的使用，而尽可能避免环境污染。另外，在导电框体切割以形成多个芯片封装结构时，可借助改变切割的位置来形成不同的封装结构。

为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，然而所附附图仅提供参考与说明用，并非用来对本发明加以限制者。

附图说明

图1为本发明实施例的芯片封装结构的制造方法的流程图。

图2为本发明实施例的芯片封装结构在图1的步骤中的局部剖面示意图。

图3为本发明实施例的芯片封装结构在图1的步骤中的局部剖面示意图。

图4A为本发明实施例的导电框体的局部俯视示意图。

图4B为图4A中沿H-H剖面线的剖面示意图。

图4C为本发明另一实施例的导电框体的局部剖面示意图。

图5A为本发明实施例的芯片封装结构在图1的步骤中的局部俯视示意图。

图5B为图5A沿I-I剖面线的剖面示意图。

图5C为本发明另一实施例的芯片封装结构在图1的步骤中的局部剖面示意图。

图6A为本发明实施例的芯片封装结构在步骤中的局部仰视示意图。

图6B为图6A中沿J-J剖面线的剖面示意图。

图7为本发明实施例的芯片封装结构组装于电路板上的局部剖面示意图。

图8为本发明另一实施例的芯片封装结构的制造方法的流程图。

图9A为本发明另一实施例的芯片封装结构在图8的步骤中的局部仰视示意图。

图9B为图9A中沿I’-I’剖面线的剖面示意图。

图10A为本发明另一实施例的芯片封装结构在执行图8的步骤中的局部仰视示意图。

图10B为图10A中沿J’-J’剖面线的剖面示意图。

图11为本发明另一实施例的芯片封装结构组装于电路板上的局部剖面示意图。

图12A为本发明另一实施例的芯片封装结构应用于电路中的示意图。

图12B为本发明另一实施例的封装结构的俯视示意图。

图13A为本发明另一实施例的芯片封装结构应用于电路中的示意图。

图13B为本发明另一实施例的芯片封装结构的俯视示意图。

图14A为本发明另一实施例的芯片封装结构应用于电路中的示意图。

图14B为本发明另一实施例的芯片封装结构的俯视示意图。

图15A为本发明另一实施例的芯片封装结构在图8的步骤的局部仰视示意图。

图15B为本发明另一实施例的芯片封装结构在图8的步骤中的局部仰视示意图。

图16A为本发明实施例的另一芯片封装结构的仰视示意图。

图16B为本发明另一实施例的芯片封装结构应用于电路中的示意图。

图17A为本发明又一实施例的芯片封装结构在图8的步骤S220的局部仰视示意图。

图17B为本发明又一实施例的芯片封装结构在图8的步骤S222的局部仰视示意图。

图18为本发明又一实施例的芯片封装结构的仰视示意图。

半导体元件 S1

主动面 10、10a、10b

闸极 101

源极 102

背面 11、11a、11b

汲极 110、110a、110b

底部凸点金属垫 103、104

闸极焊垫 105、105a、105b、105c、105d

源极焊垫 106、106a、106b、106c、106d

焊垫 30

导电框体 F1、F2、F3、F4

底板 20

承载面 201

底面 202

容置区 200

分隔板 21

端面 210、210a、210b

导电层 22、22a、22b、23、32a～32d

接合胶 3

第一切割槽 203、203b、303b、403b

第二切割槽 204、304b、404

第一芯片 C1、C1’

第二芯片 C2、C2’

第三芯片 C3、C3’

第四芯片 C4

芯片封装结构 P1、P2、P3、P4、P5、P6

导电架 F1’

底部 20’

绝缘胶 4

电路板 5、5’

切割记号 203a、303a、304a、403a

绝缘图案 6

绝缘胶体 6’

切割线 L、L’

第一切割线 L1

第二切割线 L2

第一导电架 F2’

第一分隔板 21a

第二分隔板 21b

第一导电部 20a、40a

第二导电部 20b、40b

电压输入接垫 51

高侧闸极接垫 52

切换接垫 53

低侧闸极接垫 54

接地接垫 55

导电部 30a～30d

控制元件 R0

控制芯片 R1

流程步骤 S10～S12、S20～S22、S22’、S220～S222

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，以下结合附图及具体实施例，对本发明作进一步地详细说明。

请参阅图1，其显示本发明一实施例的芯片封装结构的制造方法的流程图。本发明实施例所提供的芯片封装结构的制造方法可应用于对相同或不同种类的芯片进行封装。前述的芯片例如是功率晶体管、集成电路元件或是二极管等等。功率晶体管例如是垂直式功率晶体管、绝缘闸双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)或是底部源极横向双扩散金氧半场效晶体管(bottom-source lateral diffusion MOSFET)。

在步骤S10中，提供一晶圆，其中晶圆具有多个半导体元件。构成晶圆的材料通常为硅，但也可以是其他半导体材料，例如砷化镓、氮化镓(GaN)或碳化硅(SiC)。在本发明实施例中，晶圆的原始厚度大约是350至680μm。在本发明实施例中，晶圆已经完成元件制作的制程，且包括多个半导体元件。

在步骤S11中，形成线路层于每一个半导体元件上。前述的线路层可包括底部凸点金属垫(under bump metallization，UBM)以及分别形成于底部凸点金属垫上的多个焊垫。在另一实施例中，线路层也可以是一线路重分布层(redistribution layer，RDL)。在步骤S12中，对晶圆执行一切割步骤，以形成相互分离的多个芯片。

在步骤S20中，提供一导电框体，且导电框体包括一底板及多个分隔板，其中底板具有一承载面及一相对于所述承载面的底面，多个分隔板设置于承载面，并定义出多个容置区。导电框体的具体结构将于后文中详细描述。

在步骤S21中，分别固定多个芯片于多个容置区内，其中每一个所述芯片的背面连接承载面。最后，在步骤S22中，切割导电框体，以形成相互分离的多个芯片封装结构。以上述制程所形成的芯片封装结构具有由导电框体切割所形成的导电架。

下文中将以实例进一步说明图1中各个步骤的细节。请参照图2与图3，显示本发明实施例的芯片封装结构在图1的步骤中的剖面示意图。在本实施例中，仅显示晶圆的其中两个半导体元件S1的剖面示意图。半导体元件S1可以是垂直式金氧半场效晶体管、控制芯片或是二极管。本实施例中，半导体元件为垂直式金氧半场效晶体管。

由于晶圆已预先经过研磨并完成元件的制作，因此每一个半导体元件S1的主动面10已具有图案化保护层(图中未示出)、闸极101以及源极102，而半导体元件S1的背面11已形成背电极层，用来作为汲极110。

请参照图2，在本实施例中，形成线路层于每一个半导体元件S1的步骤包括先分别于闸极101以及源极102上形成多个底部凸点金属垫103、104，再分别于多个底部凸点金属垫103、104上形成多个焊垫。

形成底部凸点金属垫103、104的方式可以利用无电电镀、溅镀或蒸镀等技术手段。在一实施例中，构成底部凸点金属垫103、104的材料可以选用镍金(NiAu)或钛铜(TiCu)中的一种。并且，底部凸点金属垫103、104可以是合金或是具有迭层结构。

接着，分别在多个底部凸点金属垫103、104上形成多个焊垫，以作为连接外部线路的接点。在本实施例中，其中一焊垫为闸极焊垫105，而另一焊垫为源极焊垫106。形成焊垫的技术手段例如是形成焊料凸块或是执行植球制程。另外，也可以利用铜柱凸块法、金凸块法或者是电镀法来形成前述的焊垫。

在其他实施例中，若半导体元件S1后续将焊接于电路板的线路上，且在电路板上所对应的电气接点已预先形成足够的焊料及适当的助焊剂，且焊垫与电气接点的对位不须太精准的情况下，在底部凸点金属垫103、104上形成多个焊垫105、106的步骤也可以省略。接着，如步骤S12所述，对晶圆执行一切割步骤，而形成多个相互分离的芯片C1，如图3所示。

请参照图1，接着，在步骤S20中，提供导电框体。请参照图4A与图4B，其中图4A显示本发明实施例的导电框体的局部俯视示意图，图4B显示图4A中沿H-H剖面线的剖面示意图。

构成导电框体F1的材质可以是铜、铁、镍或其合金。在本实施例中，构成导电框体F1的材质为铜合金，且导电框体F1的厚度介于25至500μm。此外，导电框体F1可通过蚀刻、冲压或压印等技术手段来制作。在一实施例中，当导电框体F1的材质为铜或其合金时，导电框体F1的外表面可以镀镍或其他金属材质，或是镀非金属材质，以避免铜氧化而影响外观。

请一并参照图4A与图4B，本实施例的导电框体F1包括底板20及多个分隔板21。如图4B所示，底板20具有一承载面201及一相对于承载面201的底面202。另外，多个分隔板21凸出设置于底板20的承载面201，并定义出多个容置区200。

详细而言，导电框体F1具有边框(图中未示出)，边框与底板20之间定义出一容置空间，而多个分隔板21用来将容置空间分隔成多个可相互连通的容置区200。在本实施例中，多个分隔板21是呈数组分布于底板20上，且每一列分隔板21的长轴方向是沿第一方向D1延伸，而沿着第二方向D2排列的任两相邻分隔板21之间的间距大小可以略大于芯片的宽度。

另外，每一个分隔板21的端面210上，可以选择性镀上一层导电层22。导电层22的材料可以是镍、锡、银或其合金等较容易与电路板上的电气接点接合的金属。另外，请参照图4C，显示本发明另一实施例的导电框体的局部剖面示意图。在这个实施例中，在芯片承载面201上也可以选择性镀上另一层导电层23，以配合所使用芯片黏贴材料的性质。

接着，仍以图4A与图4B所示的导电框体为例，来进行说明。请参照图4B，底板20的底面202可对应容置区200而预先形成多个第一切割槽203及多个第二切割槽204，其中多个第一切割槽203与多个第二切割槽204彼此交错，以形成多个芯片封装结构的边界。多个第一切割槽203及多个第二切割槽204的位置和分隔板21的位置错开。

在一实施例中，多个第一切割槽203相互并列，且沿着第一方向D1延伸。另外，多个第二切割槽204相互并列，且沿着第二方向D2延伸。在一实施例中，每一个第一切割槽203与每一个第二切割槽204的宽度大约是50μm。在其他实施例中，前述的第一切割槽203与第二切割槽204也可省略。

在另一实施例中，底板20的底面202可更包括预先形成多个切割记号。在一实施例中，切割记号为一缺口，以在后续的切割步骤中，定义出开口图案的位置。

接着，请继续参照图5A至图5B。图5A显示本发明实施例的芯片封装结构在图1的步骤S21中的局部俯视示意图。图5B显示图5A沿I-I剖面线的剖面示意图。

图5A显示，多个芯片C1被分别固定于多个容置区200内，其中每一个芯片C1的背面11面向承载面201设置。在本实施例中，是以图3所示的芯片C1为例，来进行说明。

在晶圆被切割之后，形成多个芯片C1。这些芯片C1会分别被放置在导电框体F1的容置区200内。在其他实施例中，也可以预先对多种相同或不同的晶圆进行切割后，再将芯片重新配置在导电框体F1的容置区200内。这些芯片可以是相同或者是不同的半导体元件，例如是功率晶体管、集成电路元件或是二极管等等。功率晶体管例如是垂直式功率晶体管、绝缘闸双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)或是底部源极横向双扩散金氧半场效晶体管(bottom-source lateral diffusion MOSFET)。

也就是说，这些芯片会根据实际应用的需要，而分别被固定于导电框体F1上的多个预定的容置区200内，后续将以列举实施例以进行详细说明。

在本实施例中，每一个芯片C1是利用一接合胶3固定于对应的容置区200内，其中接合胶3可以是导电胶或绝缘胶，视芯片C1的种类而定。在本实施例中，芯片C1为垂直式金氧半场效晶体管，接合胶3为导电胶，例如：银胶、纳米银、烧结银、锡膏、焊锡或铜膏等导电胶材。但在其他实施例中，当芯片为控制芯片时，接合胶为绝缘胶。在将接合胶3形成于芯片C1与承载面201之间后，通过一烘烤或回焊制程，使接合胶3固化，从而使芯片C1固定于导电框体F1上。将接合胶3形成于芯片C1与承载面201之间的技术手段可以是点胶或是网版涂布等已知的技术手段。

要说明的是，当芯片C1通过接合胶3固定于承载面201上之后，芯片C1的汲极110可通过接合胶3和导电框体F1的底板20电性连接，从而电性连接至分隔板21。并且，当芯片C1组装于电路板时，位于分隔板21端面210的导电层22可作为芯片C1的汲极焊垫。在其他实施例中，当芯片为控制芯片时，接合胶3是绝缘胶，使芯片与导电框体F1彼此电性隔绝，其中绝缘胶可以是绝缘的高散热胶。

接着，请参照图5C，显示本发明另一实施例的芯片封装结构在步骤S21的局部剖面示意图。当芯片C1使用于高压操作或严苛的环境下，可进一步利用点胶机在芯片C1的周边形成绝缘胶。绝缘胶用来包覆芯片C1，以对芯片C1提供保护。

请参照图6A及图6B，图6A显示本发明实施例的芯片封装结构在步骤S22中的局部俯视示意图，图6B显示图6A中沿J-J剖面线的剖面示意图。

如图6A与图6B所示，切割导电框体F1，以形成多个相互分离的芯片封装结构P1。在执行切割步骤时，是由导电框体F1的底面202进行切割，并可借助机械式刀具(如：钻石刀)、激光切割或是利用湿蚀刻来完成。另外，在切割步骤中，更包括依据多个第一切割槽203与多个第二切割槽204的位置，在第一方向D1沿着多条第一切割线L1(图6A中显示两条)，与在第二方向D2沿着多条第二切割线L2(图6A中显示两条)进行切割。

以上述制程完成的芯片封装结构P1，可以减少电路电阻与寄生电感，并且切割后的导电框体本身亦可对芯片C1提供支撑与散热能力，而使芯片封装结构P1仍具有一定的机械强度。

另外，请参照图7，显示本发明实施例的芯片封装结构组装于电路板上的局部剖面示意图。

经过上述的切割步骤之后，芯片封装结构P1包括导电架F1’以及固定于导电架F1’上的芯片C1。换言之，导电框体F1经上述的切割步骤之后形成芯片封装结构P1的导电架F1’，且导电架F1’包括底部20’(切割后的底板20)及分隔板21。

芯片C1的汲极110可通过接合胶3电性连接至底部20’以及分隔板21。并且，由于汲极110是电性连接至芯片C1的汲极，当芯片C1组装于电路板时，位于分隔板21端面210的导电层22可作为芯片C1的汲极焊垫。

也就是说，通过接合胶3以及导电框体F1的分隔板21，可使芯片封装结构P1的闸极焊垫105、源极焊垫106与汲极焊垫(导电层22)都位于芯片封装结构P1的相同侧，而便于组装于电路板5上。据此，当芯片封装结构P1组装于电路板5上时，是以芯片C1的主动面10朝向电路板5而设置，从而使芯片封装结构P1的闸极焊垫、源极焊垫与汲极焊垫可焊接于电路板5上相对应的电气接点。

在本发明另一实施例中，可以利用不同的芯片组合，搭配不同切割方式与位置，以形成不同的芯片封装结构。

请参照图8，显示本发明另一实施例的芯片封装结构的制造方法的流程图。在本实施例中，步骤S10、步骤S11、步骤S12、步骤S20及步骤S21都和图1的实施例相似，本实施例中不再赘述。

在本实施例中，切割导电框体的步骤S22’更包括：在步骤S220中，根据切割记号的位置切穿导电框体，以在导电框体的底面上形成一开口图案；在步骤S221中，注入一绝缘胶于所述开口图案内，以黏合导电框体；以及在步骤S222中，根据多个第一切割槽与多个第二切割槽的位置切割导电框体，以形成相互分离的多个芯片封装结构。

请参照图9A与图9B。图9A显示本发明另一实施例的芯片封装结构在步骤S220中的局部仰视示意图，图9B显示图9A中沿I’-I’剖面线的剖面示意图。

须说明的是，本实施例的导电框体F2在底板20的底面202上具有多个切割记号203a、多个第一切割槽203b以及多个第二切割槽204。在本实施例中，切割记号203a为条形缺口，且和第一切割槽203b并列。另外，多个切割记号203a与多个第一切割槽203b是交替地排列。在其他实施例中，切割记号203a也可以是印刷在导电框体F1底面上的文字、图案或是数字。

另外，在本实施例中，以多个芯片中相邻的一第一芯片C1’与一第二芯片C2为例来进行说明。在一实例中，第一芯片C1’与第二芯片C2分别为高侧(High side)晶体管及低侧(Low side)晶体管，且第一芯片C1’的闸极(未标号)与源极(未标号)是形成于主动面10a，而汲极(未标号)是形成第一芯片C1’的背面11a。相似地，第二芯片C2的闸极(未标号)与源极(未标号)是形成于主动面10b，而汲极(未标号)是形成第二芯片C2的背面11b。

另外，在第一芯片C1’的主动面10a上已形成多个焊垫，其中至少两个焊垫分别做为闸极焊垫105a以及源极焊垫106a。相似地，在第二芯片C2的主动面10b上已形成多个焊垫，其中至少两个焊垫分别做为闸极焊垫105b以及源极焊垫106b。

和图5B的实施例相似，在对导电框体F2进行切割步骤之前，第一芯片C1’与第二芯片C2已分别通过接合胶3，而被固定于在第二方向D2上相邻的两个容置区200内，其中接合胶3为导电胶。此时，第一芯片C1’的汲极110a与第二芯片C2的汲极110b通过导电框体F2而相互电性连接。

请参照图9A与9B，在执行切割步骤时，可依据切割记号203a的位置，在第一方向D1上，沿着多条切割线L(图9A中显示其中一条)切穿导电框体F2，以在导电框体F2的底面202形成开口图案。由于导电框体F2被切开，使第一芯片C1’的汲极110a电性绝缘于第二芯片C2的汲极110b。在本实施例中，开口图案包括多个与第一切割槽203b并列的第一开槽，且多个第一开槽是与多个第一切割槽203b交替式地排列。

接着，请参照图10A与图10B。图10A显示本发明另一实施例的芯片封装结构在执行步骤S221之后的局部仰视示意图。图10B显示图10A中沿J’-J’剖面线的剖面示意图。

如图10A与图10B所示，开口图案中被注入一绝缘胶，而形成绝缘图案6。详细而言，可利用封胶机在开口图案中注胶，或者是将切穿后的导电框体F2部分浸泡在绝缘胶内，以使绝缘胶填入开口图案中。在注入绝缘胶之后，使绝缘胶固化，以使原本因切穿而分离的导电框体F2再度被黏合。此时，第一芯片C1’的汲极与第二芯片C2的汲极之间已不再通过导电框体F2电性连接，而是相互电性绝缘。

接着，根据第一切割槽203b与第二切割槽204的位置，在第一方向D1沿着第一切割线L1，与在第二方向D2沿着第二切割线L2切割导电框体F2，以形成相互分离的多个芯片封装结构P2。

请参照图11。图11显示本发明另一实施例的芯片封装结构组装于电路板上的局部剖面示意图。本实施例的芯片封装结构P2可用于组装于一电路板5’上，并适用于电压转换电路。芯片封装结构P2包括第一导电架F2’、绝缘胶体6’、第一芯片C1’以及第二芯片C2。

详细而言，第一导电架F2’是由导电框体F2经过上述切割步骤而形成，并具有一底部与第一分隔板21a，其中底部包括第一导电部20a与第二导电部20b，且第一分隔板21a是凸出于第二导电部20b。

绝缘胶体6’设置于第一导电部20a与第二导电部20b之间，以连接于第一导电部20a与第二导电部20b，并使第一导电部20a与第二导电部20b电性绝缘。

要说明的是，经过上述的切割步骤以及注胶固化步骤之后，导电框体F2的底板20被切割而形成底部，且底部具有相互分隔设置的第一导电部20a与第二导电部20b。绝缘胶体6’设置于第一导电部20a与第二导电部20b之间，并使第一导电部20a与第二导电部20b相互绝缘。另外，第一分隔板21a仍与第二导电部20b电性连接。

第一芯片C1’设置于第一导电部20a，且第一芯片C1’的汲极110a通过导电的接合胶3电性连接于第一导电部20a。相似地，第二芯片C2设置于第二导电部20b，且第二芯片C2的汲极110b通过导电的接合胶3电性连接于第二导电部20b。

由于第一分隔板21a电性连接于第二导电部20b，因此第一分隔板21a是电性连接于第二芯片C2的汲极110b。另外，本实施例的芯片封装结构P2还包括一第二分隔板21b。第二分隔板21b是形成于第一导电架F2’的一侧，并电性连接于第一导电部20a。也就是说，第一芯片C1’是位于第一分隔板21a与第二分隔板21b所定义出的容置区200内。

当芯片封装结构P2设置于电路板5’上，并应用于电压转换电路时，第一芯片C1’的源极焊垫106a经由电路板5’、第一分隔板21a与第二导电部20b电性连接至第二芯片C2的汲极110b。

请参照图11，详细而言，电路板5’上设有多个接垫，这些接垫中至少有电压输入接垫51、高侧闸极接垫52、切换接垫53、低侧闸极接垫54以及接地接垫55。当芯片封装结构P2的正面(相反于第一导电架F2’底部的一侧)面向电路板5’而设置时，第二分隔板21b通过导电层22b与电压输入接垫51接合，而第一芯片C1’的闸极焊垫105a是与高侧闸极接垫52接合。另外，第一芯片C1’的源极焊垫106a以及第一分隔板21a上的导电层22a则与切换接垫53接合，而第二芯片C2的闸极焊垫105b与源极焊垫106b是分别接合于低侧闸极接垫54以及接地接垫55。据此，本发明实施例的芯片封装结构P2可直接应用于电压转换电路中。

请参照图12A及图12B。图12A显示本发明另一实施例的芯片封装结构应用于电路中的示意图。图12B显示本发明另一实施例的芯片封装结构的俯视示意图。

由图12A与图12B可看出，图12B中的芯片封装结构P2的各个焊垫可作为外部电路的接点。举例而言，控制元件R0的VIN接脚通过电路板5’上的线路配置，可电性连接至第二分隔板21b的导电层22b，GH接脚可电性连接至第一芯片C1’的闸极焊垫105a、SW接脚可电性连接至第一芯片C1’的源极焊垫106a以及第一分隔板21a的导电层22a，GL接脚可电性连接至第二芯片C2的闸极焊垫105b，而GND接脚可电性连接至第二芯片C2的源极焊垫106b。

也就是说，应用本发明实施例的芯片封装结构的制造方法所制作的芯片封装结构，已借助导电架建立了芯片之间的电性连接。因此，本发明实施例的芯片封装结构实际上为电路元件的半成品，而可直接应用于电路中。

请参照图13A与图13B。图13A显示本发明另一实施例的芯片封装结构应用于电路中的示意图。图13B显示本发明另一实施例的芯片封装结构的俯视示意图。

图13A显示另一种电压转换电路。相较于图12A的电压转换电路，在图13A的电路图中，使用了三个功率晶体管，其中一个为高侧的功率晶体管(high-side MOSFET)，而另外两个为低侧的功率晶体管(low-side MOSFET)。

在本实施例中，借助适当的设计切割位置可形成应用于图13A中的芯片封装结构P3。芯片封装结构P3具有一个第一芯片C1’与两个第二芯片C2’，其中两个第二芯片C2’的汲极都电性连接于于第二导电部20b。在本实施例中，执行切割步骤以形成芯片封装结构P3的切割方式和前一实施例相同。

另外，芯片封装结构中除了第一芯片与第二芯片之外，可更包括一第三芯片。详细而言，请参照图14A与图14B。图14A显示本发明另一实施例的芯片封装结构应用于电路中的示意图。图14B显示本发明另一实施例的芯片封装结构的俯视示意图。在图14A所示的电压转换电路中，除了应用高侧功率晶体管与低侧功率晶体管之外，低侧的功率晶体管并联一二极管。

图14B所示的芯片封装结构P4中除了第一芯片C1’与第二芯片C2’之外，更包括一第三芯片C3，其中第一芯片C1’设置于第一导电部20a，而第二芯片C2’与第三芯片C3设置于第二导电部20b，其中第二芯片C2’与第三芯片C3并通过第二导电部20b相互电性连接。在本实施例中，第一芯片C1’与第二芯片C2’都为功率晶体管，而第三芯片C3为二极管。此外，第一芯片C1’、第二芯片C2’与第三芯片C3可通过导电架以及电路板上已配置的线路层，依据图14A所示的电路图进行电性连接。

如图14A与图14B所示，第三芯片C3具有一焊垫30，和第二芯片C2’的源极焊垫106b都电性连接到控制元件R0的GND接脚。在本实施例中，执行切割步骤以形成封装结构P4的切割方式和前一实施例相同。

在其他实施例中，借助改变开口图案的形状与位置以及切割的位置可形成另一芯片封装结构。请参照图15A，显示本发明另一实施例的芯片封装结构在图8的步骤S220的局部仰视示意图。

相较于图9A的导电框体F2，图15A的导电框体F3的底面除了多个沿着第一方向D1延伸的切割记号303a之外，更包括多个沿着第二方向D2延伸的切割记号304a，而多个切割记号304a是与多个第二切割槽304b并列。也就是说，切割记号303a与304a是分别沿着第一方向D1与第二方向D2延伸。另外，切割记号304a与第二切割槽304b交替地排列。

在本实施例中，是将第一芯片C1’、第二芯片C2、第三芯片C3’以及第四芯片C4共同封装，以应用在另一电压转换电路中。在本实施例中，第一芯片C1’、第二芯片C2、第三芯片C3’以及第四芯片C4都为垂直式功率晶体管。

在图15A的实施例中，执行切割步骤时，在第一方向D1上根据切割记号303a的位置沿着切割线L，以及在第二方向D2上根据切割记号304a的位置沿切割线L’执行切割步骤，以形成开口图案。本实施例所形成的开口图案包括沿第一方向D1延伸的第一开槽(图中未示出)，以及沿第二方向D2延伸的第二开槽(图中未示出)。

请参照图15A，第一开槽与第二开槽彼此交错，而使第一芯片C1’、第二芯片C2、第三芯片C3’以及第四芯片C4彼此电性绝缘。接着，如图8的步骤S221所述，在开口图案中注入绝缘胶。在注入绝缘胶之后，使绝缘胶固化，以形成绝缘图案6，从而使原本因切穿而分离的导电框体F3再度被黏合。

接着，请参照图15B，显示本发明另一实施例的芯片封装结构在图8的步骤S222中的局部仰视示意图。如图15B所示，根据第一切割槽303b与第二切割槽304b的位置，在第一方向D1沿着第一切割线L1，与在第二方向D2沿着第二切割线L2切割导电框体F3，以形成相互分离的多个芯片封装结构P5。

请参照图16A与图16B。图16A显示本发明实施例的另一芯片封装结构的仰视示意图，此架构应用于多相控制或全桥整流。图16B显示本发明另一实施例的芯片封装结构应用于电路中的示意图。经上述切割步骤以及注胶固化步骤之后，芯片封装结构P5中包括一绝缘胶体6’，所述绝缘胶体由前述的绝缘图案6切割而形成。在本实施例中，绝缘胶体6’呈十字型，从而将导电架的底部分隔成多个导电部30a～30d。第一芯片C1’、第二芯片C2、第三芯片C3’与第四芯片C4分别设置于多个导电部30a～30d上。

另外，导电架并具有多个分隔板，分别设置于导电部30a～30d，并分别电性连接至第一芯片C1’、第二芯片C2、第三芯片C3’与第四芯片C4的汲极。多个分隔板的顶部分别具有导电层32a～32d，以电性连接于电路板上的接垫。

请参照图16B，本实施例的芯片封装结构P5可应用于全桥相位移式转换电路，其中第一芯片C1’、第二芯片C2、第三芯片C3’与第四芯片C4可通过导电架以及电路板上已配置的线路层，依据图16B所示的电路图进行电性连接。图16A中的芯片封装结构P5的各个焊垫可当作外部电路的接点。在本实施例中，第一芯片C1’与第三芯片C3’都作为高侧的功率晶体管(high-side MOSFET)，而第二芯片C2与第四芯片都作为低侧的功率晶体管(low-sideMOSFET)。

据此，控制元件R0的VIN1接脚可电性连接至导电层32a，GH1接脚可电性连接至第一芯片C1’的闸极焊垫105a、SW1接脚可电性连接至第一芯片C1’的源极焊垫106a以及导电层32b，其中导电层32b是电性连接于第二芯片C2的汲极。另外，GL1接脚可电性连接至第二芯片C2的闸极焊垫105b，而GND接脚可电性连接至第二芯片C2的源极焊垫106b。

相似地，GH2接脚可电性连接至第三芯片C3’的闸极焊垫105c、SW2接脚可电性连接至第三芯片C3’的源极焊垫106c以及导电层32c，其中导电层32c是电性连接于第三芯片C3的汲极。另外，GL2接脚可电性连接至第四芯片C4的闸极焊垫105d，而GND接脚可电性连接至第四芯片C4的源极焊垫106d。

在本发明另一实施例中，可将电压转换电路中的控制芯片、高侧功率晶体管与低侧功率晶体管共同封装在一个芯片封装结构中。请参照图17A、图17B及图18。图17A显示本发明另一实施例的芯片封装结构在图8的步骤S220的局部仰视示意图，图17B显示本发明另一实施例的芯片封装结构在图8的步骤S222的局部仰视示意图。图18显示本发明另一实施例的芯片封装结构的仰视示意图。

请参照图17A，控制芯片R1与第一芯片C1’分别配置于在第一方向D1相邻的两个容置区内，而第二芯片C2放置于和控制芯片R1与第一芯片C1’并排的两个容置区中。另外，要说明的是，控制芯片R1是通过绝缘的接合胶固定于导电框体F4上，以和第一芯片C1’的汲极电性绝缘。

如图17A所示，在执行步骤S220时，在第一方向D1上根据切割记号403a沿切割线L执行切割步骤，以电性隔绝第一芯片C1’与第二芯片C2的汲极，并形成开口图案。随后，在步骤S221中，于开口图案中注入绝缘胶，以黏合导电框体，其中绝缘胶经过固化之后形成绝缘图案6。

之后，请参照图17B，在执行步骤S222时，在第一方向D1根据第一切割槽403b的位置沿第一切割线L1切割导电框体F4，以及在第二方向D2根据第二切割槽404的位置沿第二切割线L2切割导电框体F4，以形成多个相互分离的芯片封装结构P6。

请参照图18，芯片封装结构P6包括导电架、控制芯片R1、第一芯片C1’与第二芯片C2。

导电架包括一底部及至少一分隔板(图18中显示四个)，其中底部具有相互分隔设置的第一导电部40a与第二导电部40b。控制芯片R1与第一芯片C1’是设置于第一导电部40a，并且控制芯片R1与第一导电部40a电性绝缘。第二芯片C2是设置于第二导电部40b。

控制芯片R1可借助导电架与配置于电路板上的线路层，电性连接至第一芯片C1’与第二芯片C2的控制端。在本实施例中，控制芯片R1与第一芯片C1’上下相邻但放置于不同的容置区内，而第二芯片C2’则对应放置于两个容置区中。

另外，在芯片封装结构P6中更包括一绝缘胶体6’，连接于第一导电部40a与第二导电部40b之间，以使第一导电部40a与第二导电部40b电性绝缘。当芯片封装结构P6设置于电路板上时，第一芯片C1’的源极可经由电路板、分隔板与第二导电部40b电性连接至第二芯片C2的汲极。

综上所述，本发明的有益效果可以在于，在本发明实施例所提供的芯片封装结构的制造方法中，将切割后的多个芯片放置于导电框体上，可在减少塑封料使用的情况下，对芯片提供支撑力与机械强度。另外，在本发明实施例的芯片封装结构中，芯片的汲极是电性连接于导电架，而位于芯片主动面的源极与闸极可电性连接于电路板。据此，当芯片运作时，通过导电架与电路板可同步对芯片散热，而提供双向的散热效果。

此外，在对导电框体切割而形成芯片封装结构时，可改变形成绝缘图案的位置以及切割的位置，来形成不同的芯片封装结构，以适用于不同的电路。另外，本发明实施例所提供的芯片封装结构，直接在电极上形成可直接连接于电路板的焊垫，可减少寄生电阻与寄生电感。当本实施例的芯片封装结构应用于电路元件中时，可提升元件运作的效率。

以上所述仅为本发明的较佳可行实施例，非因此局限本发明的保护范围，因此凡是运用本发明说明书及附图内容所做的等效技术变化，均包含于本发明的保护范围内。

Claims (10)

1.一种芯片封装结构，其特征在于，用以设置于一电路板上，所述芯片封装结构包括：

一导电架，具有一底部与一凸出于所述底部的分隔板，且所述分隔板与所述底部电性连接；以及

一芯片，设置于所述底部，其中，所述芯片与所述分隔板位于所述底部相同侧，所述芯片的背面具有一朝向所述底部设置的电极，且所述电极电性连接所述底部；

其中所述芯片封装结构具有位于所述分隔板与所述芯片之间的一空隙。

2.如权利要求1所述的芯片封装结构，其特征在于，当所述芯片封装结构设置于所述电路板上时，所述芯片的主动面朝向所述电路板设置，所述分隔板连接于所述电路板与所述底部之间，且位于所述芯片背面的所述电极依序通过所述底部及所述分隔板电性连接所述电路板。

3.如权利要求1所述的芯片封装结构，其特征在于，位于所述芯片的背面的所述电极通过一接合胶固定于所述底部，且所述接合胶为导电胶。

4.如权利要求1所述的芯片封装结构，其特征在于，所述导电架还包括一位于所述分隔板的一端面的导电层，所述芯片还包括另一位于所述芯片的主动面的电极，且所述导电层与位于所述主动面的所述电极都是位于所述芯片封装结构的相同侧。

5.如权利要求1所述的芯片封装结构，其特征在于，所述芯片是功率晶体管或二极管。

6.一种芯片封装结构，其特征在于，用以设置于一电路板上，所述芯片封装结构包括：

一导电架，具有一底部与多个分隔板，所述底部包括多个彼此绝缘的导电部，且多个所述分隔板分别和多个所述导电部电性连接；以及

多个设置于所述导电架的芯片，其中每一个所述芯片设置于对应的所述导电部，且每一个所述芯片的背面具有一电性连接至对应的所述导电部的电极，且每一所述芯片的背面朝向对应的所述导电部设置；

其中，所述芯片封装结构具有多个分别位于所述分隔板与所述芯片之间的空隙。

7.如权利要求6所述的芯片封装结构，其特征在于，还包括一绝缘胶体，以使多个所述导电部彼此绝缘。

8.如权利要求7所述的芯片封装结构，其特征在于，多个所述导电部的数量为四个，所述绝缘胶体的俯视形状呈十字型，以使四个所述导电部通过所述绝缘胶体彼此绝缘。

9.如权利要求8所述的芯片封装结构，其特征在于，多个所述芯片的数量为四个，且四个所述芯片中的其中两个为高侧功率晶体管，另外两个为低侧功率晶体管。

10.如权利要求9所述的芯片封装结构，其特征在于，当所述芯片封装结构设置于所述电路板上时，每一个所述芯片的主动面朝向所述电路板，每一个分隔板连接于所述电路板与对应的所述导电部之间，且其中一所述低侧功率晶体管的汲极依序通过对应的所述导电部、对应的所述分隔板及所述电路板，和其中一所述高侧功率晶体管的源极电性连接。