CN109671777A - 半导体结构及其形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 125
- 239000004065 semiconductor Substances 0.000 title claims abstract description 89
- 238000005530 etching Methods 0.000 claims abstract description 105
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 239000000463 material Substances 0.000 claims description 90
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 26
- 230000008569 process Effects 0.000 claims description 25
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 21
- 229910052710 silicon Inorganic materials 0.000 claims description 21
- 239000010703 silicon Substances 0.000 claims description 21
- 239000000377 silicon dioxide Substances 0.000 claims description 13
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 11
- 238000010276 construction Methods 0.000 claims description 8
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 6
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 4
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 423
- 238000005516 engineering process Methods 0.000 description 17
- 230000004888 barrier function Effects 0.000 description 16
- 150000002500 ions Chemical class 0.000 description 15
- 239000011241 protective layer Substances 0.000 description 11
- 230000003647 oxidation Effects 0.000 description 10
- 238000007254 oxidation reaction Methods 0.000 description 10
- 238000002955 isolation Methods 0.000 description 9
- -1 phosphonium ion Chemical class 0.000 description 8
- HIVGXUNKSAJJDN-UHFFFAOYSA-N [Si].[P] Chemical compound [Si].[P] HIVGXUNKSAJJDN-UHFFFAOYSA-N 0.000 description 5
- 230000007547 defect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 239000007789 gas Substances 0.000 description 5
- 238000011065 in-situ storage Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 230000003628 erosive effect Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 1
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
- 244000131316 Panax pseudoginseng Species 0.000 description 1
- 235000005035 Panax pseudoginseng ssp. pseudoginseng Nutrition 0.000 description 1
- 235000003140 Panax quinquefolius Nutrition 0.000 description 1
- 229910003978 SiClx Inorganic materials 0.000 description 1
- AUEPDNOBDJYBBK-UHFFFAOYSA-N [Si].[C-]#[O+] Chemical group [Si].[C-]#[O+] AUEPDNOBDJYBBK-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000002178 crystalline material Substances 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 235000008434 ginseng Nutrition 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- DOTMOQHOJINYBL-UHFFFAOYSA-N molecular nitrogen;molecular oxygen Chemical compound N#N.O=O DOTMOQHOJINYBL-UHFFFAOYSA-N 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000004408 titanium dioxide Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
一种半导体结构及其形成方法，其中，所述形成方法包括：提供衬底，所述衬底上具有第一鳍部；形成覆盖所述第一鳍部侧壁的第一侧墙结构，所述第一侧墙结构包括相对的第一面和第二面，所述第二面朝向所述第一鳍部侧壁表面；在所述第一侧墙结构之间的第一鳍部中形成第一凹槽，所述第一凹槽侧壁暴露出所述第一侧墙结构；形成所述第一凹槽之后，对所述第一侧墙结构第一面进行刻蚀，去除部分第一侧墙结构；对所述第一侧墙结构第一面进行刻蚀之后，在所述第一凹槽中形成第一外延层。所述形成方法能够改善所形成半导体结构的性能。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，晶体管的尺寸也越来越小。随着晶体管尺寸的减小，芯片上的半导体器件的数量也随之增加，半导体器件之间的间距逐渐缩小。
外延生长是指在单晶衬底(基片)上生长一层有一定要求的、与衬底晶向相同的单晶层。外延生长工艺是半导体工艺中的基本技术，在形成单晶体的过程中具有重要应用。外延生长工艺在形成二极管的正负电极，MOS晶体管的源漏掺杂层等工艺中具有广泛应用。
然而，现有技术通过外延生长工艺形成的半导体结构的性能较差。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，以改善所形成的半导体结构的性能。
为解决上述问题，本发明技术方案提供一种半导体结构的形成方法，包括：提供衬底，所述衬底上具有第一鳍部；形成覆盖所述第一鳍部侧壁的第一侧墙结构，所述第一侧墙结构包括相对的第一面和第二面，所述第二面朝向所述第一鳍部侧壁表面；在所述第一侧墙结构之间的第一鳍部中形成第一凹槽，所述第一凹槽侧壁暴露出所述第一侧墙结构；形成所述第一凹槽之后，对所述第一侧墙结构第一面进行刻蚀，去除部分第一侧墙结构；对所述第一侧墙结构第一面进行刻蚀之后，在所述第一凹槽中形成第一外延层。
可选的，形成所述第一凹槽之后，形成所述第一外延层之前，还包括：对所述第一侧墙结构第二面进行刻蚀，去除部分第一侧墙结构。
可选的，对所述第一侧墙结构的第一面进行刻蚀的过程中，对所述第一侧墙结构的第二面进行刻蚀。
可选的，形成所述第一凹槽的工艺包括：等离子体干法刻蚀工艺。
可选的，所述第一侧墙结构包括：覆盖所述第一鳍部侧壁的第一侧墙层；位于所述第一侧墙层侧壁表面的第二侧墙层，所述第二侧墙层与所述第一侧墙层的材料不相同。
可选的，对所述第一侧墙结构第一面进行刻蚀，去除部分第一侧墙结构的步骤包括：去除全部或部分所述第二侧墙层。
可选的，所述第一侧墙结构还包括位于所述第二侧墙层侧壁表面的第三侧墙层，所述第三侧墙层的材料与所述第二侧墙层的材料不相同。
可选的，所述第一侧墙层与第三侧墙层的材料相同。
可选的，所述第三侧墙层的材料包括氧化硅、氮化硅或氮氧化硅；所述第一侧墙层的材料包括氮化硅、氮氧化硅或氧化硅；所述第二侧墙层的材料包括氧化硅、氮化硅或氮氧化硅。
可选的，所述第一侧墙层的厚度为2nm～5nm；所述第二侧墙层的厚度为1nm～3nm；所述第三侧墙层的厚度为1nm～3nm。
可选的，形成所述第一凹槽之后，形成所述第一外延层之前，还包括：对所述第一侧墙结构的第二面进行刻蚀，去除部分第一侧墙结构；对所述第一侧墙结构第一面进行刻蚀的步骤包括：对所述第三侧墙层进行刻蚀，去除全部或部分的所述第三侧墙层；对所述第一侧墙结构第二面进行刻蚀的步骤包括：对所述第一侧墙层进行刻蚀，去除部分或全部的第一侧墙层；对所述第三侧墙层进行刻蚀的过程中，对所述第一侧墙层进行刻蚀。
可选的，对所述第一侧墙层和第三侧墙层进行刻蚀的工艺包括：各向同性干法刻蚀工艺；对所述第一侧墙层和第三侧墙层进行刻蚀的工艺参数包括：刻蚀气体包括CHF3、O2、CF4、N2和SF6中的一种或多种组合；去除的所述第一侧墙层的厚度为2nm～3nm；去除的所述第三侧墙层的厚度为1nm～3nm。
可选的，对所述第一侧墙结构第一面进行刻蚀，去除部分第一侧墙结构的工艺包括各向同性干法刻蚀工艺。
可选的，形成所述第一侧墙结构的步骤包括：形成覆盖所述第一鳍部顶部和侧壁的第一初始侧墙结构；去除所述第一鳍部顶部的第一初始侧墙结构。
可选的，所述衬底上还具有第二鳍部，所述第二鳍部与第一鳍部相邻；所述形成方法还包括：在所述第二鳍部中形成第二凹槽；在所述第二凹槽中形成第二外延层，所述第二外延层与第一外延层相邻。
可选的，形成所述第一初始侧墙结构之后，去除所述第一鳍部顶部的第一初始侧墙结构之前，在所述第二鳍部中形成第二外延层；或者，形成所述第二外延层之后，形成所述第一初始侧墙结构，所述第一初始侧墙结构还覆盖所述第二外延层表面。
可选的，形成所述第二凹槽之前，还包括：形成覆盖所述第二鳍部侧壁的第二侧墙结构，所述第二侧墙结构包括相对的第三面和第四面，所述第四面朝向所述第二鳍部侧壁表面；形成第二凹槽之后，形成第二外延层之前，对所述第二侧墙结构的第三面进行刻蚀，去除部分所述第二侧墙结构。
可选的，形成所述第一侧墙结构和第二侧墙结构的步骤包括：形成覆盖所述第一鳍部侧壁和顶部、以及第二鳍部侧壁和顶部的第一初始侧墙结构；去除所述第二鳍部顶部的第一初始侧墙结构，形成覆盖所述第二鳍部侧壁的第二侧墙结构；去除所述第一鳍部顶部的第一初始侧墙结构，形成覆盖所述第一鳍部侧壁的第一侧墙结构；形成第二外延层之后，形成所述第一外延层，形成所述第二外延层之后，去除所述第一鳍部顶部的第一初始侧墙结构；或者，形成第一外延层之后，形成第二外延层，形成所述第一外延层之后，去除所述第二鳍部顶部的第一初始侧墙结构。
可选的，所述第二外延层的材料为硅锗，所述第一外延层的材料为硅或碳化硅。
相应的，本发明技术方案还提供一种由上述的形成方法形成的半导体结构。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的半导体结构的形成方法中，形成所述第一外延层之前，在所述第一鳍部侧壁表面形成第一侧墙结构，所述第一侧墙结构能够限制所述第一外延层沿垂直于所述第一鳍部侧壁方向上的尺寸，从而能够防止所述第一外延层与衬底上的其他半导体器件接触，从而能够改善半导体结构性能。在形成所述第一凹槽的过程中需要等离子体，等离子体容易使所述第一侧墙结构表面积聚电荷。形成所述第一外延层之前，形成第一凹槽之后，对所述第一侧墙结构的第一面进行刻蚀，去除部分第一侧墙结构。对所述第一侧墙结构的第一面进行刻蚀，去除部分第一侧墙结构，能够去除所述第一侧墙结构表面的电荷，从而能够避免在形成第一外延层的过程中，在所述第一侧墙结构的第一面形成非晶态的第一外延层材料，从而能够减小非晶态的第一外延层材料对半导体结构的影响。因此，所述形成方法能够改善所形成半导体结构的性能。
进一步，所述形成方法还包括：在形成第一凹槽之后，形成第一外延层之前，对所述第一侧墙结构的第二面进行刻蚀，去除部分第一侧墙结构。由于在形成所述第一凹槽的过程中，所述第一侧墙结构表面容易产生电荷，对所述第一侧墙结构的第二面进行刻蚀，去除部分第一侧墙结构，能够去除所述第一侧墙结构第一面的电荷，从而减小所述第一侧墙结构第一面的电荷对第一外延层的影响，减少所述第一外延层中的缺陷。因此，所述形成方法能够改善所形成半导体结构的性能。
进一步，所述第一侧墙结构包括第一侧墙层、第二侧墙层和第三侧墙层，且第一侧墙层与第二侧墙层的材料不相同，所述第二侧墙层与第三侧墙层的材料不相同。在刻蚀所述第一侧墙层和第三侧墙层的过程中，所述第二侧墙层能够作为刻蚀第一侧墙层和第三侧墙层的停止层，从而能够防止所述第一侧墙结构被完全去除。
进一步，所述第一侧墙层与第三侧墙层的材料相同，则可以通过同一刻蚀工艺对第一侧墙层和第三侧墙层进行刻蚀，从而能够通过同一工艺对第一侧墙结构的第一面以及第二面进行刻蚀，因此，所述形成方法能够简化工艺流程。
进一步，所述衬底上还具有第二鳍部，所述第二鳍部中具有第二外延层。形成所述第一外延层之前，形成覆盖所述第一鳍部侧壁的第一侧墙结构，所述第一侧墙结构能够限制所述第一外延层沿垂直于所述第一鳍部侧壁方向上的尺寸，从而能够防止所述第一外延层与所述第二外延层接触，从而能够改善半导体结构性能。
进一步，形成所述第二凹槽之前，还包括：在所述第二鳍部侧壁表面形成第二侧墙结构。所述第二侧墙结构能够限制所述第二外延层沿垂直于所述第二鳍部侧壁方向上的尺寸，从而能够防止所述第一外延层与所述第二外延层接触，从而能够改善半导体结构性能。
进一步，形成第二外延层之前，对所述第二隔离结构的第三面进行刻蚀，去除部分所述第二侧墙结构。在形成所述第二凹槽的过程中，所述第二侧墙表面容易积聚电荷。形成所述第二外延层之前，对所述第二隔离结构的第三面进行刻蚀，能够去除所述第二侧墙第三面的电荷，从而能够避免在形成第二外延层的过程中，在所述第二侧墙的第三面形成非晶材料，从而能够减小非晶材料对半导体结构的影响。
附图说明
图1至图4是一种半导体结构的形成方法各步骤的结构示意图；
图5至图17是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
具体实施方式
现有技术形成的半导体结构存在诸多问题，例如：所形成的半导体结构的性能较差。
现结合一种半导体结构的形成方法，分析所述形成方法形成的半导体结构性能较差的原因：
图1至图4是一种半导体结构的形成方法各步骤的结构示意图。
请参考图1，提供衬底100，所述衬底100包括相邻的第一区A和第二区B，所述第一区A衬底100和第二区B衬底100上分别具有鳍部101；在所述第一区A和第二区B衬底100上形成隔离结构102，所述隔离结构102覆盖所述鳍部101部分侧壁。
继续参考图1，在所述第一区A和第二区B鳍部101侧壁和顶部表面形成初始阻挡层110。
请参考图2，去除所述第一区A的初始阻挡层110，形成阻挡层111；形成阻挡层111之后，在所述第一区A鳍部101中形成第一外延层120。
请参考图3，在所述第一区A的鳍部101顶部和侧壁、第一外延层120表面形成侧墙层130；去除所述第二区B鳍部101顶部上的侧墙层130，形成覆盖所述第二区B鳍部101侧壁的侧墙131；在相邻侧墙131之间的第二区B鳍部101中形成凹槽，所述凹槽暴露出所述第二区B侧墙131。
请参考图4，在所述凹槽中形成第二外延层140。
其中，为了防止所述第一外延层120与所述第二外延层140接触，所述第二外延层140沿垂直于所述鳍部101侧壁方向上的尺寸不能过大；另外，所述第二外延层140的材料为硅磷，如果所述第二外延层140的尺寸过大，所述第二外延层140中的磷离子的总量较高，导致磷离子扩散进入沟道的几率较大，从而容易产生源漏穿通，因此，所述第二外延层140的尺寸不能过大。在形成所述第二外延层140的过程中，所述侧墙131能够限制所述第二外延层140沿垂直于所述鳍部101侧壁表面方向的生长，从而减小所述第二外延层140的尺寸，进而能够防止所述第一外延层120与第二外延层140接触。
然而，对所述第二区B鳍部101进行刻蚀的工艺包括等离子体干法刻蚀工艺。在对所述第二鳍部101进行刻蚀的过程中，所述侧墙131表面容易积累等离子体，从而使侧墙131表面积聚电荷。在形成所述第二外延层140的过程中，所述侧墙131表面的电荷容易吸引参加反应的气体，从而容易使所述侧墙131外表面形成非晶态的硅磷。所述非晶态的硅磷容易脱落，当脱落的硅磷降落到衬底100上其他器件表面时，容易影响其他器件的漏电，从而影响所形成半导体结构的性能。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：在第一鳍部侧壁表面形成第一侧墙结构，所述第一侧墙结构包括相对的第一面和第二面，所述第二面朝向第一鳍部侧壁表面；形成所述第一凹槽之后，对所述第一侧墙结构第一面进行刻蚀，去除部分第一侧墙结构。对所述第一侧墙结构第一面进行刻蚀能够避免在形成第一外延层的过程中，在所述第一侧墙结构的第一面形成非晶态的第一外延层材料，从而能够减小非晶态的第一外延层材料对半导体结构的影响。因此，所述形成方法能够改善所形成半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图17是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
请参考图5，提供衬底200，所述衬底200上具有第一鳍部201。
本实施例中，所述衬底200上还具有第二鳍部205，所述第二鳍部205与第一鳍部201相邻。
所述第一鳍部201用于形成第一半导体器件；所述第二鳍部用于形成第二半导体器件。
本实施例中，所述第一半导体器件为NMOS晶体管。在其他实施例中，所述第一半导体器件还可以为PMOS晶体管、二极管、三极管或电阻等半导体器件。
本实施例中，所述第二半导体器件为PMOS晶体管，在其他实施例中，所述第二半导体器件还可以为NMOS晶体管、二极管、三极管或电阻等半导体器件。
本实施例中，所述衬底200、第一鳍部201和第二鳍部205的材料为硅、硅锗或锗。
所述形成方法还包括：在所述衬底200上形成隔离结构202，所述隔离结构202覆盖所述第一鳍部201和第二鳍部205部分侧壁，所述隔离结构202表面低于所述第一鳍部201和第二鳍部205顶部表面。
本实施例中，所述隔离结构202的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮氧化硅。
请参考图6，在所述第一鳍部201顶部和侧壁表面，以及第二鳍部205顶部和侧壁表面形成氧化层203。
所述氧化层203用于改善后续形成的第一栅极结构与第一鳍部201之间，以及第二栅极结构与第二鳍部205之间的界面态，改善所形成半导体结构的性能。
所述氧化层203的材料为氧化硅。
形成所述氧化层203的工艺包括化热氧化工艺或原位水汽生产工艺。
结合参考图7和图8，图8是图7沿切割线1-2的剖面图，形成横跨所述第一鳍部201的第一栅极结构251，所述第一栅极结构251覆盖所述第一鳍部201部分侧壁和部分顶部表面；形成横跨所述第二鳍部205的第二栅极结构252，所述第二栅极结构252覆盖所述第二鳍部205部分侧壁和部分顶部表面。
所述第一栅极结构251位于所述第一鳍部201表面的氧化层203上，所述第二栅极结构252位于所述第二鳍部205表面的氧化层203上。
所述第一栅极结构251包括：横跨所述第一鳍部201的第一栅极，所述第一栅极覆盖所述第一鳍部201部分侧壁和部分顶部表面；位于所述第一栅极上的第一掩膜层(图中为标出)。
所述第二栅极结构252包括：横跨所述第二鳍部205的第二栅极，所述第二栅极覆盖所述第二鳍部205部分侧壁和部分顶部表面；位于所述第二栅极上的第二掩膜层(图中为标出)。
所述第一栅极和第二栅极的材料为多晶硅、多晶锗或多晶硅锗。
所述第一掩膜层和第二掩膜层的材料为氮化硅或氮氧化硅。
需要说明的是，在其他实施例中，所述第一鳍部用于形成二极管或三极管，所述形成方法不包括形成第一栅极结构的步骤。所述第二鳍部用于形成二极管或三极管，所述形成方法不包括形成第二栅极结构的步骤。
请参考图9，图9是图8沿切割线3-4的剖面图基础上的后续步骤示意图，在所述第一鳍部201侧壁和顶部表面形成保护层210。
所述保护层210用于在后续形成第二外延层的过程中，防止在所述第一鳍部201表面形成第二外延层材料。
所述保护层210的材料为氮化硅、氮氧化硅。
形成所述保护层210的工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
本实施例中，所述保护层210还覆盖所述第二鳍部205侧壁和顶部表面。
请参考图10，在所述第二鳍部205中形成第二凹槽。
所述第二凹槽用于后续容纳第二外延层220。
本实施例中，形成所述第二凹槽的工艺包括：干法刻蚀工艺和湿法刻蚀工艺的组合。在其他实施例中，形成所述第二凹槽的工艺包括：干法刻蚀工艺或湿法刻蚀工艺。
需要说明的是，本实施例中，所述第二凹槽还在垂直于所述第二鳍部205侧壁的方向上贯穿所述保护层210和氧化层203。所述第二凹槽贯穿所述保护层210和氧化层203，则在后续形成第二外延层的过程中，所述第二外延层在垂直于所述第二鳍部205的方向上的生长不受保护层210和氧化层203的限制，从而能够使第二外延层220的尺寸较大，从而能够增加第二外延层220对所形成的第二半导体器件的沟道应力，改善所形成晶体管的性能。
在其他实施例中，所述第二鳍部侧壁的保护层可以不被刻蚀，从而使第二区保护层和第二鳍部围成所述第二凹槽，所述保护层能够在后续形成第二外延层的过程中，限制第二外延层沿垂直于所述第二鳍部侧壁方向上的尺寸，从而防止第二外延层与后续形成的第一外延层接触。
请参考图11，在所述第二凹槽中形成第二外延层220，所述第二外延层220邻近后续形成的第一外延层。
本实施例中，所述第二鳍部205用于形成PMOS晶体管。则所述第二外延层220用于形成PMOS晶体管的源漏区。
本实施例中，所述第二外延层220的材料为锗硅。在其他实施例中，所述第二鳍部用于形成NMOS晶体管，所述第二外延层的材料为硅或碳化硅。
所述形成方法还包括：对所述第二外延层220进行第一掺杂处理，在所述第二外延层220中掺入第一掺杂离子。
本实施例中，形成所述第二外延层220的工艺包括外延生长工艺。
本实施例中，在所述外延生长工艺过程中，通过对所述第二外延层220进行原位掺杂，在所述第二外延层220中掺入第二掺杂离子。在其他实施例中，还可以通过对所述第二外延层进行离子注入，在所述第二外延层中注入第一掺杂离子。
本实施例中，所述第二鳍部用于形成PMOS晶体管，则所述第一掺杂离子为P型离子，例如硼离子或BF2 +离子。在其他实施例中，所述第二鳍部用于形成NMOS晶体管，则所述第一掺杂离子为N型离子，例如磷离子或砷离子。
需要说明的是，在其他实施例中，形成所述第二凹槽之前，还包括：在所述第二鳍部侧壁表面形成第二侧墙结构，所述第二侧墙结构包括相对的第三面和第四面，所述第四面朝向所述第二鳍部侧壁表面；形成第二凹槽之后，形成第二外延层之前，对所述第二侧墙结构第三面进行刻蚀，去除部分第二侧墙结构。所述形成方法还包括：形成第二凹槽之后，形成第二外延层之前，对所述第二侧墙结构第四面进行刻蚀，去除部分第二侧墙结构。
形成所述第二侧墙结构的步骤包括：形成覆盖所述第一鳍部侧壁和顶部，以及第二鳍部侧壁和顶部的第二初始侧墙结构；去除所述第二鳍部顶部的第二初始侧墙结构，在所述第二鳍部侧壁形成第二侧墙结构。
在另一实施例中，还可以形成所述第一侧墙结构和第二侧墙结构的步骤包括：形成覆盖所述第一鳍部侧壁和顶部、以及第二鳍部侧壁和顶部表面的第一初始侧墙结构；去除所述第二鳍部顶部的第一初始侧墙结构，形成覆盖所述第二鳍部侧壁的第二侧墙结构；去除所述第一鳍部顶部的第一初始侧墙结构，形成覆盖所述第一鳍部侧壁的第一侧墙结构。
本实施例中，形成所述第二外延层220之后，还包括：对所述第二外延层220进行第一氧化处理，在所述第二外延层220表面形成第一氧化层(图中未示出)。
所述第一氧化层用做第二外延层220与后续形成的第一初始侧墙结构之间的缓冲层，改善第二外延层220与第一初始侧墙结构之间的界面态，从而减少所述第二外延层220表面缺陷，另外，所述第一氧化处理，能够使所述第二外延层220表面较平坦，减小第二外延层220表面的曲率，从而减小第二外延层的尖端放电，进而改善半导体结构的性能。
本实施例中，所述第二外延层220的材料为硅锗，则所述第一氧化层的材料为氧化硅锗。在其他实施例中，所述第二外延层的材料为硅，则所述第一氧化层的材料为氧化硅。
所述第一氧化处理的工艺包括热氧化工艺或原位水汽生成工艺。
后续形成覆盖所述第一鳍部201侧壁的第一侧墙结构，所述第一侧墙结构包括相对的第一面和第二面，所述第二面朝向所述第一鳍部201的侧壁表面。
形成覆盖所述第一鳍部201侧壁的第一侧墙结构中的“覆盖”指第一鳍部201侧壁与第一侧墙结构之间的位置关系，所述第一鳍部201侧壁与第一侧墙结构之间还具有所述氧化层。
本实施例中，所述第一侧墙结构包括：覆盖所述第一鳍部201侧壁的第一侧墙层231；位于所述第二侧墙层232侧壁表面的第二侧墙层232，所述第二侧墙层232与所述第一侧墙层231的材料不相同；位于所述第二侧墙层232侧壁表面的第三侧墙层，所述第三侧墙层的材料与所述第二侧墙层232的材料不相同。
具体的，形成所述第一侧墙结构的步骤如图12和图13所示。
请参考图12，在所述第一鳍部201侧壁和顶部上形成第一初始侧墙结构250。
本实施例中，所述第一初始侧墙结构250包括：位于所述第一鳍部201侧壁和顶部上的第一初始侧墙层251；位于所述第一初始侧墙层251表面的第二初始侧墙层252，所述第二初始侧墙层252与所述第一初始侧墙层251的材料不相同；位于所述第二初始侧墙层252侧壁表面的第三初始侧墙层253，所述第三初始侧墙层253的材料与所述第二初始侧墙层252的材料不相同。
本实施例中，所述第一初始侧墙层251位于所述第一氧化层和所述阻挡层220表面。
形成所述第一初始侧墙结构250的步骤包括：在所述第一鳍部201侧壁和顶部上形成第一初始侧墙层251；在所述第一初始侧墙层251表面形成第二初始侧墙层252，所述第二初始侧墙层252与所述第一初始侧墙层251的材料不相同；在所述第二初始侧墙层252侧壁表面形成第三初始侧墙层253，所述第三初始侧墙层253的材料与所述第二初始侧墙层252的材料不相同。
本实施例中，所述第一初始侧墙层251的材料与第三初始侧墙层253的材料相同。
具体的，本实施例中，所述第一初始侧墙层251的材料为氮化硅，所述第二初始侧墙层252的材料为氧化硅，所述第三初始侧墙层253的材料为氮化硅。在其他实施例中，所述第一初始侧墙层的材料可以为氧化硅或氮氧化硅，所述第二初始侧墙层的材料可以为氮化硅或氮氧化硅；第三初始侧墙层的材料可以为氧化硅或氮氧化硅。
本实施例中，形成所述第一初始侧墙层251、第二初始侧墙层252和第三初始侧墙层253的工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
如果所述第一初始侧墙层251的厚度过小，后续形成的第一侧墙层的厚度过小，后续去除所述第一侧墙层之后，所述第一侧墙结构表面的电荷不容易被彻底去除，从而不利于改善半导体结构性能；如果所述第一初始侧墙层251的厚度过大，容易增加工艺难度。具体的，本实施例中，所述第一初始侧墙层251的厚度为2nm～5nm。
如果所述第二初始侧墙层252的厚度过小，不利于在后续刻蚀所述第一侧墙层的过程中起刻蚀停止作用；如果所述第二初始侧墙层252的厚度过大，容易增加工艺难度。具体的，本是实施例中，所述第二初始侧墙层252的厚度为1nm～3nm。
如果所述第三初始侧墙层253的厚度过小，后续形成的第三侧墙层253的厚度过小，后续刻蚀第一侧墙结构之后，剩余的第三侧墙层253的厚度过小，不利于后续限制第一外延层的尺寸；如果所述第三初始侧墙层253的厚度过大，容易增加工艺难度。具体的，本实施例中，所述第三初始侧墙层253的厚度为1nm～3nm。
请参考图13，去除所述第一鳍部201顶部上的第一初始侧墙结构250，形成第一侧墙结构230。
去除所述第一鳍部201顶部上的第一初始侧墙结构250的步骤包括：去除所述第一鳍部201顶部上的第三初始侧墙层253，形成第三侧墙层233；去除所述第一鳍部201顶部上的第二初始侧墙层252，形成第二侧墙层232；去除所述第一鳍部201顶部上的第一初始侧墙层251，形成第一侧墙层231。
去除所述第一鳍部201顶部上的第一初始侧墙层251之后，还包括：去除所述第一鳍部201顶部上的保护层210和氧化层203。
去除所述第一鳍部201顶部上的第三初始侧墙层253、第二初始侧墙层252、第一初始侧墙层251、保护层210和氧化层203的工艺包括各向异性干法刻蚀工艺。
本实施例中，所述第一侧墙层231与第二侧墙层232的材料相同。所述第一侧墙层231与第三侧墙层233的材料相同，则可以通过同一刻蚀工艺对第一侧墙层231与第二侧墙层232进行刻蚀，进而可以通过同一工艺对第一侧墙结构的第一面和第二面进行刻蚀。因此，所述形成方法能够简化工艺流程。
本实施例中，所述第一侧墙层231的厚度为2nm～5nm。所述第二侧墙层232的厚度为1nm～3nm；所述第三侧墙层233的厚度为1nm～3nm。
需要说明的是，所述第一侧墙结构包括第一侧墙层231、第二侧墙层232和第三侧墙层233，且第一侧墙层231与第二侧墙层232的材料不相同，所述第二侧墙层232与第三侧墙层233的材料不相同。在刻蚀所述第一侧墙层231和第三侧墙层233的过程中，所述第二侧墙层232能够作为刻蚀第一侧墙层231和第三侧墙层233的停止层，从而能够防止所述第一侧墙结构230被完全去除，进而能够降低工艺难度。
请参考图14，在相邻第一侧墙结构之间的第一鳍部201中形成第一凹槽，所述第一凹槽侧壁暴露出所述第一侧墙结构侧壁表面。
所述第一凹槽用于后续容纳第一外延层240。
所述第一凹槽侧壁暴露出所述第一侧墙结构侧壁表面指的是第一鳍部201侧壁与第一侧墙结构之间的位置关系，所述第一凹槽侧壁的第一侧墙结构表面还覆盖有阻挡层210。
在刻蚀所述第一鳍部201的过程中，所述第一凹槽侧壁的氧化层203，也容易被去除。
本实施例中，形成第一凹槽的工艺包括等离子体干法刻蚀工艺。等离子体干法刻蚀工艺具有很好的线宽控制，从而能够较容易地控制第一凹槽的形状和尺寸。
如果所述第一凹槽的深度过大，则后续形成的第一半导体器件的沟道宽度较大，导致栅极结构距离沟道底部较远，从而导致栅极结构对第一半导体器件沟道底部的控制作用较弱，进而容易增加沟道漏电流；如果所述第一凹槽的深度过小，容易增加所形成第一半导体器件的电阻。具体的，所述第一凹槽的深度为5nm～50nm。
需要说明的是，在形成所述第一凹槽的过程中，所述第一侧墙结构230表面容易积累等离子体，从而使所述第一侧墙结构230表面积聚电荷。
请参考图15，形成所述第一凹槽之后，对所述第一侧墙结构230的第一面进行刻蚀，去除部分第一侧墙结构230。
对第一侧墙结构230的第一面进行刻蚀，去除部分第一侧墙结构230，能够去除所述第一侧墙结构230第一面的电荷，从而能够避免在形成第一外延层240的过程中，在所述第一侧墙结构230的第一面形成非晶态的第一外延层240材料，从而能够防止非晶态的第一外延层240材料脱落，并降落至所述衬底200上的其他半导体器件表面时，引起半导体器件的漏电。因此，所述形成方法能够减小非晶态的第一外延层240材料对半导体结构的影响。因此，所述形成方法能够改善所形成半导体结构的性能。
本实施例中，所述形成方法还包括：对第一侧墙结构230的第二面进行刻蚀，去除部分第一侧墙结构230。
对第一侧墙结构230的第二面进行刻蚀，去除部分第一侧墙结构230，能够去除所述第一侧墙结构230第二面的电荷，从而减小所述第一侧墙结构230第二面的电荷对第一外延层240的影响，减少所述第一外延层240中的缺陷。因此，所述形成方法能够改善所形成半导体结构的性能。
本实施例中，对第一侧墙结构230第一面进行刻蚀，去除部分第一侧墙结构230的步骤包括：去除全部或部分厚度的所述第三侧墙层233；
对第一侧墙结构230的第二面进行刻蚀，去除部分第一侧墙结构230的步骤包括：去除部分或全部厚度的第一侧墙层231。具体的，本实施例中，去除全部的所述第一侧墙层231。
去除全部或部分厚度的所述第三侧墙层233以及去除部分或全部厚度的第一侧墙层231的步骤包括：对所述第一侧墙层231和第三侧墙层233进行刻蚀。
所述第一侧墙层231与第三侧墙层233的材料相同，则可以通过同一刻蚀工艺对第一侧墙层231和第三侧墙层233进行刻蚀，从而能够简化工艺流程。
所述第一侧墙结构230包括第一侧墙层231、第二侧墙层232和第三侧墙层233，且第一侧墙层231与第二侧墙层232的材料不相同，所述第二侧墙层232与第三侧墙层233的材料不相同。在刻蚀所述第一侧墙层231和第三侧墙层233的过程中，所述第二侧墙层232能够作为刻蚀第一侧墙层231和第三侧墙层233的停止层，从而能够防止所述第一侧墙结构230被完全去除。
本实施例中，对所述第一侧墙层231和第三侧墙层233进行刻蚀的工艺包括各向同性干法刻蚀工艺。在其他实施例中，对所述第一侧墙层和第三侧墙层进行刻蚀的工艺包括湿法刻蚀工艺。
对所述第一侧墙层231和第三侧墙层233进行刻蚀的工艺参数包括：刻蚀气体包括CHF3、O2、CF4、N2和SF6中的一种或多种组合。
本实施例中，在刻蚀所述第一侧墙结构230的过程中，所述第二侧墙层232作为刻蚀所述第一侧墙层231的停止层。即当暴露出所述第二侧墙层232时，刻蚀停止。在其他实施例中，还可以通过控制刻蚀时间，控制刻蚀去除的第一侧墙层和第二侧墙层的厚度。
本实施例中，刻蚀所述第一侧墙结构230之后，去除所述第一鳍部201侧壁的第一侧墙层231、以及部分厚度的第三侧墙层233。
具体的，去除的所述第一侧墙结构230的厚度为2nm～3nm；去除的所述第三侧墙结构的厚度为1nm～3nm。
需要说明的是，所述第一凹槽201底部的第一鳍部201被暴露在空气中，容易被空气中具有氧化性的气体氧化。
对第一侧墙结构230的第一面进行刻蚀，去除部分第一侧墙结构230之后，还包括：对所述第一凹槽201底部的第一鳍部201进行清洗处理，去除第一凹槽201底部的杂质。
所述清洗处理的工艺包括Siconi工艺。
请参考图16，对所述第一侧墙结构230第一面进行刻蚀之后，在所述第一凹槽中形成第一外延层240。
在形成所述第一外延层240的过程中，所述第一侧墙结构230能够限制所述第一外延层240沿垂直于所述第一鳍部201侧壁方向上的尺寸，从而能够防止所述第一外延层240与衬底200上的器件半导体器件接触，从而能够改善半导体结构性能。
由于所述第一外延层240的材料为硅磷，所述第一外延层240的尺寸较小，所述第一外延层240中的磷离子总量较低，从而能够减小磷离子向第一半导体器件沟道中扩散的几率，进而能够防止源漏穿通。
本实施例中，所述第一区I用于形成NMOS晶体管，则所述第一外延层240用于形成NMOS晶体管的源漏区。
本实施例中，所述第一外延层240的材料为硅。在其他实施例中，所述第一区用于形成PMOS晶体管，所述第一外延层的材料为硅锗。
所述形成方法还包括：对所述第一外延层240进行第二掺杂处理，在所述第一外延层240中掺入第二掺杂离子。
本实施例中，形成所述第一外延层240的工艺包括外延生长工艺。通过在所述外延生长工艺过程中，对所述第一外延层240进行原位掺杂，在所述第一外延层240中掺入第二掺杂离子。
本实施例中，所述第一区I用于形成NMOS晶体管，则所述第二掺杂离子为N型离子，例如磷离子或砷离子。在其他实施例中，所述第一区用于形成PMOS晶体管，则所述第二掺杂离子为P型离子，例如硼离子或BF2 +离子。
本实施例是在形成所述第二外延层220之后，形成第一外延层240。在其他实施例中，还可以在形成第一外延层之前，形成所述第二外延层。
需要说明的是，本实施例中，形成所述第二外延层220之后，形成所述第一初始侧墙结构250，所述第一初始侧墙结构250还覆盖所述第二外延层220表面。
在其他实施例中，形成所述第一初始侧墙结构之后，去除所述第一鳍部顶部的第一初始侧墙结构之前，在所述第二鳍部中形成第二凹槽；或者，形成所述第二外延层之后，形成所述第一初始侧墙结构，所述第一初始侧墙结构还覆盖所述第二外延层表面。
去除所述第一鳍部顶部的第一初始侧墙结构之前，在所述第二鳍部中形成第二外延层，所述第一初始侧墙结构能够在形成第二外延层的过程中，保护所述第一鳍部顶部，防止在第一鳍部表面形成第二外延层材料。
形成所述第二外延层之后，形成所述第一初始侧墙结构，所述第一初始侧墙结构还覆盖所述第二外延层表面。在形成第一外延层的过程中，所述第一初始侧墙结构能够保护所述第二外延层，防止在所述第二外延层上形成第一外延层材料。
本实施例中，形成所述第一外延层240之后还包括：对所述第一外延层240进行第二氧化处理，在所述第一外延层240表面形成第二氧化层(图中未示出)。
所述第二氧化层用做第一外延层240与后续形成的介质层之间的缓冲层，改善第一外延层240与第一侧墙结构之间的界面态，从而减少所述第一外延层240表面缺陷。另外，所述第二氧化处理，能够使所述第一外延层240表面较平坦，减小第一外延层240表面的曲率，从而减小第一外延层240的尖端放电，进而改善半导体结构的性能。
本实施例中，所述第一外延层240的材料为硅，则所述第二氧化层的材料为氧化硅。在其他实施例中，所述第一外延层的材料为碳化硅，则所述第二氧化层的材料为氧化碳硅。
所述第二氧化处理的工艺包括热氧化工艺或原位水汽生成工艺。
请参考图17，在所述衬底200、第一外延层240和第二外延层220上形成介质层260。
所述介质层260用于实现第一外延层240和第二外延层220与其半导体器件的电隔离。
所述介质层260的材料为氧化硅。在其他实施例中，所述介质层的材料还可以为低k介质材料。
形成所述介质层260的工艺包括化学气相沉积工艺。
形成所述介质层之前，还包括：形成覆盖所述第一外延层240和第二外延层220的停止层(图中未示出)。
所述停止层用于在刻蚀所述介质层260的过程中，起刻蚀停止层作用。
所述停止层的材料为氮化硅或氮氧化硅。
所述形成方法还包括：对所述介质层260进行刻蚀，在所述介质层260中形成第一接触孔和第二接触孔，所述第一接触孔底部暴露出所述第一外延层240；所述第二接触孔底部暴露出所述第二外延层220。
本发明实施例还提供另一种半导体结构的形成方法，所述形成方法与图5至图17所示实施例的相同之处在此不做赘述，不同之处在于：
在形成第二外延层220之前，形成所述第一初始侧墙结构250，所述第一初始侧墙结构250还位于所述第二鳍部205侧壁和顶部上。形成所述第二凹槽之前，还包括：去除所述第二鳍部205顶部上的第一初始侧墙结构250，形成覆盖第二鳍部205侧壁的第二侧墙结构，所述第二侧墙结构包括相对的第三面和第四面，所述第四面朝向所述第二鳍部205侧壁表面。所述第二凹槽位于相邻第二侧墙结构之间的第二鳍部205中，所述第二凹槽侧壁暴露出所述第二侧墙结构侧壁。
所述形成方法还包括：形成第二凹槽之后，形成第二外延层220之前，对所述第二侧壁结构第三面进行刻蚀，去除部分所述第二侧墙结构。
形成所述第二凹槽之前，在所述第二鳍部205侧壁表面形成第二侧墙结构。所述第二侧墙结构能够限制所述第二外延层220沿垂直于所述第二鳍部205侧壁方向上的尺寸，从而能够防止所述第一外延层240与所述第二外延层220接触，从而能够改善半导体结构性能。
在形成所述第二凹槽的过程中，所述第二侧墙结构表面容易产积聚电荷。形成所述第二外延层220之前，对所述第二侧墙结构第三面进行刻蚀，去除部分第二侧墙结构。对所述第二侧墙结构第三面进行刻蚀，去除部分第二侧墙结构，能够去除所述第二侧墙结构第三面的电荷，从而能够避免在形成第二外延层220的过程中，在所述第二侧墙结构的第三面形成非晶态的第二外延层220材料，从而能够减小非晶态的第二外延层220材料对半导体结构的影响。
所述形成方法还包括：形成第二凹槽之后，形成第二外延层220之前，对所述第二侧墙结构的第四面进行刻蚀，去除部分第二侧墙结构。
对所述第二侧墙结构的第四面进行刻蚀，去除部分第二侧墙结构，能够去除所述第二侧墙结构的第四面的电荷，从而减小所述第二侧墙结构第四面的电荷对第二外延层240的影响，减少所述第二外延层240中的缺陷。因此，所述形成方法能够改善所形成半导体结构的性能。
本发明实施例还提供另一种半导体结构的形成方法。
本实施例与图5至图17所示的半导体结构的形成方法的相同之处在此不做作赘述，不同之处在于：
所述第一侧墙结构230包括：覆盖所述第一鳍部201侧壁的第一侧墙层231；位于所述第一侧墙层231侧壁表面的第二侧墙层232，所述第二侧墙层232与所述第一侧墙层231的材料不相同。
所述第一侧墙层231与所述第二侧墙层232的材料不相同，所述第一侧墙层231可以用做刻蚀所述第二侧墙层232的停止层。
在其他实施例中，所述第一侧墙结构不包括第三侧墙层。
对所述第一侧墙结构230的第一面进行刻蚀，去除部分第一侧墙结构230的步骤包括：去除全部或部分厚度的所述第二侧墙层232。
本实施例中，所述第一凹槽侧壁暴露出所述阻挡层210。
本实施例中，所述第一侧墙层231的材料与所述阻挡层210的材料不相同，所述第二侧墙层232的材料与所述阻挡层210的材料不相同。
本实施例中，形成所述第一凹槽之后，形成第一外延层240之前，所述形成方法还包括：对所述阻挡层210进行刻蚀，去除部分或全部的所述阻挡层210。
对所述阻挡层210进行刻蚀，去除部分或全部的所述阻挡层210能够去除所述阻挡层210表面的电荷，从而防止所述阻挡层210表面的电荷对第一外延层240的影响，从而能够改善半导体结构的性能。
本实施例中，所述第一侧墙层231与所述阻挡层210的材料相同，在刻蚀所述第一侧墙层231的过程中对所述阻挡层210进行刻蚀。
具体的，在刻蚀所述阻挡层210和第一侧墙层231的过程中，所述第一侧墙层231起刻蚀停止作用，当所述第二侧墙层231暴露出所述第一侧墙层231时，刻蚀停止。本实施例中，所述形成方法还可能去除部分所述第一侧墙层231。在其他实施例中，可以当所述阻挡层210或第二侧墙层232暴露出所述第一侧墙层231时，刻蚀停止；或者，还可以通过控制刻蚀时间，控制所述刻蚀过程。
在其他实施例中，所述第一侧墙结构可以仅为一层。所述第一侧墙结构与所述阻挡层的材料可以相同或不相同。可以通过控制刻蚀时间，控制所述刻蚀过程。
继续参考图17，本发明实施例还提供一种半导体结构。
本实施例中，所述半导体结构与上一实施例的半导体结构的形成方法形成的半导体结构相同，在此不多做赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底上具有第一鳍部；
形成覆盖所述第一鳍部侧壁的第一侧墙结构，所述第一侧墙结构包括相对的第一面和第二面，所述第二面朝向所述第一鳍部侧壁表面；
在所述第一侧墙结构之间的第一鳍部中形成第一凹槽，所述第一凹槽侧壁暴露出所述第一侧墙结构；
形成所述第一凹槽之后，对所述第一侧墙结构第一面进行刻蚀，去除部分第一侧墙结构；
对所述第一侧墙结构第一面进行刻蚀之后，在所述第一凹槽中形成第一外延层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一凹槽之后，形成所述第一外延层之前，还包括：对所述第一侧墙结构第二面进行刻蚀，去除部分第一侧墙结构。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，对所述第一侧墙结构的第一面进行刻蚀的过程中，对所述第一侧墙结构的第二面进行刻蚀。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一凹槽的工艺包括：等离子体干法刻蚀工艺。
5.如权利要求1或2所述的半导体结构的形成方法，其特征在于，所述第一侧墙结构包括：覆盖所述第一鳍部侧壁的第一侧墙层；位于所述第一侧墙层侧壁表面的第二侧墙层，所述第二侧墙层与所述第一侧墙层的材料不相同。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，对所述第一侧墙结构第一面进行刻蚀，去除部分第一侧墙结构的步骤包括：去除全部或部分所述第二侧墙层。
7.如权利要求5所述的半导体结构的形成方法，其特征在于，所述第一侧墙结构还包括位于所述第二侧墙层侧壁表面的第三侧墙层，所述第三侧墙层的材料与所述第二侧墙层的材料不相同。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第一侧墙层与第三侧墙层的材料相同。
9.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第三侧墙层的材料包括氧化硅、氮化硅或氮氧化硅；所述第一侧墙层的材料包括氮化硅、氮氧化硅或氧化硅；所述第二侧墙层的材料包括氧化硅、氮化硅或氮氧化硅。
10.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第一侧墙层的厚度为2nm～5nm；所述第二侧墙层的厚度为1nm～3nm；所述第三侧墙层的厚度为1nm～3nm。
11.如权利要求7所述的半导体结构的形成方法，其特征在于，形成所述第一凹槽之后，形成所述第一外延层之前，还包括：对所述第一侧墙结构的第二面进行刻蚀，去除部分第一侧墙结构；
对所述第一侧墙结构第一面进行刻蚀的步骤包括：对所述第三侧墙层进行刻蚀，去除全部或部分的所述第三侧墙层；对所述第一侧墙结构第二面进行刻蚀的步骤包括：对所述第一侧墙层进行刻蚀，去除部分或全部的第一侧墙层；对所述第三侧墙层进行刻蚀的过程中，对所述第一侧墙层进行刻蚀。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，对所述第一侧墙层和第三侧墙层进行刻蚀的工艺包括：各向同性干法刻蚀工艺；
对所述第一侧墙层和第三侧墙层进行刻蚀的工艺参数包括：刻蚀气体包括CHF3、O2、CF4、N2和SF6中的一种或多种组合；去除的所述第一侧墙层的厚度为2nm～3nm；去除的所述第三侧墙层的厚度为1nm～3nm。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述第一侧墙结构第一面进行刻蚀，去除部分第一侧墙结构的工艺包括各向同性干法刻蚀工艺。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一侧墙结构的步骤包括：形成覆盖所述第一鳍部顶部和侧壁的第一初始侧墙结构；去除所述第一鳍部顶部的第一初始侧墙结构。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，所述衬底上还具有第二鳍部，所述第二鳍部与第一鳍部相邻；所述形成方法还包括：在所述第二鳍部中形成第二凹槽；在所述第二凹槽中形成第二外延层，所述第二外延层与第一外延层相邻。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，形成所述第一初始侧墙结构之后，去除所述第一鳍部顶部的第一初始侧墙结构之前，在所述第二鳍部中形成第二外延层；或者，形成所述第二外延层之后，形成所述第一初始侧墙结构，所述第一初始侧墙结构还覆盖所述第二外延层表面。
17.如权利要求15所述的半导体结构的形成方法，其特征在于，形成所述第二凹槽之前，还包括：形成覆盖所述第二鳍部侧壁的第二侧墙结构，所述第二侧墙结构包括相对的第三面和第四面，所述第四面朝向所述第二鳍部侧壁表面；形成第二凹槽之后，形成第二外延层之前，对所述第二侧墙结构的第三面进行刻蚀，去除部分所述第二侧墙结构。
18.如权利要求17所述的半导体结构的形成方法，其特征在于，形成所述第一侧墙结构和第二侧墙结构的步骤包括：形成覆盖所述第一鳍部侧壁和顶部、以及第二鳍部侧壁和顶部的第一初始侧墙结构；去除所述第二鳍部顶部的第一初始侧墙结构，形成覆盖所述第二鳍部侧壁的第二侧墙结构；去除所述第一鳍部顶部的第一初始侧墙结构，形成覆盖所述第一鳍部侧壁的第一侧墙结构；
形成第二外延层之后，形成所述第一外延层，形成所述第二外延层之后，去除所述第一鳍部顶部的第一初始侧墙结构；或者，形成第一外延层之后，形成第二外延层，形成所述第一外延层之后，去除所述第二鳍部顶部的第一初始侧墙结构。
19.如权利要求15所述的半导体结构的形成方法，其特征在于，所述第二外延层的材料为硅锗；所述第一外延层的材料为硅或碳化硅。
20.一种由权利要求1至19任意一项权利要求所述的形成方法形成的半导体结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201710952407.8A CN109671777B (zh) | 2017-10-13 | 2017-10-13 | 半导体结构及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201710952407.8A CN109671777B (zh) | 2017-10-13 | 2017-10-13 | 半导体结构及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109671777A true CN109671777A (zh) | 2019-04-23 |
| CN109671777B CN109671777B (zh) | 2021-10-15 |
Family
ID=66138856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710952407.8A Active CN109671777B (zh) | 2017-10-13 | 2017-10-13 | 半导体结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109671777B (zh) |
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| Publication number | Publication date |
|---|---|
| CN109671777B (zh) | 2021-10-15 |
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