CN109585361B - 半导体器件和形成方法 - Google Patents

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Abstract

本发明实施例提供了半导体器件和形成方法。在一些实施例中，该方法包括在衬底上方形成介电层并且图案化介电层以形成第一凹槽。该方法还包括在第一凹槽中沉积第一层并且在第一层上方沉积第二层，第二层不同于第一层。该方法还包括使用第一氧化剂对第二层实施第一化学机械抛光(CMP)工艺并且使用第一氧化剂对第二层和第一层的多余部分实施第二CMP工艺。该方法还包括在实施第二CMP抛光之后在第一层的剩余部分上方形成第一导电元件。

Description

半导体器件和形成方法
技术领域
本发明实施例涉及半导体器件和形成方法。
背景技术
在使半导体器件小型化的当前工艺中，低k介电材料被期望作为导电互连件之间的金属间和/或层间电介质，以便减少由于电容效应引起的信号传播中的阻容延时。因此，介电层的介电常数越小，相邻导线的寄生电容越小，并且集成电路(IC)的RC延迟越小。
然而，目前被考虑或用作低k介电材料的材料并不理想。特别是，在选择基于其k值的材料，并且特别是基于其低k值时，诸如材料的硬度或其强度的其他特性可能不适用于半导体制造工艺。因此，期望利用低k介电材料的工艺的改进。
发明内容
根据本发明的一些实施例，提供了一种形成半导体器件的方法，包括：在衬底上方形成介电层；图案化所述介电层以形成第一凹槽；在所述第一凹槽中沉积第一层；在所述第一层上方沉积第二层，所述第二层不同于所述第一层；使用第一氧化剂对所述第二层实施第一化学机械抛光(CMP)工艺，所述第一化学机械抛光工艺在检测到端点时终止；在实施所述第一化学机械抛光工艺之后，使用所述第一氧化剂对所述第二层和所述第一层实施第二CMP工艺；和在实施所述第二CMP工艺之后，在所述第一层的剩余部分上方形成第一导电元件。
根据本发明的另一些实施例，还提供了一种形成半导体器件的方法，包括：图案化第一介电层以形成第一凹槽和第二凹槽；在所述第一凹槽和所述第二凹槽中沉积第一层，其中，所述第一层沿所述第一凹槽和所述第二凹槽之间的所述第一介电层的上表面延伸，并且其中，所述第一层的上表面包括峰和谷；在所述第一层上方沉积第二层；实施第一化学机械抛光(CMP)工艺，其中，所述第一化学机械抛光工艺在检测到所述第一层的上表面的峰时终止；对所述第一层实施第二CMP工艺，其中，所述第二CMP工艺在第一预定时间之后终止；以及对所述第一层实施第三CMP工艺，其中，所述第三CMP工艺在第二预定时间之后终止。
根据本发明的又一些实施例，还提供了一种半导体器件，包括：衬底；介电层，位于所述衬底上方；第一导电部件，位于所述介电层中，所述第一导电部件包括第一数量的材料层；第二导电部件，位于所述介电层中并且邻近所述第一导电部件，所述第二导电部件包括第二数量的材料层，其中，所述第二数量高于所述第一数量；以及电连接件，覆盖所述第一导电部件和/或所述第二导电部件。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1至图16示出了根据一些实施例的在形成半导体器件中的中间阶段。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
图1至图16示出根据一些实施例的形成半导体器件100的中间阶段的截面图和/或平面图。根据一些实施例，可以在衬底上方形成互连结构。互连结构可以包括一个或多个导电部件，例如导线、有源器件、无源器件和/或伪器件。形成导电部件的方法可以包括过填充凹槽并且然后例如使用化学机械抛光(CMP)工艺将过填充的凹槽减薄至期望的厚度。在一些实施例中，可以使用相对昂贵的金属形成导电部件。例如，导电部件可以使用钌形成。如果使用相对昂贵的金属，则过填充和随后的减薄会浪费昂贵的金属并增加成本。另外，导电部件可以使用相对难以CMP的金属形成。例如，为了有效地CMP钌，可能必须使用强氧化剂，如果被人体吸入可能产生有害的气体。如果使用弱氧化剂来CMP钌，则制造工艺可能更安全，但是CMP工艺的时间可能不合需要地过长。
根据一些实施例，可以使用双层工艺以在互连区域的介电层中形成导电部件。第一层形成在其中将形成导电部件的介电层的凹槽中，其中第一层包括用于待制造的导电部件所期望的材料组成。可以在第一层上方形成第二层，其中第二层具有比第一层的材料组成更便宜的材料组成，和/或比第一层的材料组成更容易CMP。可以实施多个CMP工艺以将第二层、第一层和介电层减薄至期望的厚度。由于第二层的存在，CMP工艺中的至少一个CMP工艺基本上在第二层而不是第一层上实施，这可以导致不太昂贵的金属被浪费和/或可以仅使用相对弱的氧化剂有效地进行，这可以提高制造安全性和/或节省时间。
参考图1，半导体器件100包括半导体衬底104。半导体衬底104可以由诸如掺杂或未掺杂的硅的半导体材料、或绝缘体上半导体(SOI)衬底的有源层形成。半导体衬底104可以包括其他半导体材料，诸如锗；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe，GaAsP，AlInAs，AlGaAs，GaInAs，GaInP和/或GaInAsP的合金半导体；或其组合。也可以使用诸如多层或梯度衬底的其他衬底。可以在半导体衬底104的有源表面中和/或上形成诸如晶体管、二极管、电容器、电阻器等的器件(未示出)。
图1至图16描绘了在半导体衬底104上方形成互连结构的中间阶段。介电层106形成在半导体衬底104上。在一些实施例中，介电层106是层间电介质(ILD)。介电层106可以由聚合物形成，该聚合物可以是可以使用光刻图案化的诸如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)、它们的组合等的光敏材料。在其它实施例中，介电层106由诸如氮化硅的氮化物、诸如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)的氧化物、它们的组合等形成。可以通过旋涂、层压、化学气相沉积(CVD)等形成介电层106。
图2至图15描绘了分别形成在半导体器件100中的区域110，区域112和区域114(例如，图2中示出)中的导电部件的形成。根据一些实施例，区域110、112和/或114可以全部位于相同的半导体器件100上，或者区域110、112和114中的每一个可以位于分离的半导体器件100上。尽管示出了三个区域110、112和114，但是在一些实施例可以在附加区域或较小区域中形成导电部件。当形成在相同的半导体器件100中时，区域110、112和114可以被设置为彼此相邻或者设置在半导体器件100的分离区域中。在区域110、112和114中形成的导电部件可以是导线、有源器件、无源器件、密封环、对准线(诸如划线)、伪器件、其组合等。图1至图16描绘了区域110中的SRAM器件、区域112中的逻辑器件和区域114中的密封环的形成。
参考图2，在介电层106上方形成掩模108。在一些实施例中，掩模108是光刻胶，并且可以通过使用旋涂技术形成。虽然示出了单层，但在一些实施例中掩模108可以是三层或双层。在其他实施例中，可以例如使用原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等沉积掩模108。掩模108可以包括氮化硅、金属硬掩模层、它们的组合等。
接下来，例如使用可接受的光刻技术来图案化掩模108。所得到的结构如图3所示。如图3所示，掩模108的图案具有形成在掩模108中的凹槽142。介电层106的部分通过凹槽142暴露。
参考图4，将掩模108的图案转印到介电层106。可以使用掩模108作为蚀刻掩模来实施蚀刻工艺。在一些实施例中，蚀刻可以是各向异性的。根据一些实施例，蚀刻工艺可以是定时的，使得在预定时间过去之后，蚀刻工艺终止并且介电层106已被蚀刻期望的量。在蚀刻工艺完成之后，凹槽142已经延伸到介电层106中。在一些实施例中，凹槽142可以仅穿过介电层106的一部分，并且不完全延伸穿过介电层106。蚀刻之后，凹槽142可以具有锥形侧壁。
在蚀刻工艺完成之后，可以例如使用灰化工艺去除掩模108的剩余部分。得到的结构如图5所示。
接下来，参考图6，在介电层106上方形成掩模116。在介电层106中的凹槽142中形成掩模层116。在一些实施例中，掩模116是光刻胶，并且可以通过使用旋涂技术形成。尽管示出了单层，但在一些实施例中，掩模116可以是三层或双层。在其他实施例中，可以例如使用ALD、CVD、PVD等来沉积掩模116。掩模116可以包括氮化硅、金属硬掩模层、它们的组合等。
参照图7，例如使用可接受的光刻技术来图案化掩模116。掩模116的图案化形成凹槽144。介电层106的部分通过凹槽144暴露。
接下来，将掩模116的图案转印到介电层106。可以使用掩模116作为蚀刻掩模来实施蚀刻工艺。蚀刻可以是各向异性的。根据一些实施例，蚀刻工艺可以是定时的，使得在预定时间过去之后，蚀刻工艺终止并且介电层106已经被蚀刻期望的量。在其他实施例中，蚀刻工艺可以继续直到介电层106被蚀刻穿并且检测到半导体衬底104。在完成蚀刻工艺之后，凹槽144已经延伸到介电层106内。在一些实施例中，凹槽144可以穿过介电层106并且暴露半导体衬底104。在蚀刻之后，凹槽144可以具有锥形侧壁。结果如图8所示。
当蚀刻工艺终止时，可以例如使用灰化工艺去除掩模116。最终的结构如图9所示。
接下来，在介电层106上方和凹槽142和144中形成晶种层118。在一些实施例中，晶种层118可以包括铜，但是也可以使用其他合适的材料。晶种层118可以通过诸如ALD、PVD、CVD、等离子体增强化学气相沉积(PECVD)等的沉积工艺来形成。晶种层118可以沿着介电层106的上表面，沿着凹槽142和144的侧壁以及凹槽142和144的底面延伸。所得到的结构在图10中示出。
图11和图12描绘了用第一层120和第二层122填充和过填充凹槽142和144。一些导电部件可以通过用导电材料溢出介电层中的凹槽并且然后例如使用化学机械抛光(CMP)工艺将导电材料和介电层减薄到期望的尺寸来形成。然而，在CMP工艺期间，导电材料的多余部分(例如溢出凹槽的部分)被去除。如果导电材料相对昂贵，那么CMP工艺会浪费相对昂贵的材料。此外，所使用的导电材料可以影响减薄工艺的参数和时间。例如，可以在CMP工艺中使用氧化剂。如果使用CMP工艺相对难以减薄的导电材料，则使用相对较弱的氧化剂的CMP工艺可能需要相对较长的时间才能完成。例如，如果使用钌作为导电材料，并且使用H2O2作为氧化剂，则CMP工艺可能相对较长。如果在CMP工艺中使用强氧化剂(如IO4或ClO4)，则该工艺可能会更快地完成。然而，强氧化剂可能会产生对人体有害的气体(例如RuO4)，使得器件的制造更危险。
根据一些实施例，可以使用双层工艺来形成导电部件。第一层120可以使用将在所形成的导电部件中使用的导电材料来形成。第一层120可以沉积在介电层的凹槽中，使得凹槽被填充或部分填充。接下来，在第一层上方形成第二层122(参见图12)至期望的厚度。与第一层120相比，第二层122可以相对便宜并且使用CMP工艺相对容易减薄。因此，在随后的CMP工艺期间，被减薄的材料的至少一部分是第二层122而不是第一层122。因此，所产生的废料相对便宜，并且仅使用弱氧化剂可以使CMP工艺相对更快地进行，这使得制造工艺更安全。
参照图11，第一层120形成在晶种层118上方和凹槽142和144中。在一些实施例中，第一层120可以包括导电材料，例如金属。第一层120可以包含贵金属，例如钌、铑，钯、银、锇、铱、铂、金或其组合。由于耐氧化和/或腐蚀的能力，贵金属可能是有利的。例如，可以使用CVD沉积第一层120。在其他实施例中，可以使用PVD、ALD、PECVD等来沉积第一层120。
第一层120的沉积工艺可以继续，直到第一层120填充和/或溢出区域110和112的凹槽142和144。沉积工艺还可以在凹槽被充满之前终止，如区域114中的凹槽144所示。在沉积工艺之后，第一层120可以具有包括一个或多个峰和一个或多个谷的非平坦上表面，其中上表面中的谷对应于介电层106中的凹槽142或144。
如图11所示，与区域112和114相比，区域110包括相对窄的凹槽开口并且可以用第一层120填充，直到第一层120溢出凹槽142和144并且在介电层106的顶面上方延伸距离D1。在一些实施例中，D1可以是约
Figure BDA0001718710250000071
至约
Figure BDA0001718710250000072
诸如约
Figure BDA0001718710250000073
区域112可以包括与区域110的凹槽相比相对较宽的凹槽开口以及与区域114的凹槽相比相对较窄的凹槽开口，其可以被第一层120填充，直到第一层120溢出凹槽142并在介电层106的顶面上方延伸距离D2。D2可以小于D1。在一些实施例中，D2可以是约
Figure BDA0001718710250000074
至约
Figure BDA0001718710250000075
诸如约
Figure BDA0001718710250000076
区域114可以包括与区域110和112相比相对较宽的凹槽开口。区域114可以包括可以仅部分地填充有第一层120的凹槽。第一层120也可以沉积在区域114中的介电层106的上表面上，并且可以在介电层106的顶面上方延伸距离D3。D3可以小于D1和D2。在一些实施例中，D3可以是约
Figure BDA0001718710250000077
至约
Figure BDA0001718710250000078
诸如约
Figure BDA0001718710250000079
参考图12，在第一层120上方形成第二层122。在一些实施例中，例如使用PVD来沉积第二层122。在其他实施例中，可以使用CVD，ALD，PECVD等来沉积第二层122。第二层122可以包括比用于形成第一层120的材料相对便宜的材料。第二层122可以包括使用弱氧化剂比用于形成第一层120的材料相对更容易CMP的材料。在一些实施例中，第二层122可以包括介电材料、金属氮化物、其氧化物可溶于浆料(例如，在CMP工艺中使用的浆料)中的金属或其组合。例如，根据一些实施例，第二层122可以包括Co、Cu、Al、TiN、TaN、SiO2、SiN等或其组合。第二层122可以至少部分根据第一层120的材料组成来选择。例如，可以选择第二层122以避免或最小化第一层120和第二层122的界面处的腐蚀。
在一些实施例中，第二层122可以在区域110,112和114中的每一个中形成至相同的高度。第二层122可以在区域110中形成至厚度T1，其中T1为约
Figure BDA0001718710250000081
至约
Figure BDA0001718710250000082
诸如约
Figure BDA0001718710250000083
T1可以从区域110中的第一层120的最上表面测量。第二层122可以在区域112中形成至厚度T2，其中T2为约
Figure BDA0001718710250000084
至约
Figure BDA0001718710250000085
诸如约
Figure BDA0001718710250000086
T2可以从区域112中的第一层120的最上表面测量。第二层122可以在区域114中形成至厚度T3，其中T3为约
Figure BDA0001718710250000087
至约
Figure BDA0001718710250000088
诸如约
Figure BDA0001718710250000089
T3可以从区域114中的第一层120的最上表面测量。在一些实施例中，T1小于T2和T3两者，T2大于T1但小于T3，并且T3大于T1和T2中的每一个。在一些实施例中，虽然第二层122没有延伸到区域110或112中的介电层106中的凹槽中，但是在区域114中，第二层122至少部分地穿透到凹槽144中并且溢出凹槽144(如图所示11的凹槽142和144)。
参考图13，对半导体器件100实施一个或多个第一CMP工艺。在一些实施例中，区域110,112和/或114中的每一个可以经历单独的第一CMP工艺。在其他实施例中，区域110,112和/或114中的每一个可以经历相同的第一CMP工艺。因为一个或多个第一CMP工艺基本上是第二层120的CMP，所以可以使用弱氧化剂来有效地实施CMP工艺。例如，可以使用H2O2氧化剂。可以避免使用诸如IO4或CLO4的强氧化剂，并且可以提高制造安全性。
一个或多个第一CMP工艺可以继续，直到检测到第一层120。由于第一层120的上表面的非平面性质，当在一个或多个第一CMP工艺中检测到第一层120并且一个或多个第一CMP工艺终止时，第二层122的部分可以保留在区域110和112中。由此产生的结构示于图13。由于区域110,112和114之间的第一层120的高度不同(参见上面关于图11的讨论)，在一个或多个第一CMP工艺之后，第一层120和第二层122的组合厚度也可以在区域110,112和114之间变化。根据一些实施例，在一个或多个第一CMP工艺之后，每个区域110,112和114中的第一层120和第二层122的组合厚度与第一层120沉积之后的第一层120的厚度基本上相同或相对应，其中沉积第一层120之后的第一层120的厚度被测量为从第一层120的峰至第一层120的相对表面。
参考图14，可以在每个区域110,112和114中实施可选的一个或多个第二CMP工艺。在一些实施例中，每个区域110,112和114可以经历单独的第二CMP工艺。在其他实施例中，每个区域110,112和114可以经历相同的第二CMP工艺。一个或多个第二CMP工艺可以去除晶种层118，第一层120和第二层122的溢出介电层106中的凹槽142和144的多余部分。一个或多个第二CMP工艺可以使用相对较弱的氧化剂，例如H2O2，这导致更安全的制造工艺。虽然在一个或多个第二CMP工艺中可以去除第一层120的部分，但是因为被去除的第一层120的量相对较小，所以可以使用弱氧化剂，而不会使一个或多个第二CMP工艺的时间变得非常长。
在一些实施例中，一个或多个第二CMP工艺的端点可以根据一个或多个第二CMP工艺的经过时间来确定。在其中一个或多个第二CMP工艺的端点由时间确定的实施例中，在一个或多个第二CMP工艺终止之后，介电层106的厚度，第一层120的厚度和/或第一层120和第二层120的组合厚度可以在区域110，区域112和/或区域114中变化。介电层106，第一层120的厚度和/或第一层120和第二层122的组合厚度可以根据例如结合图13论述的厚度的初始变化而变化。所得结构示于图14中。在一些实施例中，位于区域110中的介电层106和第一层120的厚度各自为厚度T4，其中，T4为约
Figure BDA0001718710250000091
至约
Figure BDA0001718710250000092
诸如约
Figure BDA0001718710250000093
在一些实施例中，区域112中的介电层106的厚度为厚度T5，T5为约
Figure BDA0001718710250000094
至约
Figure BDA0001718710250000095
诸如约
Figure BDA0001718710250000096
在一些实施例中，区域114中的介电层106的厚度和/或第一层120和第二层122的组合厚度是厚度T6，其中T6为约
Figure BDA0001718710250000097
至约
Figure BDA0001718710250000098
诸如约
Figure BDA0001718710250000099
在一些实施例中，T4大于T5和T6两者，T5大于T6且小于T4，并且T6小于T4和T5中的每一个。
在其他实施例中，一个或多个第二CMP工艺可以在检测到端点时终止。例如，一个或多个第二CMP工艺可以在检测到介电层106时终止。在其中一个或多个第二CMP工艺在检测到端点时终止的实施例中，介电层106、第一层120和第二层122的组合厚度可以在区域110、区域112和区域114(图14中未示出)中基本相同。
参考图15，在每个区域110,112和114中实施一个或多个第三CMP工艺，以将第一层120，第二层122和介电层106减薄到目标厚度。在一些实施例中，每个区域110,112和/或114可以经历单独的第三CMP工艺。在其他实施例中，每个区域110,112和/或114可以经历相同的第三CMP工艺。在区域110和112中，一个或多个第三CMP工艺可以去除晶种层118，第一层120和介电层106的多余部分。在区域114中，一个或多个第三CMP工艺可以去除晶种层118、第一层120，第二层122和介电层106的多余部分。一个或多个第三CMP工艺可以使用相对较弱的氧化剂，诸如H2O2，其导致更安全的制造工艺。虽然在一个或多个第三CMP工艺中可以去除第一层120的部分，但是因为被去除的第一层120的量相对较小，所以可以在不会使得一个或多个第三CMP工艺变得非常漫长的情况下使用弱氧化剂。
一个或多个第三CMP工艺可以持续指定的经过时间，此后介电层106和第一层120(以及第二层122，如果适用的话)处于目标厚度。在一些实施例中，在一个或多个第三CMP工艺完成，介电层106和第一层120(和第二层122，如果适用的话)的厚度具有基本上相同的厚度T7。在一些实施例中，厚度T7为约
Figure BDA0001718710250000101
至约
Figure BDA0001718710250000102
诸如约
Figure BDA0001718710250000103
图15中示出了所得到的结构。在区域110中形成了导电部件146，在区域112中形成了导电部件148，并且在区域114中形成了导电部件150。在一些实施例中，导电部件146是SRAM器件，导电部件148是逻辑器件，并且导电部件150是密封环。
在随后的处理中，如图16所示，可以在介电层106上方形成诸如互连层128的额外的互连层，和/或额外的密封环150。如图16所示，互连层128可以包括导线132、通孔130和介电层138。导线132和/或通孔130可以形成为电连接和/或物理连接到导电部件146，导电部件148和/或导电部件150。在一些实施例中，导线132和/或通孔130可以将导电部件146，导电部件148和/或导电部件150中的一个或多个彼此连接或连接到外部组件。在一些实施例中，导线132和/或通孔130可将导电部件146、导电部件148和/或导电部件150连接到电源节点或接地节点。
在一个实施例中，可以使用例如双镶嵌工艺形成通孔130和导线132，从而在诸如介电层138的相应介电层内形成位于给定互连层128中的用于通孔130和导线132的开口。在一个实施例中，介电层138形成在介电层106上。在一些实施例中，介电层138由聚合物形成，其可以是光敏材料，诸如可以使用光刻来图案化的聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)、它们的组合等。在其他实施例中，介电层138由诸如氮化硅的氮化物，诸如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)等的氧化物形成。可以通过旋涂、层压、化学气相沉积(CVD)等形成介电层106。
可以通过在介电层138上放置并图案化光刻胶材料来形成用于导线132和通孔130的开口。一旦光刻胶材料已经被放置和图案化，就可以利用诸如反应离子蚀刻的干蚀刻工艺以将图案从图案化的光刻胶转印到下面的介电层138。可以重复该工艺以形成开口的通孔部分和开口的沟槽部分。
一旦已经形成开口，可以用导电材料填充开口，以在介电层138内形成通孔130和导线132。在实施例中，导电材料的形成可以通过首先沉积阻挡层(未在图16中单独示出)。阻挡层可以是诸如氮化钛或氮化钽的阻挡材料，其可以使用诸如化学气相沉积、物理气相沉积、原子层沉积等的沉积工艺来沉积。然而，可以利用任何合适的材料或沉积方法来形成阻挡层。
一旦已经形成阻挡层，可以沉积导电材料以填充和/或过填充介电层138内的开口。在一个实施例中，导电材料可以是例如使用晶种层(未示出)和镀工艺(诸如电化学镀)形成的诸如铜，钨，钌，二氧化钛、它们的组合等的材料，但是诸如溅射，蒸发或PECVD工艺的其他形成工艺也可以交替地使用，这取决于所期望的材料。一旦开口已经用导电材料填充，则可以去除位于开口外部的任何多余的导电材料，并且可以使用例如化学机械抛光工艺来平坦化导线132和介电层138。上述工艺可根据需要重复以形成特定封装设计所需的多个互连线，例如如图16所示。
如图16所示，在一些实施例中，可以在多个互连层128中形成多个导电部件150。与以上关于在介电层106中形成导电部件150所描述的那些相同或相似的工艺可以重复以在互连层128中形成额外的导电部件150。
在一些实施例中，在互连层128上方形成管芯连接件160。管芯连接件160分别连接到离衬底142最远的相应的最上面的导线132'。管芯连接件160可提供到半导体器件100的外部电连接。钝化膜140位于最上面的介电层138'上以及相应的最上面的导线132'的部分上，其中，管芯连接件160分别连接至相应的最上面的导线132'。制造穿过钝化膜140至相应的最上面的导线132'的开口(管芯连接件160分别连接至相应的最上面的导线132')。诸如导电柱(例如，包括诸如铜的金属)的管芯连接件160位于穿过钝化膜140的开口中，并且机械和电连接到相应的最上面的导线132'，各个管芯连接件160分别连接至各个最上面的导线132'。可以通过例如镀等形成管芯连接件160。管芯连接件160可以电连接至区域110,112和114的一个或多个相应的导电部件。
介电材料162位于钝化膜140和管芯连接件160的侧壁上。介电材料162横向地密封管芯连接件160，并且介电材料162与衬底104横向相连。介电材料162可以是诸如PBO、聚酰亚胺、BCB等的聚合物；诸如氮化硅等的氮化物；诸如氧化硅、PSG、BSG、BPSG等的氧化物；类似物或其组合，并且可以例如通过旋涂、层压、CVD等形成。
在其他实施例中，可以不形成管芯连接件160。相反，根据一些实施例，可以在最上面的互连层128'上方形成并图案化下凸块下金属(UBM)(未在图16中示出)，从而形成与最上面的导线132'的电连接。UBM提供电连接，并且UBM上可以放置电连接件(例如，焊球/凸块，导电柱等)。在一个实施例中，UBM包括扩散阻挡层、晶种层或其组合。扩散阻挡层可以包括Ti，TiN，Ta，TaN或其组合。晶种层可以包括铜或铜合金。然而，也可以包括其他金属，诸如镍，钯，银，金，铝，其组合以及它们的多层。在一个实施例中，UBM使用溅射形成。在其他实施例中，可以使用电镀。
根据一些实施例，连接件(未示出)可以形成在凸块下金属上方。连接件可以是焊球、金属柱、可控塌陷芯片连接(C4)凸块、微凸块、化学镀镍化学镀钯浸金技术(ENEPIG)形成的凸块、其组合(例如，具有附接焊球的金属柱)等。连接件可以包括诸如焊料，铜，铝，金，镍，银，钯，锡等或其组合的导电材料。在一些实施例中，作为示例，连接件包括共晶材料并且可以包括焊料凸块或焊球。例如，焊料材料可以是铅基焊料和无铅焊料，诸如用于铅基焊料的Pb-Sn组合物；包括InSb的无铅焊料；锡，银和铜(SAC)组合物；和具有共同熔点并在电应用中形成导电焊料连接的其他共晶材料。作为示例，对于无铅焊料，可以使用不同组成的SAC焊料，诸如SAC 105(Sn 98.5％、Ag 1.0％、Cu 0.5％)、SAC 305和SAC 405。诸如焊球的无铅连接件也可以由SnCu化合物形成，无需使用银(Ag)。可选地，无铅焊料连接件可包括锡和银、Sn-Ag而不使用铜。连接件可以形成网格，诸如球栅阵列(BGA)。在一些实施例中，可以实施回流工艺，在一些实施例中，给予连接件局部球体的形状。可选地，连接件可以包括其他形状。例如，连接件还可以包括非球形导电连接件。
在一些实施例中，连接件包括通过溅射、印刷、电镀、化学镀、CVD等形成的金属柱(例如铜柱)，其上具有或不具有焊料材料。金属柱可以是无焊料的并且具有基本垂直的侧壁或锥形侧壁。
如本文所述，根据一些实施例，导电部件可以使用双层工艺来形成。第一层可以使用导电材料形成，该导电材料将在形成在介电层中的导电部件中使用。第一层可以沉积在介电层的凹槽中，使得凹槽被填充或部分填充。接下来，在第一层上方形成第二层至期望的厚度。与第一层相比，第二层相对便宜并且使用CMP工艺相对容易减薄。如此，在随后的CMP工艺期间，被减薄的材料的至少一部分是第二层而不是第一层。因此，所产生的废料相对便宜，并且CMP工艺可以仅使用弱氧化剂以相对较快的速度进行，这使得制造工艺更安全。
根据一些实施例，提供了一种方法。该方法包括在衬底上方形成介电层。该方法还包括图案化介电层以形成第一凹槽。该方法还包括在第一凹槽中沉积第一层。该方法还包括在第一层上方沉积第二层，第二层不同于第一层。该方法还包括使用第一氧化剂对第二层实施第一化学机械抛光(CMP)工艺，第一CMP工艺在检测到终点时终止。该方法还包括在实施第一CMP之后，使用第一氧化剂对第二层和第一层实施第二CMP工艺。该方法还包括在实施第二CMP抛光之后在第一层的剩余部分上方形成第一导电元件。在一个实施例中，第一层包含钌。在一个实施例中，第一氧化剂包含H2O2。在一个实施例中，端点的检测包括检测第一层。在一个实施例中，第一层过填充第一凹槽并且在被沉积之后沿着介电层的顶面延伸。在一个实施例中，该方法还包括在第一CMP工艺之后且在第二CMP工艺之前实施第三CMP工艺，其中，第三CMP工艺去除第一层的沿着介电层的顶面延伸的部分。在一个实施例中，该方法包括：图案化介电层以形成第二凹槽；在第二凹槽中沉积第一层；在第二凹槽中沉积第二层；以及在实施第二CMP工艺之后，在第二凹槽中的第一层和第二层的剩余部分上方形成第二导电元件。在一个实施例中，在一个或多个第一化学机械抛光工艺之后，邻近第一凹槽的介电层上方的第一层和第二层的组合厚度大于邻近第二凹槽的介电层上方的第一层和第二层的组合厚度。在一个实施例中，该方法包括图案化介电层以形成第三凹槽；以及在第三凹槽中沉积第一层；其中，第一凹槽邻近于第二凹槽，并且第二凹槽邻近于第三凹槽。在一个实施例中，在第二CMP工艺之后，第二层在第三凹槽中延伸，并且其中，第二层不在第一凹槽或第二凹槽中延伸。在一个实施例中，根据第二CMP工艺的经过时间来确定第二CMP工艺的端点。
根据一些实施例，提供了一种方法。该方法可以包括图案化第一介电层以形成第一凹槽和第二凹槽。该方法还可以包括在第一凹槽和第二凹槽中沉积第一层，其中第一层沿着第一凹槽和第二凹槽之间的第一介电层的上表面延伸，并且其中第一层的上表面包括峰和谷。该方法还可以包括在第一层上方沉积第二层。该方法还可以包括实施第一化学机械抛光(CMP)工艺，其中第一CMP工艺在检测到第一层的上表面的峰时终止。该方法还可以包括对第一层实施第二CMP工艺，其中第二CMP工艺在第一预定时间之后终止。该方法还可以包括对第一层实施第三CMP工艺，其中第三CMP工艺在第二预定时间之后终止。在一个实施例中，第一层包含贵金属。在一个实施例中，第一层包含钌。在一个实施例中，第一凹槽与第二凹槽相邻。在一个实施例中，在第一CMP工艺之后，介电层、第一层和第二层在第一区域中的组合厚度大于在第二区域中的组合厚度，其中第一区域与第一凹槽相邻并且第二区域与第二凹槽相邻。在一个实施例中，在第二CMP工艺之后，介电层，第一层和第二层在第一区域中的组合厚度大于在第二区域中的组合厚度。
根据一些实施例，提供了一种器件。该器件包括衬底。该器件还包括位于衬底上方的介电层。该器件还包括位于介电层中的第一导电部件，第一导电部件包括第一材料。该器件还包括位于介电层中并且邻近第一导电部件的第二导电部件，第二导电部件包括位于第一材料上方的第二材料。该器件还包括覆盖第一导电部件和/或第二导电部件的电连接件。在一个实施例中，第一材料是钌。在一个实施例中，在平行于衬底的主表面的方向上穿过第二导电部件的伪线依次穿过第一材料层、第二材料和第一材料层。
根据本发明的一些实施例，提供了一种形成半导体器件的方法，包括：在衬底上方形成介电层；图案化所述介电层以形成第一凹槽；在所述第一凹槽中沉积第一层；在所述第一层上方沉积第二层，所述第二层不同于所述第一层；使用第一氧化剂对所述第二层实施第一化学机械抛光(CMP)工艺，所述第一化学机械抛光工艺在检测到端点时终止；在实施所述第一化学机械抛光工艺之后，使用所述第一氧化剂对所述第二层和所述第一层实施第二CMP工艺；和在实施所述第二CMP工艺之后，在所述第一层的剩余部分上方形成第一导电元件。
在上述方法中，所述第一层包含钌。
在上述方法中，所述第一氧化剂包含H2O2。
在上述方法中，所述端点的检测包括检测所述第一层。
在上述方法中，所述第一层过填充所述第一凹槽并且在被沉积之后沿着所述介电层的顶面延伸。
在上述方法中，还包括：在所述第一化学机械抛光工艺之后且在所述第二CMP工艺之前实施第三CMP工艺，其中，所述第三CMP工艺去除所述第一层的沿着所述介电层的顶面延伸的部分。
在上述方法中，还包括：图案化所述介电层以形成第二凹槽；在所述第二凹槽中沉积所述第一层；在所述第二凹槽中沉积所述第二层；以及在实施所述第二CMP工艺之后，在所述第二凹槽中的所述第一层和所述第二层的剩余部分上方形成第二导电元件。
在上述方法中，在一个或多个所述第一化学机械抛光工艺之后，邻近所述第一凹槽的所述介电层上方的所述第一层和所述第二层的组合高度大于邻近所述第二凹槽的所述介电层上方的所述第一层和所述第二层的组合高度。
在上述方法中，还包括：图案化所述介电层以形成第三凹槽；和在所述第三凹槽中沉积所述第一层；其中，所述第一凹槽邻近于所述第二凹槽，并且所述第二凹槽邻近于所述第三凹槽。
在上述方法中，在所述第二CMP工艺之后，所述第二层在所述第三凹槽中延伸，并且其中，所述第二层不在所述第一凹槽或所述第二凹槽中延伸。
在上述方法中，根据所述第二CMP工艺的经过时间来确定所述第二CMP工艺的端点。
根据本发明的另一些实施例，还提供了一种形成半导体器件的方法，包括：图案化第一介电层以形成第一凹槽和第二凹槽；在所述第一凹槽和所述第二凹槽中沉积第一层，其中，所述第一层沿所述第一凹槽和所述第二凹槽之间的所述第一介电层的上表面延伸，并且其中，所述第一层的上表面包括峰和谷；在所述第一层上方沉积第二层；实施第一化学机械抛光(CMP)工艺，其中，所述第一化学机械抛光工艺在检测到所述第一层的上表面的峰时终止；对所述第一层实施第二CMP工艺，其中，所述第二CMP工艺在第一预定时间之后终止；以及对所述第一层实施第三CMP工艺，其中，所述第三CMP工艺在第二预定时间之后终止。
在上述方法中，所述第一层包含贵金属。
在上述方法中，所述第一层包含钌。
在上述方法中，所述第一凹槽邻近于所述第二凹槽。
在上述方法中，在所述第一化学机械抛光工艺之后，所述介电层、所述第一层和所述第二层在第一区域中的组合厚度大于在第二区域中的组合厚度，其中，所述第一区域邻近所述第一凹槽，并且所述第二区域邻近所述第二凹槽。
在上述方法中，在所述第二CMP工艺之后，所述介电层、所述第一层和所述第二层在所述第一区域中的组合厚度大于在所述第二区域中的组合厚度。
根据本发明的又一些实施例，还提供了一种半导体器件，包括：衬底；介电层，位于所述衬底上方；第一导电部件，位于所述介电层中，所述第一导电部件包括第一数量的材料层；第二导电部件，位于所述介电层中并且邻近所述第一导电部件，所述第二导电部件包括第二数量的材料层，其中，所述第二数量高于所述第一数量；以及电连接件，覆盖所述第一导电部件和/或所述第二导电部件。
在上述半导体器件中，所述第一数量的材料层包括钌层。
在上述半导体器件中，在平行于所述衬底的主表面的方向上穿过所述第二导电部件的伪线依次穿过阻挡层、第一材料层、第二材料和第一材料层。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种形成半导体器件的方法，包括：
在衬底上方形成介电层；
图案化所述介电层以形成第一凹槽；
在所述第一凹槽中沉积第一层；
在所述第一层上方沉积第二层，所述第二层不同于所述第一层；
使用第一氧化剂对所述第二层实施第一化学机械抛光工艺，所述第一化学机械抛光工艺在检测到端点时终止；
在实施所述第一化学机械抛光工艺之后，使用所述第一氧化剂对所述第二层和所述第一层实施第二化学机械抛光工艺；和
在实施所述第二化学机械抛光工艺之后，在所述第一层的剩余部分上方形成第一导电元件；
相对于所述第一氧化剂而言,所述第二层的材料组成比所述第一层的材料组成更容易化学机械抛光，并且在实施所述第一化学机械抛光工艺和所述第二化学机械抛光工艺的过程中利用了该性能，
其中，所述端点的检测包括检测所述第一层，
其中，所述第一层过填充所述第一凹槽并且在被沉积之后沿着所述介电层的顶面延伸，在所述第一化学机械抛光工艺之后且在所述第二化学机械抛光工艺之前实施第三化学机械抛光工艺，其中，所述第三化学机械抛光工艺去除所述第一层的沿着所述介电层的顶面延伸的部分，所述第三化学机械抛光工艺在检测到所述介电层时终止。
2.根据权利要求1所述的方法，其中，所述第一层包含钌。
3.根据权利要求1所述的方法，其中，所述第一氧化剂包含H2O2。
4.根据权利要求1所述的方法，其中，所述第二层包括Co、Cu、Al、TiN、TaN、SiO2、SiN或其组合。
5.根据权利要求1所述的方法，其中，所述第一层的沿着所述介电层的顶面延伸的部分的厚度在
Figure FDF0000014058770000011
至
Figure FDF0000014058770000012
6.根据权利要求1所述的方法，其中，所述第一层包括贵金属。
7.根据权利要求1所述的方法，还包括：
图案化所述介电层以形成第二凹槽；
在所述第二凹槽中沉积所述第一层；
在所述第二凹槽中沉积所述第二层；以及
在实施所述第二化学机械抛光工艺之后，在所述第二凹槽中的所述第一层和所述第二层的剩余部分上方形成第二导电元件。
8.根据权利要求7所述的方法，其中，在一个或多个所述第一化学机械抛光工艺之后，邻近所述第一凹槽的所述介电层上方的所述第一层和所述第二层的组合高度大于邻近所述第二凹槽的所述介电层上方的所述第一层和所述第二层的组合高度。
9.根据权利要求7所述的方法，还包括：
图案化所述介电层以形成第三凹槽；和
在所述第三凹槽中沉积所述第一层；
其中，所述第一凹槽邻近于所述第二凹槽，并且所述第二凹槽邻近于所述第三凹槽。
10.根据权利要求9所述的方法，其中，在所述第二化学机械抛光工艺之后，所述第二层在所述第三凹槽中延伸，并且其中，所述第二层不在所述第一凹槽或所述第二凹槽中延伸。
11.根据权利要求1所述的方法，其中，根据所述第二化学机械抛光工艺的经过时间来确定所述第二化学机械抛光工艺的端点。
12.一种形成半导体器件的方法，包括：
图案化第一介电层以形成第一凹槽和第二凹槽；
在所述第一凹槽和所述第二凹槽中沉积第一层，其中，所述第一层沿所述第一凹槽和所述第二凹槽之间的所述第一介电层的上表面延伸，并且其中，所述第一层的上表面包括峰和谷；
在所述第一层上方沉积第二层；
实施第一化学机械抛光工艺，其中，所述第一化学机械抛光工艺在检测到所述第一层的上表面的峰时终止；
对所述第一层实施第二化学机械抛光工艺，其中，所述第二化学机械抛光工艺在第一预定时间之后终止；以及
对所述第一层实施第三化学机械抛光工艺，其中，所述第三化学机械抛光工艺在第二预定时间之后终止；
相对于弱氧化剂而言，所述第二层的材料组成比所述第一层的材料组成更容易化学机械抛光，并且在实施所述第一化学机械抛光工艺、所述第二化学机械抛光工艺和所述第三化学机械抛光工艺的过程中利用了该性能。
13.根据权利要求12所述的方法，其中，所述第一层包含贵金属。
14.根据权利要求13所述的方法，其中，所述第一层包含钌。
15.根据权利要求12所述的方法，其中，所述第一凹槽邻近于所述第二凹槽。
16.根据权利要求12所述的方法，其中，在所述第一化学机械抛光工艺之后，所述介电层、所述第一层和所述第二层在第一区域中的组合厚度大于在第二区域中的组合厚度，其中，所述第一区域邻近所述第一凹槽，并且所述第二区域邻近所述第二凹槽。
17.根据权利要求16所述的方法，其中，在所述第二化学机械抛光工艺之后，所述介电层、所述第一层和所述第二层在所述第一区域中的组合厚度大于在所述第二区域中的组合厚度。
18.一种半导体器件，包括：
衬底；
介电层，位于所述衬底上方；
第一导电部件，位于所述介电层中，所述第一导电部件包括第一数量的材料层；
第二导电部件，位于所述介电层中并且邻近所述第一导电部件，所述第二导电部件包括第二数量的材料层，其中，所述第二数量高于所述第一数量；以及
电连接件，覆盖所述第一导电部件和/或所述第二导电部件，
在所述介电层上方具有互连层、以及位于所述互连层上方的介电材料层，所述介电材料层中具有位于所述第一导电部件上方的管芯连接件，
其中，所述第二导电部件用作第一密封环，在所述互连层中具有在所述第一密封环上方依次堆叠的多个第二密封环，所述第二密封环具有所述第二数量的材料层，
所述互连层具有与所述介电层直接接触的第一子互连层，所述第一子互连层中具有与所述第一导电部件电连接的导线，
所述多个第二密封环中具有位于所述第一子互连层中的底部密封环，所述底部密封环的顶面与所述导线的顶面均相对于所述第一子互连层的顶面暴露。
19.根据权利要求18所述的半导体器件，其中，所述第一数量的材料层包括钌层。
20.根据权利要求18所述的半导体器件，其中，在平行于所述衬底的主表面的方向上穿过所述第二导电部件的伪线依次穿过阻挡层、第一材料层、第二材料和第一材料层。
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