KR102151606B1 - 반도체 소자 및 그 형성 방법 - Google Patents

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Abstract

반도체 소자 및 그 형성 방법이 제공된다. 일부 실시형태에서, 방법은 기판 위에 유전체 층을 형성하는 단계 및 제1 리세스를 형성하기 위해 상기 유전체 층을 패터닝하는 단계를 포함한다. 이 방법은 상기 제1 리세스 내에 제1 층을 증착하는 단계 및 상기 제1 층 위에 제2 층을 증착하는 단계를 또한 포함하고, 상기 제2 층은 상기 제1 층과 다르다. 이 방법은 제1 산화제를 이용하여 상기 제2 층 위에서 제1 화학 기계 연마(CMP) 공정을 수행하는 단계 및 제1 산화제를 이용하여 상기 제2 층 및 상기 제1 층의 나머지 부분 위에서 제2 CMP 공정을 수행하는 단계를 또한 포함할 수 있다. 이 방법은 상기 제2 CMP 공정을 수행한 후에 상기 제1 층의 나머지 부분 위에 제1 도전성 요소를 형성하는 단계를 또한 포함한다.

Description

반도체 소자 및 그 형성 방법{SEMICONDUCTOR DEVICES AND METHODS OF FORMING}
우선권 주장
이 특허 출원은 2017년 9월 29일자 출원된 미국 가특허 출원 제62/565,919호에 대한 우선권을 주장하며, 상기 미국 가특허 출원은 인용에 의해 그 전부가 본원에 통합된다.
현재의 반도체 소자 소형화 공정에 있어서, 용량 효과에 기인하는 신호 전파의 저항-용량(resistive-capacitive, RC) 지연을 감소시키기 위해 도전성 상호접속들 간의 금속간 및/또는 층간 유전체로서 낮은-k 유전체 물질이 바람직하다. 그래서 유전체의 유전체 층 상수가 낮으면 낮을수록 인근 도전 선의 기생 용량이 더 낮아지고 집적 회로(IC)의 RC 지연이 더 낮아진다.
그러나 현재 낮은-k 유전체 물질로서 고려되거나 사용되는 물질들은 이상적이지 않다. 구체적으로, 그 k 값, 특히 그 낮은-k 값에 기초하여 물질을 선택할 때, 물질의 경도 또는 그 강도와 같은 다른 특성들은 반도체 제조 공정에서 사용하는 데에 이상적이지 않을 수 있다. 그래서 낮은-k 유전체 물질을 활용하는 공정에서의 개선이 요구된다.
본 발명의 각종 양태는 첨부 도면과 함께 읽을 때 하기의 상세한 설명으로부터 최상으로 이해된다. 산업계의 표준 관례에 따라서, 각종 피쳐는 정확한 축척으로 작도되지 않았다는 점에 주목해야 한다. 사실, 각종 피쳐들의 치수는 설명을 명확히 하기 위해 임의로 증대 또는 축소될 수 있다.
도 1 내지 도 16은 일부 실시형태에 따른 반도체 소자 형성의 중간 단계들을 보인 도이다.
이하의 설명은 발명의 상이한 특징들을 구현하기 위한 많은 다른 실시형태 또는 실시예를 제공한다. 컴포넌트 및 배열의 구체적인 예가 본 설명을 단순화하기 위해 이하에서 설명된다. 물론 이 예들은 단순히 예이고 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2의 피쳐 위에 제1 피쳐를 형성하는 것은 제1 피쳐와 제2 피쳐가 직접 접촉으로 형성되는 실시형태를 포함할 수 있고, 제1 피쳐와 제2 피쳐가 직접 접촉되지 않도록 제1 피쳐와 제2 피쳐 사이에 추가의 피쳐가 형성되는 실시형태도 또한 포함할 수 있다. 또한, 본 설명에서는 각종 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이고, 여기에서 설명하는 각종 실시형태 및/또는 구성들 간의 관계를 본질적으로 구술하는 것이 아니다.
또한, 공간적으로 관계있는 용어, 예를 들면, "아래", "하", "하부", "위", "상부" 등은 도면에 예시된 다른 요소 또는 특징들에 대한 하나의 요소 또는 피쳐의 관계를 묘사하기 위한 설명의 용이성을 위해 여기에서 사용된다. 공간적으로 관계있는 용어들은 도면에 도시된 방위 외에 사용 또는 동작 중인 소자의 다른 방위를 포함하는 것으로 의도된다. 장치는 다른 방식으로 방위(90도 또는 다른 방위로 회전)될 수 있고 여기에서 사용하는 공간적으로 관계있는 서술자(descriptor)는 그에 따라서 동일한 방식으로 해석될 수 있다.
도 1 내지 도 16은 일부 실시형태에 따른 반도체 소자(100)의 형성에 있어서 중간 단계들의 단면도 및/또는 평면도이다. 일부 실시형태에 따르면, 상호접속 구조가 기판 위에 형성될 수 있다. 상호접속 구조는 하나 이상의 도전성 피쳐, 예를 들면, 도전 선, 능동 소자, 수동 소자 및/또는 더미 소자를 포함할 수 있다. 도전성 피쳐를 형성하는 방법은 리세스를 오버필(overfilling)하는 단계, 및 그 다음에 예를 들면 화학 기계 연마(chemical mechanical polishing, CMP) 공정을 이용하여 상기 오버필된 리세스를 원하는 두께로 박막화하는 단계를 포함할 수 있다. 일부 실시형태에서, 도전성 피쳐들은 비교적 고가인 금속을 이용하여 형성될 수 있다. 예를 들면, 도전성 피쳐들은 루테늄을 이용하여 형성될 수 있다. 만일 고가의 금속을 이용하면, 상기 오버필 및 그 다음의 박막화는 고가의 금속을 낭비하여 비용을 증가시킨다. 게다가 도전성 피쳐들은 CMP가 비교적 어려운 금속을 이용하여 형성될 수 있다. 예를 들면, 루테늄을 효율적으로 CMP하기 위해서는 강산화제를 사용할 필요가 있고, 이것은 인간이 흡입할 경우 해로운 가스를 생성할 수 있다. 만일 루테늄을 CMP하기 위해 약산화제를 사용하면 제조 공정이 더 안전할 수 있지만, CMP 공정의 시간이 바람직하지 않게 길어질 수 있다.
일부 실시형태에 따르면, 2층 공정을 이용하여 상호접속 영역의 유전체 층에 도전성 피쳐들을 형성할 수 있다. 제1 층은 도전성 피쳐가 형성될 유전체 층의 리세스 내에 형성되고, 여기에서 상기 제1 층은 도전성 피쳐의 제조에 바람직한 물질 조성을 포함한다. 제2 층은 상기 제1 층 위에 형성될 수 있고, 여기에서 상기 제2 층은 제1 층의 물질 조성보다 덜 비싼 물질 조성, 및/또는 제1 층의 물질 조성보다 CMP가 더 용이한 물질 조성을 갖는다. 상기 제2 층, 제1 층 및 유전체 층을 원하는 두께로 박막화하기 위해 복수의 CMP 공정을 수행할 수 있다. 제2 층이 있기 때문에, 적어도 하나의 CMP 공정은 제1 층 대신에 실질적으로 제2 층 위에서 수행되고, 이것은 덜 비싼 금속이 낭비되게 하고 및/또는 비교적 약한 산화제만을 이용하여 더 효율적으로 진행할 수 있으며, 이로써 제조 안전성을 개선하고 및/또는 시간을 절약할 수 있다.
도 1을 참조하면, 반도체 소자(100)는 반도체 기판(104)을 포함한다. 반도체 기판(104)은 도핑형이거나 비도핑형인 실리콘과 같은 반도체 물질, 또는 SOI(semiconductor-on-insulator) 기판의 활성층으로 형성될 수 있다. 반도체 기판(104)은 게르마늄과 같은 다른 반도체 물질; 탄화 실리콘, 비화 갈륨, 인화 갈륨, 인화 인듐, 비화 인듐 및/또는 안티몬화 인듐을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 다층 또는 구배 기판과 같은 다른 기판을 또한 사용할 수 있다. 트랜지스터, 다이오드, 커패시터, 저항기 등과 같은 소자(설명 생략)들이 반도체 기판(104)의 활성 표면 내 및/또는 위에 형성될 수 있다.
도 1 내지 도 16은 반도체 기판(104) 위에 상호접속 구조를 형성하는 중간 단계들을 보인 것이다. 유전체 층(106)이 반도체 기판(104) 위에 형성된다. 일부 실시형태에서, 유전체 층(106)은 층간 유전체(interlayer dielectric, ILD)이다. 유전체 층(106)은 리소그래피를 이용하여 패터닝될 수 있는 폴리벤즈옥사졸(polybenzoxazole, PBO), 폴리이미드, 벤조시클로부틴(benzocyclobutene, BCB), 이들의 조합 등과 같은 감광재인 중합체로 형성될 수 있다. 다른 실시형태에서, 유전체 층(106)은 질화 실리콘과 같은 질화물, 산화 실리콘과 같은 산화물, 포스포실리케이트 글라스(PhosphoSilicate Glass, PSG), 보로실리케이트 글라스(BoroSilicate Glass, BSG), 붕소 도핑형 포스포실리케이트 글라스(Boron-doped PhosphoSilicate Glass, BPSG), 이들의 조합 등으로 형성된다. 유전체 층(106)은 스핀 코팅, 라미네이션, 화학 기상 증착(chemical vapor deposition, CVD) 등으로 형성될 수 있다.
도 2 내지 도 15는 반도체 소자(100)의 영역들(예를 들면, 도 2에 도시된 110, 112, 114)에 각각 형성되는 도전성 피쳐들의 형성을 보인 도이다. 일부 실시형태에 따르면, 영역들(110, 112 및/또는 114)은 모두 동일 반도체 소자(100)에 위치되거나, 또는 각 영역(110, 112, 114)이 별도의 반도체 소자(100)에 위치될 수 있다. 비록 3개의 영역(110, 112, 114)을 도시하였지만, 일부 실시형태에서, 도전성 피쳐들은 더 많은 영역 또는 더 적은 영역에 형성될 수 있다. 동일 반도체 소자(100)에 형성될 때, 영역(110, 112, 114)은 서로 인접하게 배치되거나 또는 반도체 소자(100)의 별도의 지역에 배치될 수 있다. 영역(110, 112, 114)에 형성되는 도전성 피쳐들은 도전 선, 능동 소자, 수동 소자, 실 링(seal ring), 정렬 선(예를 들면, 스크라이브 라인), 더미 소자, 이들의 조합 등일 수 있다. 도 1-16은 영역(110)에 SRAM 소자를, 영역(112)에 논리 소자를, 및 영역(114)에 실 링을 형성하는 것을 도시한다.
도 2를 참조하면, 마스크(108)가 유전체 층(106) 위에 형성된다. 일부 실시형태에서, 마스크(108)는 포토레지스트이고, 스핀온 기법을 이용하여 형성될 수 있다. 비록 단일 층이 도시되어 있지만, 일부 실시형태에서 마스크(108)는 3층 또는 2층일 수 있다. 다른 실시형태에서, 마스크(108)는 예를 들면 원자층 증착(ALD), 화학 기상 증착(CVD), 물리 기상 증착(PVD) 등을 이용하여 증착될 수 있다. 마스크(108)는 질화 실리콘, 금속 하드 마스크 층, 이들의 조합 등을 포함할 수 있다.
다음에, 마스크(108)가 예를 들면 허용 가능한 포토리소그래피 기법을 이용하여 패터닝된다. 결과적인 구조를 도 3에 도시하였다. 도 3에 도시한 것처럼, 마스크(108)의 패터닝에 의해 마스크(108)에 리세스(142)가 형성되었다. 유전체 층(106)의 일부가 리세스(142)를 통해 노출된다.
도 4를 참조하면, 마스크(108)의 패턴이 유전체 층(106)에 전사된다. 에칭 공정이 마스크(108)를 에칭 마스크로 이용하여 수행될 수 있다. 에칭은 일부 실시형태에서 이방성일 수 있다. 일부 실시형태에 따르면, 에칭 공정은 시간이 맞춰져서 소정 시간이 경과한 후에 에칭 공정이 종료되고 유전체 층(106)이 원하는 양만큼만 에칭되었다. 에칭 공정이 완료된 후에, 리세스(142)는 유전체 층(106) 내로 연장되었다. 일부 실시형태에서, 리세스(142)는 유전체 층(106)의 일부만을 관통하도록 침투하고 유전체 층(106)을 완전히 관통하도록 연장되지 않는다. 에칭 후에, 리세스(142)는 테이퍼진(tapered) 측벽을 가질 수 있다.
에칭 공정이 완료된 후, 마스크(108)의 나머지 부분이 예를 들면 애싱(ashing) 공정을 이용하여 제거될 수 있다. 결과적인 구조를 도 5에 도시하였다.
다음에, 도 6을 참조하면, 마스크(116)가 유전체 층(016) 위에 형성된다. 마스크 층(116)은 유전체 층(106)의 리세스(142) 내에 형성된다. 일부 실시형태에서, 마스크(116)는 포토레지스트이고, 스핀온 기법을 이용하여 형성될 수 있다. 비록 단일 층이 도시되어 있지만, 일부 실시형태에서 마스크(116)는 3층 또는 2층일 수 있다. 다른 실시형태에서, 마스크(116)는 예를 들면 ALD, CVD, PVD 등을 이용하여 증착될 수 있다. 마스크(116)는 질화 실리콘, 금속 하드 마스크 층, 이들의 조합 등을 포함할 수 있다.
도 7을 참조하면, 마스크(116)가 예를 들면 허용 가능한 포토리소그래피 기법을 이용하여 패터닝된다. 마스크(116)의 패터닝은 리세스(144)를 형성한다. 유전체 층(106)의 일부가 리세스(144)를 통해 노출된다.
다음에, 마스크(116)의 패턴이 유전체 층(106)에 전사된다. 에칭 공정이 마스크(116)를 에칭 마스크로 이용하여 수행될 수 있다. 에칭은 이방성일 수 있다. 일부 실시형태에 따르면, 에칭 공정은 시간이 맞춰져서 소정 시간이 경과한 후에 에칭 공정이 종료되고 유전체 층(106)이 원하는 양만큼만 에칭되었다. 다른 실시형태에서, 에칭 공정은 유전체 층(106)이 에칭으로 관통되어 반도체 기판(104)이 검출될 때까지 계속될 수 있다. 에칭 공정이 완료된 후에, 리세스(144)는 유전체 층(106) 내로 연장되었다. 일부 실시형태에서, 리세스(144)는 유전체 층(106)을 관통하도록 침투하여 반도체 기판(104)을 노출시킬 수 있다. 에칭 후에, 리세스(144)는 테이퍼진 측벽을 가질 수 있다. 결과적인 구조를 도 8에 도시하였다.
에칭 공정이 완료된 후, 마스크(116)가 예를 들면 애싱(ashing) 공정을 이용하여 제거될 수 있다. 결과적인 구조를 도 9에 도시하였다.
다음에, 시드 층(118)이 유전체 층(106) 위 및 리세스(142, 144) 내에 형성된다. 일부 실시형태에서, 시드 층(118)은 구리를 포함할 수 있고, 다른 적당한 물질을 사용할 수도 있다. 시드 층(118)은 ALD, CVD, PVD, 플라즈마 강화 화학 기상 증착(PECVD) 등과 같은 증착 공정을 이용하여 형성될 수 있다. 시드 층(118)은 유전체 층(106)의 상부면을 따라, 리세스(142, 144)의 측벽을 따라, 및 리세스(142, 144)의 바닥면을 따라 연장할 수 있다. 결과적인 구조를 도 10에 도시하였다.
도 11과 도 12는 제1 층(120) 및 제2 층(122)으로 리세스(142)를 충진 및 오버플로우잉한 것을 보인 것이다. 일부 도전성 피쳐들은 도전성 물질로 유전체 층 내의 리세스를 오버플로우잉한 후 도전성 물질 및 유전체 층을 예를 들면 화학 기계 연마(CMP) 공정을 이용하여 원하는 크기로 박막화함으로써 형성될 수 있다. 그러나 CMP 공정 중에, 도전성 물질의 과잉 부분, 예를 들면 리세스를 오버플로우하는 부분들은 제거된다. 만일 도전성 물질이 비교적 고가이면 CMP 공정은 비교적 고가인 물질을 낭비할 수 있다. 또한, 사용하는 도전성 물질은 박막화 공정의 파라미터 및 타이밍에 영향을 줄 수 있다. 예를 들면, 산화제가 CMP 공정에서 사용될 수 있다. 만일 CMP 공정을 이용하여 박막화하기에 비교적 어려운 도전성 물질을 사용하면, 비교적 약한 산화제를 이용한 CMP 공정은 완료될 때까지 비교적 긴 시간이 걸릴 수 있다. 예를 들어서 만일 루테늄을 도전성 물질로서 사용하고 H2O2를 산화제로서 사용하면, CMP 공정은 비교적 오래 걸릴 수 있다. 만일 IO4 또는 ClO4와 같은 강산화제를 CMP 공정에서 사용하면, 공정이 더 빨리 완료될 수 있다. 그러나 강산화제는 인간에게 해로운 가스(예를 들면, RuO4)를 생성하여 소자의 제조를 더 위험하게 할 수 있다.
일부 실시형태에 따르면, 도전성 피쳐들은 2층 공정을 이용하여 형성될 수 있다. 제1 층(120)은 형성된 도전성 피쳐에서 사용되는 도전성 물질을 이용하여 형성될 수 있다. 제1 층(120)은 리세스가 충진되거나 부분적으로 충진되도록 유전체 층의 리세스에 증착될 수 있다. 다음에, 제2 층(122)(도 12 참조)이 원하는 두께로 상기 제1 층 위에 형성된다. 제2 층(122)은 제1 층(120)에 비하여 상대적으로 가격이 싸고 CMP 공정을 이용한 박막화가 상대적으로 쉬울 수 있다. 그래서 후속 CMP 공정 중에 박막화되는 물질의 적어도 일부는 제1 층(120) 대신에 제2 층(122)이다. 그래서, 발생되는 낭비 물질은 비교적 가격이 싸고 CMP 공정은 약산화제만을 이용하여 비교적 빨리 진행할 수 있으며, 이것은 제조 공정을 더 안전하게 한다.
도 11을 참조하면, 제1 층(120)은 시드 층(118) 위 및 리세스(142, 144) 내에 형성된다. 일부 실시형태에서, 제1 층(120)은 도전성 물질, 예를 들면 금속을 포함할 수 있다. 제1 층(120)은 루테늄, 로듐, 팔라듐, 은, 오스뮴, 이리듐, 백금, 금 또는 이들의 조합과 같은 귀금속을 포함할 수 있다. 귀금속은 내산화성 및/또는 내부식성 때문에 유리할 수 있다. 제1 층(120)은 예를 들면 CVD를 이용하여 증착될 수 있다. 다른 실시형태에서, 제1 층(120)은 PVD, ALD, PECVD 등을 이용하여 증착될 수 있다.
제1 층(120)의 증착 공정은 제1 층(120)이 영역(110, 112)의 리세스(142, 144)를 충진 및/또는 오버플로우할 때까지 계속될 수 있다. 증착 공정은 또한 영역(114)의 리세스(144)에 도시된 것처럼 리세스가 채워지기 전에 종결될 수 있다. 증착 공정 후에, 제1 층(120)은 하나 이상의 피크(peak)와 하나 이상의 골(valley)을 포함한 비평탄 상부면을 가질 수 있고, 여기에서 상부면의 골들은 유전체 층(106)의 리세스(142, 144)에 대응한다.
도 11에 도시된 것처럼, 영역(112, 114)에 비하여 상대적으로 좁은 리세스 개구를 포함한 영역(110)은 제1 층(120)이 리세스(142, 144)를 오버플로우하여 유전체 층(106)의 상부면 위로 거리(D1)를 연장시킬 때까지 제1 층(120)으로 충진될 수 있다. 일부 실시형태에서, D1은 약 10Å 내지 약 3000Å, 예를 들면 약 300Å일 수 있다. 영역(110)의 리세스에 비하여 상대적으로 더 넓고 영역(114)의 리세스에 비하여 상대적으로 더 좁은 리세스 개구를 포함한 영역(112)은 제1 층(120)이 리세스(142)를 오버플로우하여 유전체 층(106)의 상부면 위로 거리(D2)를 연장시킬 때까지 제1 층(120)으로 충진될 수 있다. D2는 D1보다 더 작을 수 있다. 일부 실시형태에서, D2는 약 10Å 내지 약 3000Å, 예를 들면 약 250Å일 수 있다. 영역(114)은 영역(110, 112)에 비하여 상대적으로 더 넓은 리세스 개구를 포함할 수 있다. 영역(114)은 제1 층(120)으로 일부만 충진된 리세스를 포함할 수 있다. 제1 층(120)은 도전성 피쳐(114)에서 유전체 층(106)의 상부면 위에 또한 증착될 수 있고, 유전체 층(106)의 상부면 위로 거리(D3)를 연장시킬 수 있다. D3는 D1 및 D2보다 작을 수 있다. 일부 실시형태에서, D3는 약 10Å 내지 약 3000Å, 예를 들면 약 200Å일 수 있다.
도 12를 참조하면, 제2 층(122)이 제1 층(120) 위에 형성된다. 일부 실시형태에서, 제2 층(122)은 예를 들면 PVD를 이용하여 증착된다. 다른 실시형태에서, 제2 층(122)은 CVD, ALD, PECVD 등을 이용하여 증착될 수 있다. 제2 층(122)은 제1 층(120)을 형성할 때 사용한 물질보다 비교적 가격이 싼 물질을 포함할 수 있다. 제2 층(122)은 제1 층(120)을 형성할 때 사용한 물질보다 약산화제를 이용한 CMP가 비교적 더 쉬운 물질을 포함할 수 있다. 일부 실시형태에서, 제2 층(122)은 유전체 물질, 질화 금속, 그 산화물이 슬러리(예를 들면, CMP 공정에서 사용하는 슬러리)에 용해될 수 있는 금속 또는 이들의 조합을 포함할 수 있다. 예를 들면, 제2 층(122)은 일부 실시형태에 따라서 Co, Cu, Al, TiN, TaN, SiO2, SiN 등 또는 이들의 조합을 포함할 수 있다. 제2 층(122)은 적어도 부분적으로 제1 층(120)의 물질 조성에 따라서 선택될 수 있다. 예를 들면, 제2 층(122)은 제1 층(120)과 제2 층(122)의 계면에서 부식이 없거나 최소화되도록 선택될 수 있다.
일부 실시형태에서, 제2 층(122)은 각 영역(110, 112, 114)에서 동일 높이로 형성될 수 있다. 제2 층(122)은 영역(110)에서 T1의 두께로 형성될 수 있고, 여기에서 T1은 약 0Å 내지 약 10000Å, 예를 들면 약 1500Å일 수 있다. T1은 영역(110)의 제1 층(120)의 최상부면으로부터 측정될 수 있다. 제2 층(122)은 영역(112)에서 T2의 두께로 형성될 수 있고, 여기에서 T2는 약 0Å 내지 약 10000Å, 예를 들면 약 1500Å일 수 있다. T2는 영역(112)의 제1 층(120)의 최상부면으로부터 측정될 수 있다. 제2 층(122)은 영역(114)에서 T3의 두께로 형성될 수 있고, 여기에서 T3는 약 0Å 내지 약 10000Å, 예를 들면 약 1000Å일 수 있다. T3는 영역(114)의 제1 층(120)의 최상부면으로부터 측정될 수 있다. 일부 실시형태에서, T1은 T2 및 T3보다 작고, T2는 T1보다 크지만 T3보다 작으며, T3는 T1 및 T2보다 더 크다. 일부 실시형태에서, 제2 층(122)은 영역(110 또는 112)에서 유전체 층(106)의 리세스 내로 연장하지 않지만, 영역(114)에서 제2 층(122)은 적어도 부분적으로 리세스(144) 내로 침투하고 리세스(144)를 오버플로우한다(리세스(142, 144)는 도 11에 도시되어 있음).
도 13을 참조하면, 하나 이상의 제1 CMP 공정이 반도체 소자(100) 위에서 수행된다. 일부 실시형태에서, 각 영역(110, 112 및/또는 114)은 별도의 제1 CMP 공정을 받을 수 있다. 다른 실시형태에서, 각 영역(110, 112 및/또는 114)은 동일한 제1 CMP 공정을 받을 수 있다. 하나 이상의 제1 CMP 공정은 실질적으로 제2 층(122)의 CMP이기 때문에, 약산화제를 이용하여 CMP 공정을 효율적으로 수행할 수 있다. 예를 들면, H2O2 산화제를 사용할 수 있다. IO4 또는 ClO4와 같은 강산화제의 사용을 피할 수 있고, 제조 안전성이 개선될 수 있다.
하나 이상의 제1 CMP 공정은 제1 층(120)이 검출될 때까지 계속될 수 있다. 제1 층(120)의 상부면이 비평탄성이기 때문에, 하나 이상의 제1 CMP 공정에서 제1 층(120)이 검출되고 하나 이상의 제1 CMP 공정이 종결될 때, 제2 층(122)의 일부가 영역(110, 112)에서 유지될 수 있다. 결과적인 구조를 도 13에 도시하였다. 영역(110, 112, 114)들 간에 제1 층(120)의 높이가 다르기 때문에(도 11에 관한 상기 설명 참조), 하나 이상의 제1 CMP 공정 후에, 제1 층(120)과 제2 층(122)의 결합 두께도 또한 영역(110, 112, 114)들 간에 다를 수 있다. 일부 실시형태에 따르면, 하나 이상의 제1 CMP 공정 후에 각 영역(110, 112, 114)에서 제1 층(120)과 제2 층(122)의 결합 두께는 제1 층(120)이 증착된 후의 제1 층(120)의 두께와 실질적으로 동일하거나 그에 대응하고, 여기에서 제1 층(120)이 증착된 후의 제1 층(120)의 두께는 제1 층(120)의 피크로부터 제1 층(120)의 반대측 표면까지 측정된다.
도 14를 참조하면, 선택적인 하나 이상의 제2 CMP 공정이 각 영역(110, 112, 114)에서 수행될 수 있다. 일부 실시형태에서, 각 영역(110, 112 및/또는 114)은 별도의 제2 CMP 공정을 받을 수 있다. 다른 실시형태에서, 각 영역(110, 112 및/또는 114)은 동일한 제2 CMP 공정을 받을 수 있다. 하나 이상의 제2 CMP 공정은 유전체 층(106)의 리세스(142, 144)를 오버플로우하는 시드 층(118), 제1 층(120) 및 제2 층(122)의 나머지 부분을 제거할 수 있다. 하나 이상의 제2 CMP 공정은 H2O2와 같은 비교적 약산화제를 이용할 수 있고, 이로써 제조 공정이 더 안전하게 된다. 비록 제1 층(120)의 일부가 하나 이상의 제2 CMP 공정에서 제거될 수 있지만, 제거되는 제1 층(120)의 양은 비교적 작기 때문에, 하나 이상의 제2 CMP 공정의 시간이 크게 길어지는 일 없이 약산화제를 사용할 수 있다.
일부 실시형태에서, 하나 이상의 제2 CMP 공정의 엔드포인트는 하나 이상의 제2 CMP 공정의 경과 시간에 따라 결정될 수 있다. 하나 이상의 제2 CMP 공정의 엔드포인트를 시간에 의해 결정하는 실시형태에서, 하나 이상의 제2 CMP 공정이 종결된 후에, 유전체 층(106)의 두께, 제1 층(120)의 두께, 및/또는 제1 층(120)과 제2 층(122)의 결합 두께는 영역(110), 영역(112) 및/또는 영역(114)에서 다를 수 있다. 유전체 층(106)의 두께, 제1 층(120)의 두께, 및/또는 제1 층(120)과 제2 층(122)의 결합 두께는 예를 들면 도 13과 관련하여 위에서 설명한 것처럼 두께의 초기 변화에 따라 영역(110), 영역(112) 및 영역(114)에서 다를 수 있다. 결과적인 구조를 도 14에 도시하였다. 일부 실시형태에서, 영역(110)에서 유전체 층(106) 및 제1 층(120)의 두께는 각각 T4이고, 여기에서 T4는 약 50Å 내지 약 1000Å, 예를 들면 약 400Å이다. 일부 실시형태에서, 영역(112)에서 유전체 층(106)의 두께는 T5이고, 여기에서 T5는 약 50Å 내지 약 1000Å, 예를 들면 약 350Å이다. 일부 실시형태에서, 영역(114)에서 유전체 층(106)의 두께 및/또는 제1 층(120)과 제2 층(122)의 결합 두께는 T6이고, 여기에서 T6는 약 50Å 내지 약 1000Å, 예를 들면 약 300Å이다. 일부 실시형태에서, T4는 T5 및 T6보다 더 크고, T5는 T6보다 더 크지만 T4보다 더 작으며, T6는 T4 및 T5보다 더 작다.
일부 실시형태에서, 하나 이상의 제2 CMP 공정은 엔드포인트를 검출한 때 종결할 수 있다. 예를 들면, 하나 이상의 제2 CMP 공정은 유전체 층(106)을 검출한 때 종결할 수 있다. 하나 이상의 제2 CMP 공정이 엔드포인트를 검출한 때 종결하는 실시형태에서, 유전체 층(106), 제1 층(120) 및 제2 층(122)의 결합 두께는 영역(110), 영역(112) 및 영역(114)에서 실질적으로 동일할 수 있다(도 14에는 도시 생략됨).
도 15를 참조하면, 각 영역(110, 112, 114)에서 하나 이상의 제3 CMP 공정을 수행하여 제1 층(120), 제2 층(122) 및 유전체 층(106)을 목표 두께까지 박막화한다. 일부 실시형태에서, 각 영역(110, 112 및/또는 114)은 별도의 제3 CMP 공정을 받을 수 있다. 다른 실시형태에서, 각 영역(110, 112 및/또는 114)은 동일한 제3 CMP 공정을 받을 수 있다. 영역(110, 112)에서, 하나 이상의 제3 CMP 공정은 시드 층(118), 제1 층(120) 및 유전체 층(106)의 나머지 부분을 제거할 수 있다. 영역(114)에서, 하나 이상의 제3 CMP 공정은 시드 층(118), 제1 층(120), 제2 층(122) 및 유전체 층(106)의 나머지 부분을 제거할 수 있다. 하나 이상의 제3 CMP 공정은 H2O2와 같은 비교적 약산화제를 이용할 수 있고, 이로써 제조 공정이 더 안전하게 된다. 비록 제1 층(120)의 일부가 하나 이상의 제2 CMP 공정에서 제거될 수 있지만, 제거되는 제1 층(120)의 양은 비교적 작기 때문에, 하나 이상의 제2 CMP 공정의 시간이 크게 길어지는 일 없이 약산화제를 사용할 수 있다.
하나 이상의 제3 CMP 공정은 지정된 경과 시간 동안 계속될 수 있고, 그 후 유전체 층(106)과 제1 층(120)(및 만일 적용 가능하면 제2 층(122))은 목표 두께로 된다. 일부 실시형태에서, 하나 이상의 제3 CMP 공정을 완료한 후에, 유전체 층(106)과 제1 층(120)(및 만일 적용 가능하면 제2 층(122))의 두께는 동일한 두께(T7)를 갖는다. 일부 실시형태에서, T7은 약 50Å 내지 약 800Å, 예를 들면 약 200Å이다. 결과적인 구조를 도 15에 도시하였다. 도전성 피쳐(146)가 영역(110)에 형성되었고, 도전성 피쳐(148)가 영역(112)에 형성되었으며, 도전성 피쳐(150)이 영역(114)에 형성되었다. 일부 실시형태에서, 도전성 피쳐(146)는 SRAM 소자이고, 도전성 피쳐(148)는 논리 소자이며, 도전성 피쳐(150)는 실 링이다.
후속 처리에서, 상호접속 층(128) 및/또는 추가 실 링(150)과 같은 추가의 상호접속 층들이 도 16에 도시된 것처럼 유전체 층(106) 위에 형성될 수 있다. 도 16에 도시된 것처럼, 상호접속 층(128)은 도전 선(132), 비아(130) 및 유전체 층(138)을 포함할 수 있다. 도전 선(132) 및/또는 비아(130)는 도전성 피쳐(146), 도전성 피쳐(148) 및/또는 도전성 피쳐(150)에 전기적으로 및/또는 물리적으로 접속하도록 형성될 수 있다. 일부 실시형태에서, 도전 선(132) 및/또는 비아(130)는 도전성 피쳐(146), 도전성 피쳐(148) 및/또는 도전성 피쳐(150) 중의 하나 이상을 서로에 또는 외부 컴포넌트에 접속할 수 있다. 일부 실시형태에서, 도전 선(132) 및/또는 비아(130)는 도전성 피쳐(146), 도전성 피쳐(148) 및/또는 도전성 피쳐(150)를 전원 노드 또는 접지 노드에 접속할 수 있다.
일 실시형태에서, 비아(130)와 도전 선(132)은 예를 들면 이중 다마신 공정을 이용하여 형성될 수 있고, 이로써 주어진 상호접속 층(128)에서 비아(130) 및 도전 선(132)을 위한 개구가 유전체 층(138)과 같은 각각의 유전체 층 내에 형성된다. 일 실시형태에서, 유전체 층(138)은 유전체 층(106) 위에 형성된다. 일부 실시형태에서, 유전체 층(138)은 리소그래피를 이용하여 패터닝될 수 있는 폴리벤즈옥사졸(PBO), 폴리이미드, 벤조시클로부틴(BCB), 이들의 조합 등과 같은 감광재인 중합체로 형성된다. 다른 실시형태에서, 유전체 층(138)은 질화 실리콘과 같은 질화물, 산화 실리콘과 같은 산화물, 포스포실리케이트 글라스(PSG), 보로실리케이트 글라스(BSG), 붕소 도핑형 포스포실리케이트 글라스(BPSG) 등으로 형성된다. 유전체 층(138)은 스핀 코팅, 라미네이션, 화학 기상 증착(CVD) 등으로 형성될 수 있다.
도전 선(132) 및 비아(130)를 위한 개구는 유전체 층(138) 위에 포토레지스트 물질을 배치하고 패터닝함으로써 형성될 수 있다. 포토레지스트 물질이 배치되고 패터닝된 때, 패터닝된 포토레지스트로부터의 패턴을 하부의 유전체 층(138)에 전사하기 위해 반응성 이온 에칭과 같은 건식 에칭 공정을 이용할 수 있다. 이 공정은 개구의 비아부와 개구의 트렌치부를 형성하기 위해 반복될 수 있다.
개구가 형성된 때, 그 개구는 유전체 층(138) 내에 비아(130) 및 도전 선(132)을 형성하기 위해 도전성 물질로 충진될 수 있다. 일 실시형태에서, 도전성 물질의 형성은 장벽 층(도 16에 별도로 도시되지 않음)을 먼저 증착함으로써 개시될 수 있다. 장벽 층은 화학 기상 증착, 물리 기상 증착, 원자층 증착 등과 같은 증착 공정을 이용하여 증착될 수 있는 질화 티탄, 질화 탄탈과 같은 장벽 물질일 수 있다. 그러나 임의의 적당한 물질 또는 증착 방법을 이용하여 장벽 층을 형성할 수 있다.
장벽 층이 형성된 때, 유전체 층(138) 내의 개구를 충진 및/또는 오버필하도록 도전성 물질이 증착될 수 있다. 일 실시형태에서, 도전성 물질은 예를 들면 시드 층(도시 생략) 및 도금 공정(예를 들면, 전기화학 도금)을 이용하여 형성된 구리, 텅스텐, 루테늄, 이산화티탄, 이들의 조합 등과 같은 물질일 수 있다. 그러나 원하는 물질에 따라서 스퍼터링, 증발 또는 PECVD 공정과 같은 다른 형성 공정을 대안적으로 이용할 수 있다. 개구가 도전성 물질로 충진되었을 때, 개구 외측의 임의의 과잉 도전성 물질은 제거되고, 도전 선(132)과 유전체 층(138)이 예를 들면 화학 기계 연마 공정을 이용하여 평탄화될 수 있다. 예를 들면 도 16에 도시된 것처럼, 특정 패키지 설계에 필요한 다수의 상호접속 선들을 형성하기 위해 필요에 따라 상기 공정들을 반복할 수 있다.
도 16에 도시된 것처럼, 일부 실시형태에서, 복수의 도전성 피쳐(150)가 복수의 상호접속 층(128)에 형성될 수 있다. 유전체 층(106)에 도전성 피쳐(150)를 형성하는 것과 관련하여 위에서 설명한 것과 동일하거나 유사한 공정들을 반복 수행하여 상호접속 층(128)에 추가의 도전성 피쳐(150)를 형성할 수 있다.
일부 실시형태에서, 다이 커넥터(160)가 상호접속 층(128) 위에 형성된다. 다이 커넥터(160)는 기판(142)으로부터 가장 먼 각각의 최상위 도전 선(132')에 각각 결합된다. 다이 커넥터(160)는 반도체 소자(100)에 외부 전기 접속을 제공할 수 있다. 패시베이션 막(140)이 최상위 유전체 층(138') 위에, 및 다이 커넥터(160)가 각각 결합되는 각각의 최상위 도전 선(132')의 일부 위에 형성된다. 패시베이션 막(140)의 관통공이 다이 커넥터(160)가 각각 결합되는 각각의 최상위 도전 선(132')에 형성된다. 도전성 필라(예를 들면, 구리 등의 금속을 포함함)와 같은 다이 커넥터(160)가 패시베이션 막(140)의 관통공에 배치되고 각각의 다이 커넥터(160)가 각각 결합되는 각각의 최상위 도전 선(132)에 기계적으로 및 전기적으로 결합된다. 다이 커넥터(160)는 예를 들면 도금 등에 의해 형성될 수 있다. 다이 커넥터(160)는 영역(110, 112, 114)의 각각의 도전성 피쳐 중의 하나 이상에 전기적으로 결합될 수 있다.
유전체 물질(162)이 패시베이션 막(140)의 위 및 다이 커넥터(160)의 측벽에 형성된다. 유전체 물질(162)은 다이 커넥터(160)를 측방향으로 감싸고, 유전체 물질(162)은 기판(104)과 측방향으로 경계선을 같이한다. 유전체 물질(162)은 PBO, 폴리이미드, BCB 등과 같은 중합체; 질화 실리콘 등과 같은 질화물; 산화 실리콘, PSG, BSG, BPSG 등과 같은 산화물 등, 또는 이들의 조합일 수 있고, 예를 들면 스핀 코팅, 라미네이션, CVD 등에 의해 형성될 수 있다.
다른 실시형태에서, 다이 커넥터(160)는 형성되지 않을 수 있다. 그 대신에, 일부 실시형태에 따라 최상위 상호접속 층(128') 위에 언더 범프 금속화(under bump metallization, UBM)(도 16에는 도시 생략됨)가 형성되고 패터닝될 수 있고, 이로써 최상위 도전 선(132)과의 전기 접속을 형성할 수 있다. UBM은 전기 커넥터, 예를 들면 솔더 볼/범프, 도전성 필라 등이 배치될 수 있는 전기 접속을 제공한다. 일 실시형태에서, UBM은 확산 장벽 층, 시드 층 또는 이들의 조합을 포함한다. 확산 장벽 층은 Ti, TiN, Ta, TaN 또는 이들의 조합을 포함할 수 있다. 시드 층은 구리 또는 구리 합금을 포함할 수 있다. 그러나 다른 금속, 예를 들면 니켈, 팔라듐, 은, 금, 알루미늄, 이들의 조합 및 이들의 다층이 또한 포함될 수 있다. 일 실시형태에서, UBM은 스퍼터링을 이용하여 형성된다. 다른 실시형태에서, 전기 도금을 이용할 수 있다.
일부 실시형태에 따라 커넥터(도시 생략됨)가 언더 범프 금속화 위에 형성될 수 있다. 커넥터는 솔더 볼, 금속 필라, 제어형 붕괴 칩 접속(controlled collapse chip connection, C4) 범프, 마이크로 범프, 무전해 니켈-무전해 팔라듐-이머젼 골드 기법(electroless nickel-electroless palladium-immersion gold technique, ENEPIG) 형성 범프, 이들의 조합(예를 들면, 솔더 볼이 부착된 금속 필라) 등일 수 있다. 커넥터는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 일부 실시형태에서, 커넥터는 공융 물질을 포함하고, 예를 들면 솔더 범프 또는 솔더 볼을 포함할 수 있다. 솔더 물질은 예를 들면 납 기반 솔더용의 Pb-Sn 조성물; InSb를 포함한 무납 솔더; 주석, 은 및 구리(SAC) 조성물; 및 공통 융점을 갖고 전기 응용에서 도전성 솔더 접속을 형성하는 다른 공융 물질과 같은 납 기반 솔더 및 무납 솔더일 수 있다. 무납 솔더의 경우에, 예를 들면 SAC 105(Sn 98.5%, Ag 1.0%, Cu 0.5%), SAC 305 및 SAC 405와 같은 다른 조성의 SAC 솔더를 사용할 수 있다. 솔더 볼과 같은 무납 커넥터는 은(Ag)을 사용하지 않고 SnCu 화합물로 또한 형성될 수 있다. 대안적으로, 무납 솔더 커넥터는 구리를 사용하지 않고 주석과 은(Sn-Ag)을 포함할 수 있다. 커넥터는 볼 그리드 어레이(ball grid array, BGA)와 같은 그리드를 형성할 수 있다. 일부 실시형태에서, 리플로우 공정을 수행하여 커넥터에 부분 구 형상을 제공할 수 있다. 대안적으로, 커넥터는 다른 형상을 포함할 수 있다. 커넥터는 예를 들면 비-구형 도전성 커넥터를 또한 포함할 수 있다.
일부 실시형태에서, 커넥터는 스퍼터링, 프린팅, 전기 도금, 무전해 도금, CVD 등에 의해 형성된 금속 필라(예를 들면, 구리 필라)를 포함하고, 그 위에 솔더 물질이 있을 수도 있고 없을 수도 있다. 금속 필라는 솔더가 없을 수 있고, 실질적으로 수직 측벽 또는 테이퍼진 측벽을 가질 수 있다.
여기에서 설명한 것처럼, 일부 실시형태에 따르면, 도전성 피쳐들이 2층 공정을 이용하여 형성될 수 있다. 제1 층은 유전체 층 내에 형성되는 도전성 피쳐에서 사용되는 도전성 물질을 이용하여 형성될 수 있다. 제1 층은 리세스를 충진 또는 부분 충진하도록 유전체 층의 리세스 내에 증착될 수 있다. 다음에, 제2 층이 제1 층 위에 원하는 두께로 형성된다. 제2 층은 제1 층에 비하여 상대적으로 가격이 싸고 CMP 공정을 이용하여 박막화하기가 상대적으로 쉽다. 그래서 후속 CMP 공정 중에, 박막화되는 물질의 적어도 일부는 제1 층 대신에 제2 층이다. 그래서 발생되는 낭비 물질은 비교적 가격이 싼 물질이고, CMP 공정이 약산화제만을 이용하여 비교적 더 빠른 속도로 진행될 수 있으며, 이로써 제조 공정을 더 안전하게 한다.
일부 실시형태에 따라 방법이 제공된다. 이 방법은 기판 위에 유전체 층을 형성하는 단계를 포함한다. 이 방법은 제1 리세스를 형성하기 위해 상기 유전체 층을 패터닝하는 단계를 또한 포함한다. 이 방법은 상기 제1 리세스 내에 제1 층을 증착하는 단계를 또한 포함한다. 이 방법은 상기 제1 층 위에 제2 층을 증착하는 단계를 또한 포함하고, 상기 제2 층은 상기 제1 층과 다르다. 이 방법은 제1 산화제를 이용하여 상기 제2 층 위에서 제1 화학 기계 연마(CMP) 공정을 수행하는 단계를 또한 포함하고, 상기 제1 CMP 공정은 엔드포인트 검출시 종결한다. 이 방법은 상기 제1 CMP를 수행한 후에 제1 산화제를 이용하여 상기 제2 층 및 상기 제1 층 위에서 제2 CMP 공정을 수행하는 단계를 또한 포함한다. 이 방법은 상기 제2 CMP를 수행한 후에 상기 제1 층의 나머지 부분 위에 제1 도전성 요소를 형성하는 단계를 또한 포함한다. 일 실시형태에서, 제1 층은 루테늄을 포함한다. 일 실시형태에서, 상기 제1 산화제는 H2O2를 포함한다. 일 실시형태에서, 상기 엔드포인트의 검출은 상기 제1 층의 검출을 포함한다. 일 실시형태에서, 상기 제1 층은 상기 제1 리세스를 오버필하고 상기 제1 층이 증착된 후에 상기 유전체 층의 상부면을 따라 연장한다. 일 실시형태에서, 이 방법은 상기 제1 CMP 공정 후 및 상기 제2 CMP 공정 전에 제3 CMP 공정을 수행하는 단계를 또한 포함하고, 상기 제3 CMP는 상기 유전체 층의 상부면을 따라 연장하는 상기 제1 층의 일부를 제거한다. 일 실시형태에서, 이 방법은 제2 리세스를 형성하기 위해 상기 유전체 층을 패터닝하는 단계, 상기 제2 리세스에 상기 제1 층을 증착하는 단계, 상기 제2 리세스에 상기 제2 층을 증착하는 단계, 및 상기 제2 CMP 공정이 수행된 후에 상기 제2 리세스 내에서 상기 제1 층 및 상기 제2 층의 나머지 부분 위에 제2 도전성 요소를 형성하는 단계를 포함한다. 일 실시형태에서, 하나 이상의 제1 CMP 공정 후에, 상기 제1 리세스에 인접한 상기 유전체 층 위의 상기 제1 층 및 상기 제2 층의 결합 높이는 상기 제2 리세스에 인접한 상기 유전체 층 위의 상기 제1 층 및 상기 제2 층의 결합 높이보다 더 크다. 일 실시형태에서, 이 방법은 제3 리세스를 형성하기 위해 상기 유전체 층을 패터닝하는 단계, 및 상기 제3 리세스에 상기 제1 층을 증착하는 단계를 포함하고, 상기 제1 리세스는 상기 제2 리세스에 인접하고 상기 제2 리세스는 상기 제3 리세스에 인접한다. 일 실시형태에서, 상기 제2 CMP 공정 후에, 상기 제2 층은 상기 제3 리세스 내에서 연장하고, 상기 제2 층은 상기 제1 리세스 또는 상기 제2 리세스 내에서 연장하지 않는다. 일 실시형태에서, 상기 제2 CMP 공정의 엔드포인트는 상기 제2 CMP 공정의 경과 시간에 따라 결정된다.
일부 실시형태에 따라 방법이 제공된다. 이 방법은 제1 리세스 및 제2 리세스를 형성하기 위해 상기 제1 유전체 층을 패터닝하는 단계를 또한 포함한다. 이 방법은 상기 제1 리세스 및 상기 제2 리세스 내에 제1 층을 증착하는 단계를 또한 포함하고, 여기에서 상기 제1 층은 상기 제1 리세스와 상기 제2 리세스 사이에서 상기 제1 유전체 층의 상부면을 따라 연장하고, 상기 제1 층의 상부면은 피크 및 골을 포함한다. 이 방법은 상기 제1 층 위에 제2 층을 증착하는 단계를 또한 포함한다. 이 방법은 제1 화학 기계 연마(CMP) 공정을 수행하는 단계를 또한 포함하고, 상기 제1 CMP 공정은 상기 제1 층의 상부면의 피크를 검출한 때 종결한다. 이 방법은 상기 제1 층 위에서 제2 CMP 공정을 수행하는 단계를 또한 포함하고, 상기 제2 CMP 공정은 제1의 미리 정해진 시간 후에 종결한다. 이 방법은 상기 제1 층 위에서 제3 CMP 공정을 수행하는 단계를 또한 포함하고, 상기 제3 CMP 공정은 제2의 미리 정해진 시간 후에 종결한다. 일 실시형태에서, 상기 제1 층은 귀금속을 포함한다. 일 실시형태에서, 상기 제1 층은 루테늄을 포함한다. 일 실시형태에서, 상기 제1 리세스는 상기 제2 리세스에 인접한다. 일 실시형태에서, 상기 제1 CMP 공정 후에, 상기 유전체 층, 상기 제1 층 및 상기 제2 층의 결합 두께는 제2 영역에서보다 제1 영역에서 더 크고, 상기 제1 영역은 상기 제1 리세스에 인접하고 상기 제2 영역은 상기 제2 리세스에 인접한다. 일 실시형태에서, 상기 제2 CMP 공정 후에, 상기 유전체 층, 상기 제1 층 및 상기 제2 층의 결합 두께는 상기 제2 영역에서보다 상기 제1 영역에서 더 크다.
일부 실시형태에 따라 소자가 제공된다. 소자는 기판을 포함한다. 소자는 상기 기판 위의 유전체 층을 또한 포함한다. 소자는 상기 유전체 층 내의 제1 도전성 피쳐를 또한 포함하고, 상기 제1 도전성 피쳐는 제1 물질을 포함한다. 소자는 상기 제1 도전성 피쳐에 인접한 상기 유전체 층 내의 제2 도전성 피쳐를 또한 포함하고, 상기 제2 도전성 피쳐는 상기 제1 물질 위에 제2 물질을 포함한다. 소자는 상기 제1 도전성 피쳐 및/또는 상기 제2 도전성 피쳐 위의 전기 커넥터를 또한 포함한다. 일 실시형태에서, 상기 제1 물질은 루테늄이다. 일 실시형태에서, 상기 기판의 주 표면에 평행한 방향으로 상기 제2 도전성 피쳐를 관통하는 가상 선은 상기 제1 물질, 상기 제2 물질 및 상기 제1 물질을 순차적으로 관통하여 지나간다.
지금까지 당업자가 본 발명의 각종 양태를 더 잘 이해할 수 있도록 몇 가지 실시형태의 특징들을 설명하였다. 당업자라면 동일한 목적을 실행하고 및/또는 여기에서 소개한 실시형태의 동일한 장점을 달성하는 다른 프로세스 및 구조를 설계 또는 수정하는 기초로서 본 발명을 쉽게 이용할 수 있다는 것을 이해할 것이다. 당업자라면 이러한 등가적인 구성은 본 발명의 정신 및 범위로부터 벗어나지 않고, 본 발명의 정신 및 범위로부터 벗어나지 않고 각종 변경, 치환 및 개조를 할 수 있다는 것을 또한 이해할 것이다.
<부기>
1. 방법으로서,
기판 위에 유전체 층을 형성하는 단계와;
제1 리세스를 형성하기 위해 상기 유전체 층을 패터닝하는 단계와;
상기 제1 리세스 내에 제1 층을 증착하는(deposit0 단계와;
상기 제1 층 위에 제2 층- 상기 제2 층은 상기 제1 층과는 상이함 -을 증착하는 단계와;
제1 산화제를 이용하여 상기 제2 층 상에 제1 화학 기계 연마(chemical mechanical polish, CMP) 공정을 수행하는 단계- 상기 제1 CMP 공정은 엔드포인트(endpoint) 검출시 종결함 -와;
상기 제1 CMP를 수행하는 단계 후에, 상기 제1 산화제를 이용하여 상기 제2 층 및 상기 제1 층 상에 제2 CMP 공정을 수행하는 단계와;
상기 제2 CMP 공정을 수행하는 단계 후에, 상기 제1 층의 나머지 부분 위에 제1 도전성 요소를 형성하는 단계
를 포함한 방법.
2. 제1항에 있어서, 상기 제1 층은 루테늄을 포함한 것인 방법.
3. 제1항에 있어서, 상기 제1 산화제는 H2O2를 포함한 것인 방법.
4. 제1항에 있어서, 상기 엔드포인트의 검출은 상기 제1 층의 검출을 포함한 것인 방법.
5. 제1항에 있어서, 상기 제1 층은, 상기 제1 리세스를 오버필(overfill)하고, 상기 제1 층이 증착된 후에 상기 유전체 층의 상부면을 따라 연장하는 것인 방법.
6. 제5항에 있어서, 상기 제1 CMP 공정 후 및 상기 제2 CMP 공정 전에 제3 CMP 공정을 수행하는 단계를 더 포함하고, 상기 제3 CMP 공정은 상기 유전체 층의 상부면을 따라 연장하는 상기 제1 층의 일부를 제거하는 것인 방법.
7. 제1항에 있어서, 제2 리세스를 형성하기 위해 상기 유전체 층을 패터닝하는 단계와;
상기 제2 리세스에 상기 제1 층을 증착하는 단계와;
상기 제2 리세스에 상기 제2 층을 증착하는 단계와;
상기 제2 CMP 공정이 수행된 후에, 상기 제2 리세스 내에서 상기 제1 층 및 상기 제2 층의 나머지 부분 위에 제2 도전성 요소를 형성하는 단계
를 더 포함한 방법.
8. 제7항에 있어서, 하나 이상의 제1 CMP 공정 후에, 상기 제1 리세스에 인접한 상기 유전체 층 위의 상기 제1 층 및 상기 제2 층의 결합 높이는, 상기 제2 리세스에 인접한 상기 유전체 층 위의 상기 제1 층 및 상기 제2 층의 결합 높이보다 더 큰 것인 방법.
9. 제7항에 있어서, 제3 리세스를 형성하기 위해 상기 유전체 층을 패터닝하는 단계와;
상기 제3 리세스에 상기 제1 층을 증착하는 단계
를 더 포함하고,
상기 제1 리세스는 상기 제2 리세스에 인접하고, 상기 제2 리세스는 상기 제3 리세스에 인접한 것인 방법.
10. 제9항에 있어서, 상기 제2 CMP 공정 후에, 상기 제2 층은 상기 제3 리세스 내에서 연장하고, 상기 제2 층은 상기 제1 리세스 또는 상기 제2 리세스 내에서 연장하지 않는 것인 방법.
11. 제1항에 있어서, 상기 제2 CMP 공정의 엔드포인트는 상기 제2 CMP 공정의 경과 시간에 따라 결정되는 것인 방법.
12. 방법에 있어서,
제1 리세스 및 제2 리세스를 형성하기 위해 제1 유전체 층을 패터닝하는 단계와;
상기 제1 리세스 및 상기 제2 리세스 내에 제1 층을 증착하는 단계- 상기 제1 층은 상기 제1 리세스와 상기 제2 리세스 사이에서 상기 제1 유전체 층의 상부면을 따라 연장하고, 상기 제1 층의 상부면은 피크(peak) 및 골(valley)을 포함한 것임 -와;
상기 제1 층 위에 제2 층을 증착하는 단계와;
제1 화학 기계 연마(chemical mechanical polish, CMP) 공정을 수행하는 단계- 상기 제1 CMP 공정은 상기 제1 층의 상부면의 피크를 검출한 때 종결함 -와;
상기 제1 층 상에 제2 CMP 공정을 수행하는 단계- 상기 제2 CMP 공정은 제1의 미리 정해진 시간 후에 종결함 -와;
상기 제1 층 상에 제3 CMP 공정을 수행하는 단계- 상기 제3 CMP 공정은 제2의 미리 정해진 시간 후에 종결함 -
를 포함한 방법.
13. 제12항에 있어서, 상기 제1 층은 귀금속(noble metal)을 포함한 것인 방법.
14. 제13항에 있어서, 상기 제1 층은 루테늄을 포함한 것인 방법.
15. 제12항에 있어서, 상기 제1 리세스는 상기 제2 리세스에 인접한 것인 방법.
16. 제12항에 있어서, 상기 제1 CMP 공정 후에, 상기 유전체 층, 상기 제1 층 및 상기 제2 층의 결합 두께는, 제2 영역에서보다 제1 영역에서 더 크고, 상기 제1 영역은 상기 제1 리세스에 인접하고 상기 제2 영역은 상기 제2 리세스에 인접한 것인 방법.
17. 제16항에 있어서, 상기 제2 CMP 공정 후에, 상기 유전체 층, 상기 제1 층 및 상기 제2 층의 결합 두께는, 상기 제2 영역에서보다 상기 제1 영역에서 더 큰 것인 방법.
18. 반도체 소자로서,
기판과;
상기 기판 위의 유전체 층과;
상기 유전체 층 내의 제1 도전성 피쳐- 상기 제1 도전성 피쳐는 제1수의 물질 층을 포함함 -과;
상기 제1 도전성 피쳐에 인접한 상기 유전체 층 내의 제2 도전성 피쳐- 상기 제2 도전성 피쳐는 제2수의 물질 층을 포함하고, 상기 제2수는 상기 제1수보다 더 큼 -과;
상기 제1 도전성 피쳐 및 상기 제2 도전성 피쳐 중 적어도 하나 위의 전기 커넥터
를 포함한 반도체 소자.
19. 제18항에 있어서, 상기 제1수의 물질 층은 루테늄 층을 포함한 것인 반도체 소자.
20. 제18항에 있어서, 상기 기판의 주 표면에 평행한 방향으로 상기 제2 도전성 피쳐를 관통하는 가상 선은, 장벽 층, 상기 제1 물질 층, 상기 제2 물질 층, 및 상기 제1 물질 층을 순차적으로 관통하여 지나가는 것인 반도체 소자.

Claims (10)

  1. 반도체 소자를 형성하기 위한 방법으로서,
    기판 위에 유전체 층을 형성하는 단계와;
    제1 리세스를 형성하기 위해 상기 유전체 층을 패터닝하는 단계와;
    제2 리세스를 형성하기 위해 상기 유전체 층을 패터닝하는 단계와;
    상기 제1 리세스 내에 제1 층을 성막하는(deposit) 단계와;
    상기 제2 리세스 내에 상기 제1 층을 성막하는 단계와;
    상기 제1 층 위에 제2 층- 상기 제2 층은 상기 제1 층과는 상이함 -을 성막하는 단계와;
    상기 제2 리세스에 상기 제2 층을 성막하는 단계와;
    제1 산화제를 이용하여 상기 제2 층 상에 제1 화학 기계 연마(chemical mechanical polish, CMP) 공정을 수행하는 단계- 상기 제1 CMP 공정은 엔드포인트(endpoint) 검출시 종결함 -와;
    상기 제1 CMP를 수행하는 단계 후에, 상기 제1 산화제를 이용하여 상기 제2 층 및 상기 제1 층 상에 제2 CMP 공정을 수행하는 단계와;
    상기 제2 CMP 공정을 수행하는 단계 후에, 상기 제1 리세스 내에서 상기 제1 층의 나머지 부분 위에 제1 도전성 요소를 형성하는 단계와;
    상기 제2 CMP 공정을 수행하는 단계 후에, 상기 제2 리세스 내에서 상기 제1 층 및 상기 제2 층의 남아 있는 부분 위에 제2 도전성 요소를 형성하는 단계
    를 포함한 반도체 소자를 형성하기 위한 방법.
  2. 제1항에 있어서, 상기 제1 층은 루테늄을 포함한 것인 반도체 소자를 형성하기 위한 방법.
  3. 제1항에 있어서, 상기 엔드포인트의 검출은 상기 제1 층의 검출을 포함한 것인 반도체 소자를 형성하기 위한 방법.
  4. 제1항에 있어서, 상기 제1 층은, 상기 제1 리세스를 오버필(overfill)하고, 상기 제1 층이 성막된 후에 상기 유전체 층의 상부면을 따라 연장하는 것인 반도체 소자를 형성하기 위한 방법.
  5. 제4항에 있어서, 상기 제1 CMP 공정 후 및 상기 제2 CMP 공정 전에 제3 CMP 공정을 수행하는 단계를 더 포함하고, 상기 제3 CMP 공정은 상기 유전체 층의 상부면을 따라 연장하는 상기 제1 층의 부분을 제거하는 것인 반도체 소자를 형성하기 위한 방법.
  6. 제1항에 있어서, 하나 이상의 제1 CMP 공정 후에, 상기 제1 리세스에 인접한 상기 유전체 층 위의 상기 제1 층 및 상기 제2 층의 결합 높이는, 상기 제2 리세스에 인접한 상기 유전체 층 위의 상기 제1 층 및 상기 제2 층의 결합 높이보다 더 큰 것인 반도체 소자를 형성하기 위한 방법.
  7. 제1항에 있어서, 제3 리세스를 형성하기 위해 상기 유전체 층을 패터닝하는 단계와;
    상기 제3 리세스에 상기 제1 층을 성막하는 단계
    를 더 포함하고,
    상기 제1 리세스는 상기 제2 리세스에 인접하고, 상기 제2 리세스는 상기 제3 리세스에 인접한 것인 반도체 소자를 형성하기 위한 방법.
  8. 제1항에 있어서, 상기 제2 CMP 공정의 엔드포인트는 상기 제2 CMP 공정의 경과 시간에 따라 결정되는 것인 반도체 소자를 형성하기 위한 방법.
  9. 반도체 소자를 형성하기 위한 방법으로서,
    제1 리세스 및 제2 리세스를 형성하기 위해 제1 유전체 층을 패터닝하는 단계와;
    상기 제1 리세스 및 상기 제2 리세스 내에 제1 층을 성막하는 단계- 상기 제1 층은 상기 제1 리세스와 상기 제2 리세스 사이에서 상기 제1 유전체 층의 상부면을 따라 연장하고, 상기 제1 층의 상부면은 피크(peak) 및 골(valley)을 포함한 것임 -와;
    상기 제1 층 위에 제2 층을 성막하는 단계와;
    상기 제2 리세스에 상기 제2 층을 성막하는 단계와;
    제1 화학 기계 연마(chemical mechanical polish, CMP) 공정을 수행하는 단계- 상기 제1 CMP 공정은 상기 제1 층의 상부면의 피크를 검출한 때 종결함 -와;
    상기 제1 층 상에 제2 CMP 공정을 수행하는 단계- 상기 제2 CMP 공정은 제1의 미리 정해진 시간 후에 종결함 -와;
    상기 제1 층 상에 제3 CMP 공정을 수행하는 단계- 상기 제3 CMP 공정은 제2의 미리 정해진 시간 후에 종결함 -와;
    상기 제3 CMP 공정을 수행하는 단계 후에, 상기 제2 리세스 내에서 상기 제1 층 및 상기 제2 층의 남아 있는 부분 위에 제2 도전성 요소를 형성하는 단계
    를 포함한 반도체 소자를 형성하기 위한 방법.
  10. 제7항에 있어서, 상기 제2 CMP 공정 후에, 상기 제2 층은 상기 제3 리세스 내에서 연장하고, 상기 제2 층은 상기 제1 리세스 또는 상기 제2 리세스 내에서 연장하지 않는 것인 반도체 소자를 형성하기 위한 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11854822B2 (en) 2021-03-12 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Anti-oxidation layer to prevent dielectric loss from planarization process
USD1023769S1 (en) 2021-07-01 2024-04-23 Diageo North America, Inc. Surface ornamentation for a bottle

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010251492A (ja) * 2009-04-15 2010-11-04 Jsr Corp 化学機械研磨用水系分散体および該分散体の調製方法、ならびに化学機械研磨方法
US20130092651A1 (en) * 2011-10-12 2013-04-18 International Business Machines Corporation Slurry for chemical-mechanical polishing of copper and use thereof

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3391933B2 (ja) 1995-04-27 2003-03-31 沖電気工業株式会社 半導体素子とその製造方法
JP2001319928A (ja) 2000-05-08 2001-11-16 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2002050595A (ja) 2000-08-04 2002-02-15 Hitachi Ltd 研磨方法、配線形成方法及び半導体装置の製造方法
US6717265B1 (en) * 2002-11-08 2004-04-06 Intel Corporation Treatment of low-k dielectric material for CMP
US6896591B2 (en) 2003-02-11 2005-05-24 Cabot Microelectronics Corporation Mixed-abrasive polishing composition and method for using the same
KR20050001188A (ko) 2003-06-27 2005-01-06 주식회사 하이닉스반도체 다마신을 이용한 반도체소자의 금속배선 형성방법
US7030016B2 (en) * 2004-03-30 2006-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Post ECP multi-step anneal/H2 treatment to reduce film impurity
US7968967B2 (en) * 2006-07-17 2011-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. One-time-programmable anti-fuse formed using damascene process
WO2008132983A1 (ja) 2007-04-17 2008-11-06 Asahi Glass Co., Ltd. 研磨剤組成物および半導体集積回路装置の製造方法
WO2012090292A1 (ja) * 2010-12-28 2012-07-05 富士通セミコンダクター株式会社 半導体装置の製造方法
US9514986B2 (en) * 2013-08-28 2016-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Device with capped through-substrate via structure
US9576892B2 (en) * 2013-09-09 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of forming same
KR20170017335A (ko) * 2015-08-06 2017-02-15 삼성전자주식회사 플러그 형성 방법, 이를 이용한 반도체 장치 제조 방법, 상기 반도체 장치 제조 방법에 사용되는 연마 챔버, 및 반도체 장치
US9530737B1 (en) 2015-09-28 2016-12-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010251492A (ja) * 2009-04-15 2010-11-04 Jsr Corp 化学機械研磨用水系分散体および該分散体の調製方法、ならびに化学機械研磨方法
US20130092651A1 (en) * 2011-10-12 2013-04-18 International Business Machines Corporation Slurry for chemical-mechanical polishing of copper and use thereof

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