CN109564702A - 用于在3d虚拟制造环境中进行电性能建模的系统和方法 - Google Patents

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Abstract

讨论了半导体器件结构的虚拟制造期间的电性能的建模。可以在虚拟制造工艺期间确定在半导体器件结构的指定区域中出现的电性能。例如，可以在感兴趣的建模域内确定电阻或电容值。

Description

用于在3D虚拟制造环境中进行电性能建模的系统和方法
相关申请
本申请要求于2016年5月30日提交的名称为“System and Method forElectrical Behavior Modeling in a 3-D Virtual Fabrication Environment”的美国临时专利申请No.62/343,081以及于2016年12月20日提交的名称为“System and Methodfor Electrical Behavior Modeling in a 3-D Virtual Fabrication Environment”的美国临时专利申请No.62/436,740的权益和优先权。
背景技术
集成电路(IC)实现了现代电子设备的无数功能。为了使IC的开发更有效，半导体制造商将定期开发用于其集成电路的生产的共同制造工艺或“技术”(为了便于解释，术语“技术”在本文中可用于指代正在开发的半导体设备结构的制造工艺)。为了开发下一代技术以满足性能和小型化的要求，IC的半导体制造商和设计者必须了解将由在开发中的技术产生的电路的电性能。技术的电性能通常可以通过分析有限数量的结构来表征，所述有限数量的结构然后重复数百万次以创建现代IC。结构通常包括但不限于用于逻辑或存储器的晶体管、电容器、电阻器以及由连接导电材料形成的互连结构，所述连接导电材料例如电连接这些晶体管的导线或半导体材料。
制造实验性半导体晶片以测量电性能花费大量时间和金钱，因此自集成电路的早期以来，用软件预测性能在技术开发中是至关重要的。通常是技术计算机辅助设计软件套件的一部分的电气模拟工具已被用于模拟这种电性能，以提供技术开发的指导。
这种电气模拟工具当应用于技术开发时，通常将由原始几何对象(例如具有多边形横截面的立方体、球体、圆柱体或圆筒体)构建的几何模型作为输入。这些对象具有定义其尺寸以创建各种形状的参数。例如，在图1A(现有技术)中，互连堆栈100包括通孔102，其将层104上的金属与层106上的金属连接，并且用三个基元定义，每个基元是矩形实体。每个矩形实体用其长度、宽度和高度的参数以及其在空间中的位置和方向的参数来描述。这些结构也可以由从也称为布局的二维(2D)图形形成的理想化结构形成。例如，厚度轮廓可归因于每个绘图，然后各种增厚的2D结构可彼此上下堆叠以形成结构。通过由基元组成的结构或由布局形成的理想化结构表示的实体几何体然后可以被划分为较小元素的体网格(volume mesh)，这是在传统软件模拟工具中模拟电性能所必需的。举例而言，图1B(现有技术)描绘了(互连堆栈100的)实体几何结构，其体积已经被网格化为四面体元件108。对于那些在表面上有表面的四面体，黑色线条表示相邻四面体之间的共用边缘。传统模拟器使用网格和每个元素内的材料的属性来计算电性能。
发明内容
本发明的实施方案使得能够在虚拟制造半导体设备结构期间对电性能进行建模。在一实施方案中，可以在虚拟制造工艺期间确定IC的指定区域的电性能。例如，可以确定建模域内晶体管的端口之间的互连的电阻或电容值。此外，可以在虚拟制造工艺期间确定包括建模域内的晶体管的电流-电压(IV)属性。
在一实施方案中，一种计算设备实现的方法确定正被虚拟制造的半导体设备结构中的电路中的电性能，其中所述电路包括一个或多个分立器件(individual devices)和一个或多个互连结构中的至少一者。所述方法包括：接收用于待虚拟制造的半导体设备结构的工艺序列，所述工艺序列包括至少一个电性能建模步骤。所述方法还包括：使用所述工艺序列和2D设计数据，利用所述计算设备进行用于所述半导体设备结构的虚拟制造运行。所述虚拟制造运行执行所述工艺序列，以使用隐式几何表示来构建所述半导体设备结构的3D结构模型，所述隐式几何表示用于所述3D结构模型。所述隐式几何表示定义所述3D结构模型中的材料之间的界面而没有该界面的坐标位置(x，y，z)的显式表示。所述虚拟制造运行还进行所述至少一个电性能建模步骤以使用所述隐式几何表示确定所述3D结构模型的指定区域中的电性能数据，而不从所述3D结构模型生成共形表面或体积网格。所述方法还包括导出或显示由所述虚拟制造运行的所述至少一个电性能建模步骤确定的电性能数据。
在另一个实施方案中，一种计算设备被配置为确定正被虚拟制造的半导体设备结构中的电路中的电性能。所述电路包括一个或多个分立器件和一个或多个互连结构中的至少一者并且还包括处理器和存储器。所述存储器保持指令，所述指令在被执行时使用工艺序列和2D设计数据进行用于所述半导体设备结构的一个或多个虚拟制造运行。所述工艺序列包括至少一个电性能建模步骤。所述一个或多个虚拟制造运行执行所述工艺序列，以使用隐式几何表示来构建所述半导体设备结构的3D结构模型，所述隐式几何表示用于所述3D结构模型。所述隐式几何表示定义所述3D结构模型中的材料之间的界面而没有该界面的坐标位置(x，y，z)的显式表示。所述一个或多个虚拟制造运行还进行所述至少一个电性能建模步骤以使用所述隐式几何表示确定所述3D结构模型的指定区域中的电性能数据，而不从所述3D结构模型生成共形表面或体积网格。由所述虚拟制造运行的所述至少一个电性能建模步骤确定的所述电性能数据由所述计算设备导出或显示。
附图说明
包含在本说明书中并构成其一部分的附图示出了本发明的一个或多个实施方案，并且与说明书一起有助于解释本发明。在附图中：
图1A-1B(现有技术)描绘了互连堆栈的示例性实体几何模型和从模型创建的相关网格；
图1C描绘了图1A的在虚拟制造环境中建模的互连堆栈；
图1D描绘了图1A的互连堆栈上的溅射拐角，其结果可由工艺参数控制；
图1E描绘了根据虚拟制造结果创建的示例性网格；
图2描绘了适合于实践本发明的实施方案的示例性虚拟制造环境；
图3描绘了在本发明的实施方案中使用的示例性虚拟制造控制台；
图4描绘了在本发明的实施方案中使用的示例性布局编辑器；
图5描绘了在本发明的实施方案中使用的示例性工艺编辑器；
图6A描绘了用于本发明实施方案中的电阻求解步骤的材料属性参数的示例性选择；
图6B描绘了由实施方案执行的电容建模步骤中的示例性材料选择；
图7A描绘了示例性的3D视图，其中3D结构模型已被自动划分为电网，以用于执行本发明实施方案中的电性能建模步骤；
图7B描绘了由本发明的实施方案执行的电性能建模步骤中的电网的命名；
图7C描绘了在实施方案中建模的FinFET中的识别的源极、栅极和漏极区域；
图7D描绘了在本发明的实施方案中的电阻求解步骤中的参数的示例性选择；
图8描绘了经历虚拟制造工艺的半导体设备结构的两个示例性3D视图，该虚拟制造工艺包括电容求解步骤；
图9A描绘了示例性工艺编辑器，其被配置为允许用户设置用于电容求解步骤的参数；
图9B描绘了用于表示将在工艺序列中的各个步骤处发生的电性能和其他测量的示例性分析编辑器；
图10A描绘了在本发明的实施方案中建模的FinFET器件的横截面中的掺杂剂浓度变化；
图10B描绘了实施方案中的材料之间的界面的示例性表示；
图10C示出了实施方案中的示例性的基于体素的几何表示；
图10D描绘了电容求解步骤的示例性结果；
图11描绘了本发明的在虚拟制造环境中执行电性能建模步骤的实施方案所遵循的示例性步骤序列；
图12描绘了在本发明的实施方案中使用的示例性3D视图；
图13A描绘了通过本发明的实施方案作为电容矩阵提供的示例性电容结果；
图13B描绘了由本发明的实施方案在3D视图中提供的示例性电容结果；
图13C描绘了在本发明的实施方案中的互连的后段制程(BEOL)部分的电阻步骤的结果；
图13D描绘了在一实施方案中以3D视图显示的来自考虑非零接触电阻率的电阻求解步骤的示例性结果；
图13E描绘了实施方案中的示例性电流与电压的关系曲线图；
图14描绘了本发明的实施方案所遵循的、用以建立和执行生成用于多个半导体设备结构模型的数据的虚拟实验的示例性步骤序列；
图15描绘了用于对由本发明的实施方案提供的BEOL互连的一部分的两个网络之间的电容的工艺变化研究的示例性自动参数浏览器；
图16描绘了本发明的实施方案中的电性能数据的示例性表格格式显示；以及
图17描绘了在本发明的实施方案中由虚拟实验生成的数据的示例性2D X-Y图形绘图显示。
具体实施方式
由原始几何对象或加厚的2D布局的理想化堆叠构建的结构在该结构易于表示为具有厚度的堆叠二维形状时是合适的。但在过去十年中，技术开发的最大挑战已经从单个2D结构中可预测单元工艺的扩展转移到用于构建复杂的3D结构的复杂工艺序列的集成。现在，大部分开发时间和成本用于在面对比例较大的工艺变化时产生所需的物理结构。这种结构不容易用基元(primitive)构建。此外，由于几何上的特征现在会依赖于来自工艺中更早的步骤的工艺参数，因此描述基元参数关于在其之前的所有工艺参数方面的依赖性在商业上是不可行的。
已经尝试使用传统的机械计算机辅助设计(CAD)工具和专用技术CAD(ProcessTCAD)工具来模拟最近的半导体设备结构，目的是减少制造实验用晶片所花费的努力。已发现通用机械CAD工具不合适，因为它们不能自动模拟实际晶片厂(fab)中发生的材料添加、移除和修改过程。另一方面，Process TCAD工具是基于物理的建模平台，其模拟在扩散和植入工艺期间发生的材料成分变化，但不是在包含集成工艺流的其他工艺期间发生的所有材料添加和去除效果。通常，3D设备结构是Process TCAD工具的输入，而不是输出。此外，由于基于物理的工艺模拟所需的数据量和计算量，因此，Process TCAD模拟实际上仅限于芯片上的通常仅包含单个晶体管的非常小的区域。在现有技术状态的半导体制造技术中，大多数集成挑战涉及可能在集成工艺流程中广泛分离的工艺与包含完整技术套件(晶体管、电阻器、电容器、存储器等)的多个不同器件和电路之间的相互作用。因此，需要与机械CAD或Process TCAD不同的建模平台和方法。
虚拟制造系统能够创建逼真的3D几何结构以表示最近的半导体工艺的结果。与传统的CAD和Process TCAD环境相比，虚拟制造环境能够虚拟地为集成的工艺流程建模并预测包括完整技术套件的所有器件和电路的完整3D结构。虚拟制造可以以其最简单的形式描述为将集成工艺序列的描述与2D设计数据(掩模或布局)形式的主题设计相结合，并且产生预测根据真实/物理制造运行预期的结果的3D结构模型。3D结构模型包括包含芯片或芯片的一部分的多层材料、植入物、扩散物等的几何精确的3D形状。虚拟制造以主要是几何的方式完成，然而所涉及的几何结构由制造工艺的物理学指导。通过在抽象结构层面(而不是基于物理的模拟)进行建模，可以显著加速结构模型的构建，从而能在电路级面积范围内实现全面的技术建模。因此，虚拟制造环境的使用提供了对工艺假设的快速验证，以及集成工艺序列和2D设计数据之间的复杂相互关系的可视化。应当理解，在诸如本文所述的虚拟制造环境中所证实的改进将类似地改进相应的物理制造工艺。
图1C描绘了对图1A的简单互连堆栈100进行建模的虚拟制造的示例。图1C的互连堆栈100包括如先前针对图1A所述的实体102、104和106，而且还包括溅射拐角110和通过虚拟制造捕获的其他精细细节，例如过蚀刻凹痕112(线应接触棕色沟的底部而不是接触边缘)和共形地遵循过蚀刻工艺的薄层114。溅射拐角110不仅更加真实，并且因此在模拟时将导致更准确的电性能，而且，自然地捕获由于工艺中的变化导致的结构变化。例如，在图1D中，溅射拐角110的变化由虚拟制造中的单个工艺参数(即溅射比116)控制。相反，对于用基元表示的几何结构，该结构的变化不容易用简单的基元参数描述。
传统的电子模拟工具可以替代地采用网格作为输入，而不是用基元描述的实体模型作为输入。为了实现对最近技术开发的电模拟，可以从如图1E所示的由虚拟制造所代表的真实几何图形直接生成网格元素120。这些网格120可以用作电子模拟工具的输入。然而，虚拟制造系统和传统的电气模拟工具是单独的软件系统。因此，从虚拟制造工具进行网格划分然后将这些网格导入电子模拟工具是手动过程，并且可以防止探索工艺变化对电性能的影响。这是因为分析工艺变化需要分析由虚拟制造系统产生的可能数千个不同的几何结构，这实际上不能手动完成。此外，当虚拟制造环境使用隐式几何(下面进一步讨论)来对结构建模时，几何的输出非常慢，因为需要大量的计算时间来将隐式几何转换成符合边界的网格。因此，在工艺变化下的电性能变得更不实用。
本发明的实施方案使得能够在虚拟制造半导体设备结构期间对电性能进行建模。作为虚拟制造系统的一部分，可以计算电性能，而无需通过手动过程输出到传统的第三方电动工具。另外且重要的是，通过求解从隐式几何结构创建的非边界一致网格上的电性能，可以避免从虚拟制造工艺的隐式几何表示中进行边界一致的网格创建的计算耗时过程。将电性能建模为虚拟制造环境的一部分，提供了探索许多工艺变化范围对正在开发的技术的电性能的影响所必需的速度和自动化。
在最一般意义上确定集成电路的电性能涉及在设备操作期间确定整个电子系统中的电压和电荷(或电流)。较大的IC电性能取决于数百万次使用有限数量的重复结构来制造较大的IC。在技术开发过程中，负责工艺集成或设备开发的人通常负责开发满足技术电气要求的工艺。表征结构的电性能取决于构成该结构的材料的物理性质。例如，各个晶体管可以通过金属线和通孔彼此互连，其中金属的各个部分由一种或多种电介质绝缘材料隔开。金属互连和介入电介质的电性能通常可以通过从结构的端口看到的电阻、电容和有时电感来表征。端口(也称为终端)是设备上的让电流可以离开或进入设备的区域。这些电性能值可以通过数值近似减小形式的麦克斯韦方程来求解，该方程控制结构内的电磁现象。当结构包括半导体材料时，例如在代表晶体管的结构中，电荷的传输由更复杂的半导体物理学控制，并且电性能可以通过各个端口之间的非线性电流-电压关系来表征。
为了在虚拟制造环境中包括电性能建模，该环境必须包括用于计算由虚拟制造环境创建的设备几何结构上的电端口或网络之间的电性能的数值算法。如前所述，端口(也称为终端)是设备上的让电流可以离开或进入设备的区域。如下面进一步说明的，网络是导电材料的互连区域。因此，用于计算电性能的算法应该适当地考虑由几何结构表示的每种材料的物理性质，例如金属的导电性和电介质的介电常数。虚拟制造环境还应考虑由于制造工艺导致的材料中的成分变化，例如，掺杂剂在植入后的扩散。
在一实施方案中，虚拟制造环境将二维(2D)设计数据和描述制造工艺的每个步骤的工艺序列作为输入。3D建模引擎被配置为产生具有隐式几何表示(例如基于体素的隐式几何表示)的3D结构模型作为输出。如稍后关于图10B更详细描述的，隐式几何表示是其中定义3D结构模型中的材料之间的界面而没有该界面的(x，y，z)坐标位置的显式表示的表示。实施方案允许在虚拟制造工艺中添加步骤以使用由对隐式几何进行操作的虚拟制造环境提供的电性能引擎来计算电性能。电性能引擎使用结构模型数据和材料成分数据(例如掺杂剂分布)以及材料属性和端口和网络规格来计算作为输出的电性能数据。在一实施方案中，用于计算电性能的材料属性存储在材料文件中以便在材料编辑器中进行编辑。
图2描绘了适合于实践本发明的实施方案的示例性虚拟制造环境201。虚拟制造环境201包括由用户202访问的计算设备210。计算设备210与显示器219通信。显示器219可以是作为计算设备210的一部分的显示屏，或者可以是单独的显示设备或与计算设备210通信的显示表面。计算设备210可以是PC、膝上型计算机、平板计算设备、服务器或配备有处理器211并且能够支持虚拟制造应用程序270、3D建模引擎275和电性能引擎279(下面进一步描述)的操作的一些其他类型的计算设备。处理器211可以具有一个或多个核。计算设备210还可以包括易失性和非易失性存储设备，例如但不限于随机存取存储器(RAM)212，只读存储器(ROM)213和硬盘驱动器214。计算设备210还可以配备有网络接口215，以便能够与其他计算设备通信。
计算设备210可以存储和执行包括3D建模引擎275和电性能建模引擎279的虚拟制造应用程序270。3D建模引擎275可以包括用于虚拟制造半导体设备结构的一个或多个算法，诸如算法1(276)、算法2(277)和算法3(278)。电性能引擎279可以包括用于执行特定类型的电建模的建模引擎，所述特定类型的电建模诸如与半导体制造(诸如应力/应变分析或热分析)相关的电阻建模271、电容建模272、半导体设备建模273或其他建模274。3D建模引擎275可以接收输入数据220以执行产生半导体设备结构模型数据290的虚拟制造“运行”。电性能引擎279可以接收输入数据220和包括几何数据291和材料成分数据292的结构模型数据290。虚拟制造应用程序270、3D建模引擎275和电性能建模引擎279可以生成用于创建和显示虚拟制造运行的结果的多个用户界面和视图。例如，虚拟制造应用程序270和3D建模引擎275可以显示布局编辑器221、工艺编辑器222和用于创建虚拟制造运行的虚拟制造控制台223。虚拟制造应用程序270、3D建模引擎275和电性能建模引擎279还可以显示表格和图形结果视图224和3D视图225，以分别显示包括电性能建模步骤的结果在内的虚拟制造运行的结果和在半导体设备结构的虚拟制造期间由3D建模引擎275生成的3D结构模型。
输入数据描述
输入数据220包括2D设计数据230和工艺序列240。工艺序列240可以由多个工艺步骤243、244、247、248和249组成。如本文进一步描述的，工艺序列240还可以包括一个或多个电性能建模步骤245。工艺序列240还可包括一个或多个子序列，所述子序列包括一个或多个工艺步骤或电性能建模步骤。2D设计数据230包括诸如层1(232)、层2(234)和层3(236)的一个或多个层，其可以以诸如GDS II(图形设计系统版本2)或OASIS(开放式艺术品系统交换标准)之类的工业标准布局格式提供。
输入数据220还可以包括材料数据库260，材料数据库260包括材料类型的记录，例如材料类型1(262)和材料类型2(264)以及每种材料类型的特定材料的记录。工艺序列中的工艺步骤的许多可以涉及材料数据库中的一种或多种材料。每种材料都有名称和一些属性，如渲染颜色。每种材料还可以具有一种或多种材料属性263，其定义其用于电性能引擎279的物理属性。材料数据库可以存储在单独的数据结构中。
3D建模引擎275和电性能建模引擎279使用输入数据220来执行由工艺序列240指定的操作/步骤的序列。如下面进一步解释的，工艺序列240可以包括一个或多个电性能建模步骤245、249，其指示虚拟制造运行期间的工艺序列中的在电子建模引擎279将在3D结构模型的指定区域中确定电性能时的点。可以通过识别端口或网络248来指定指定区域。在一个实施方案中，当为电性能建模步骤提供参数时，用户可以通过虚拟制造环境提供的用户界面手动选择端口或网络248。指定区域可以是表示包括一个或多个设备和/或其连接材料的较大电路的一部分的单元。在虚拟制造运行期间工艺序列240的执行生成电性能数据280和3D结构模型数据290。可以使用3D结构模型数据290来生成可以显示3D视图225中的半导体设备结构的结构模型的3D视图。电性能数据280可以以表格和图形电性能结果视图224呈现给用户202。在一实施方案中，可以至少部分地以同一视图向用户显示电性能数据280和3D结构模型数据290。
由于对诸如半导体器件之类的集成技术的成功至关重要的大量结构尺寸，找到用于制造设备结构的许多相互关联的工艺步骤与所产生的结构之间的关系是关键的。由于通过工艺序列中的步骤产生的结构修改可能受序列中的先前和后续步骤的影响，因此特定步骤会以不明显的方式影响结构尺寸和电性能。本发明的实施方案提供了一种虚拟制造环境，其使得能够自动确定在正在创建的结构设备模型的指定区域中的电性能。当需要对指定区域进行测量时，通过指定在工艺中的一个点处的在工艺序列中的一个或多个电性能建模步骤来完成电性能的自动确定。来自该电性能建模步骤的输出数据可用于提供与其他建模结果的定量比较，以优化用于生产感兴趣的物理半导体设备的技术(即制造工艺)。
图3描绘了在本发明的实施方案中使用的示例性虚拟制造控制台223，以建立虚拟制造运行。虚拟制造控制台223允许用户指定包含工艺序列302和用于正在虚拟制造的半导体设备结构的布局(2D设计数据)304的文件。然而，应当理解，虚拟制造控制台也可以是基于文本的脚本控制台，其为用户提供输入脚本命令的手段，该脚本命令指定所需输入并启动结构模型的构建，或构建与工艺序列中特定步骤的一系列参数值对应的成组的结构模型。后一种情况被认为是虚拟实验，将在下面进一步讨论。
图4描绘了在本发明的实施方案中使用的示例性布局编辑器221。布局编辑器221显示用户在虚拟制造控制台中指定的2D设计布局。在布局编辑器中，颜色可用于描绘设计数据中的不同层。由每个层上的形状或多边形包围的区域可以表示在集成工艺流程中的光刻步骤期间让晶片上的光致抗蚀剂涂层可以暴露于光或避光的区域。可以组合(布尔运算(booleaned))一层或多层上的形状以形成在光刻步骤中使用的掩模。布局编辑器221提供在层上插入、删除和修改多边形以及在2D设计数据内插入、删除或修改层的方法。设计数据与工艺数据以及材料数据库结合使用以构建3D结构模型。
图5描绘了在本发明的实施方案中使用的示例性工艺编辑器222。用户在工艺编辑器中定义工艺序列。工艺序列是为了虚拟地构造用户的所选结构而执行的工艺步骤的有序列表。工艺编辑器可以是文本编辑器，使得每行或每个成组的行对应于工艺步骤，或者如图5中所示的专用图形用户界面。工艺序列可以是分层的，意味着工艺步骤可以被分组成子序列和子序列的子序列等。通常，工艺序列中的每个步骤对应于物理制造环境中的实际步骤。例如，用于反应离子蚀刻操作的子序列可以包括在光致抗蚀剂上旋转，图案化抗蚀剂和执行蚀刻操作的步骤。用户为每个步骤或子步骤指定适合于操作类型的参数。一些参数是对材料数据库中的材料和2D设计数据中的层的引用。例如，沉积操作基元的参数是沉积的材料、沉积物的标称厚度和横向方向的生长与竖直方向的生长的各向异性或比率。该沉积操作基元可用于模拟实际工艺，例如模拟化学气相沉积(CVD)。类似地，蚀刻操作基元的参数是掩模名称(来自设计数据)、蚀刻深度、受操作影响的材料列表，以及不同材料的蚀刻速率的各向异性。
工艺序列中可以有数百个步骤，并且工艺序列可以包括子序列。例如，如图5所示，工艺序列510可以包括由多个工艺步骤组成的子序列512。可以从可用工艺步骤库中选择工艺步骤。对于所选步骤，工艺编辑器500使用户能够指定所有所需参数。例如，用户可能能够从材料数据库中的材料列表中选择材料520，并指定用于在所选工艺步骤中使用材料的工艺参数522。
所选材料520可具有模拟电性能所需的物理材料属性263。例如，如图6A所示，用户可以选择材料Cu(铜)是一种导体602，其体电阻率604为1.68e-6Ohm-cm，两种材料之间为非零接触电阻率606(值未显示)。例如，对于电阻建模步骤，这些值是相关的。类似地，图6B示出材料SiCOH是电介质类型612并且相对于自由空间的介电常数具有2.4的介电常数614。例如，对于电容建模步骤，该值将是相关的。
工艺序列中的一些步骤可用于识别3D虚拟制造模型中与电性能建模相关的区域。在一实施方案中，3D建模引擎可以自动地将部分构建的3D结构模型划分为连接的导电材料的电“网络”。例如，这些网络可以连接位于3D结构模型的指定区域中的诸如晶体管、电容器、电阻器、存储器等分立器件的端口。例如，在图7A中，用于SRAM单元的中段制程(MOL)和后段制程(BEOL)互连的示例性3D视图已被分成电网络702、电网络704、电网络705、电网络708、电网络710和电网络712。
可以使用网络识别工艺步骤48在稍后的电性能步骤中命名自动识别的网络以供参考。图7B示出命名网络步骤733，其基于网络内的位置(x，y，z)命名网络“M1_wire1”731和网络“M2_wire2”732。
在一实施方案中，用户可能能够通过端口识别选择734指定用于电性能计算的每个端口。端口可被指定作为导体穿过模型边界的表面，作为不同导电材料735之间的结点或作为导电材料内的任意用户指定表面，例如切割平面736。例如，在图7A中，线720和722标记穿过网络704的两个切割平面。可以使用这些表面，例如，作为电阻计算的端口。类似地，在图7C中，三个区域741、742和743识别FinFET器件的源极、栅极和漏极端口。该识别对于FinFET的半导体设备性能建模是必要的。
应当理解，用于识别不依赖于工艺编辑器和/或不指定切割平面或材料接口来指定端口的工艺序列的网络和端口的其他手动或程序化机制也在本发明的范围内。例如，用户可以通过在特定位置(x，y)处将对象添加到2D布局来指定端口的切割平面或材料界面，并使用虚拟制造流程内的端口识别选择734的位置来识别z位置。在另一示例中，用户可以选择在先前构建的3D模型上的位置以选择用于所述端口或网络的识别位置。
工艺序列中的一个或多个步骤可以是由用户插入的电性能建模步骤。通过在制造序列中直接插入电性能建模步骤，本发明的实施方案允许在制造工艺期间的关键的关注点处确定被制造的结构的指定区域的电性能。由于虚拟制造中的许多步骤在最终结构的创建中相互作用，因此在集成工艺流程中的一个或多个不同点处确定在期望模型区域中发生的电性能的能力对于工艺开发者和结构设计师是意义重大的。
在一实施方案中，电性能建模步骤可以是电阻求解步骤。将电阻求解步骤在工艺序列中的指定点处添加到工艺序列，以用于正在构建的3D半导体设备结构模型的指定区域。例如，可以确定虚拟制造的IC的选定区域的电阻，该选定区域包括多个晶体管和互连。在一实施方案中，可以确定连接模型中的分立器件的端口的互连材料(导电/半导电材料)的一部分的电阻。在大多数情况下，在序列中某一点处将电阻求解步骤添加到工艺序列中，并用于由用户通过工艺编辑器指定的位置。应当理解，用于将电阻求解步骤添加到不依赖于工艺编辑器的工艺序列的其他手动或程序化机制也在本发明的范围内。
图7D示出了电阻求解步骤的参数的示例，其指定针对3D模型内的导电路径计算电阻，该导电路径在端口“start_port”751处开始并且在端口“end_port”752处结束，其中这些端口由先前描述的先前端口识别步骤定义。
应当理解，除了本文具体讨论的参数之外的其他参数也可以由用户指定用于电阻求解步骤或另一种类型的电性能建模步骤而不脱离本发明的范围。
在一实施方案中，电性能建模步骤可以是电容求解步骤。将电容求解步骤在工艺序列中的指定点处添加到工艺序列，以用于正在构建的3D半导体设备结构模型的指定区域。在一实施方案中，电容求解器计算电网之间的电容，如下面将详细描述的。
在大多数情况下，电容求解步骤将通过工艺编辑器在序列中的点处添加到工艺序列中。应当理解，用于将电容求解步骤添加到工艺序列的不依赖于工艺编辑器的其他手动或程序化机制也在本发明的范围内。
图8描绘了经历虚拟制造工艺的半导体设备结构的两个示例性3D视图，该虚拟制造工艺包括实施方案中的电容求解步骤。左边的视图802描绘了材料(减去了一些隐藏的电介质)，而右边的视图804描绘了分成电网络的模型。网络的几何结构和网络之间插入的介电材料用于电容求解。
图9A描绘了示例性工艺编辑器，其被配置为允许用户设置用于电容求解步骤的参数。在该示例中，请求电容步骤901，在该示例中将找到在3D模型中的所有网络之间的被累计到工艺序列中的该点的电容。尽管未示出，但应理解，另一选择是用户在模型内选择网络的子集以用于电容计算。应当理解，用户还可以在不脱离本发明的范围的情况下为电容求解步骤指定其他参数。
应当理解，可以以除了通过工艺编辑器或过程描述之外的其他方法指定与电性能建模相关的输入数据220。例如，其可以通过脚本语言界面以编程方式指定。其还可以通过单独的数据结构来指定以用于与请求模拟或测量3D数据结构(而不是对3D结构进行物理过程改变)的动作相关的步骤。图9B示出了用于表示将在工艺序列中的各个步骤912处出现的电性能和其他测量910的分析编辑器的构思。
在一实施方案中，不是将电性能建模步骤列为工艺序列的一部分，而是将电性能建模步骤与工艺序列分开指定，并参考其执行应遵循的工艺序列中的一个或多个步骤。例如，在一实施方案中，可以通过参考工艺序列的步骤的单独分析编辑器接收电性能建模步骤。
虚拟制造应用程序270将上述输入数据220连同用于3D模型的几何数据291和材料成分变化292一起传递到电性能引擎279，直到工艺序列中的当前点(current point)。引擎279执行用户请求的电性能算法，该电性能算法计算适当的电性能输出。
电性能引擎说明
用于求解电性能的算法逼近结构内相关的控制偏微分方程的解。控制方程将电位(也称为电压)与电荷载流子相关联，电荷载流子的运动是电流。例如，两个端口之间的导电材料的电阻R由端口之间的电压V与通过端口的电流I的比率表示，即R＝V/I。该比率可以通过求解导电体积中下面的偏微分方程(PDE)中的电位φ来计算：
其中σ是体积中材料的体电导率(σ＝1/ρ，其中ρ是体电阻率)。由于导体可由多种材料组成，因此σ是位置的函数，即σ(x)，其中x是体积中的位置，σ(x)是位置x处材料的体电导率。体电导率表示导电材料(例如金属)中的电流密度J与电场E之间的关系，即两种材料之间的界面处的复杂物理现象可以用界面电阻率σc表示，其也称为接触电阻率。电流流过一个小区域，界面区域的dA必须遇到等效电阻，即dR＝σc dA对于具有多于2个端口的问题，电阻R的定义可以扩展为n×n矩阵R，其中n是端口的数量。然后将R定义为V＝RI，其中现在V和I是长度为n的向量。
当端口之间没有导电路径时，电荷载流子的静态属性由电容表征。每个网络的整体，即作为到每个端口的导电路径的一部分的所有导电材料的结合，上升到与端口相同的电压，并且电荷聚集在每个网络的表面上。电荷和电流之间的关系是电容，即Q＝CV，其中Q是每个网络上总电荷长度n的向量，其中n是网络的数量，V是每个网络的电压矢量，C是n×n电容矩阵。由于网络上端口的位置与电容计算无关，因此电容的关系是在结构的网络之间而不是端口之间。可以通过求解导电网络之间的介电材料的体积中的电位φ来确定电容矩阵
其中∈＝∈(x)是介电材料体积内位置x处的介电材料的介电常数。
上述用于电阻和电容的PDE来自控制电动力学的全麦克斯韦方程。单独的电阻和电容对于理解例如结构变化对使用正在开发的技术设计的电路的信号的延迟和串扰的影响是有价值的。众所周知，类似的控制PDE可以捕获超出电阻和电容的电性能。例如，理解动态随机存取存储器(DRAM)单元的存储节点的详细充电时间可以用偏微分方程(PDE)建模，该方程将导体内的导电效应与导体-电介质界面处的充电相结合。类似地，当电感很重要时的电性能可以包括用于对磁场建模的术语，并且光学和射频(RF)结构的建模会涉及完全电动力学的解。在半导体材料中，电荷载流子的运动比金属中的电阻建模更复杂。例如，可以使用漂移-扩散模型在某些情况下对稳态性能进行建模
其中Jn和Jp分别是电子和空穴的载流子密度，ρ是体积中载流子的净电荷，(R-G)代表电子和空穴的复合和产生。Jn、Jp、ρ、R和G是未知载流子密度n和p以及电位phi的函数。求解该PDE确定了载流子密度和电位，端口处的电流-电压关系可以从该载流子密度和电位确定。对于上述半导体的电模拟来说重要的是材料中的掺杂剂浓度可以在制造工艺中变化。该材料成分变化在图10A中示出，其示出了根据掺杂剂浓度而加阴影的在图7C中所示的FinFET器件的横截面。p型半导体晶片的原始掺杂剂浓度1004是所有原始硅材料的原始浓度。掺杂剂注入工艺步骤增加了沟道1003中的p型掺杂，外延生长工艺步骤使用于源极和漏极1001的n型掺杂的新材料生长，并且扩散步骤将源极漏极中的这些n型掺杂剂的一些移向沟道1002。
为了求解上述PDE以确定电性能，电性能引擎279使用3D建模域的体积中的不同材料的位置。该信息包括在几何数据291中。许多传统的电模拟工具使用基于基元或基于指示不同材料之间的边界的显式几何实体的几何数据工作。本领域技术人员将通过由跨越许多科学和工程学科的许多标准实体建模软件包使用的术语“边界表示”或B-rep来认识到这一点。例如，对于传统工具，构成图1A的102、104和106的三个实体中的每一个可以被表示并存储在具有六个条目的数据结构中，每个条目用于构成三个实体中的每一个的六个扁平矩形表面中的每一个。每个表面可以由数据结构表示，该数据结构存储用于表面的平面的方程并且存储限制矩形面的四个边的环。反过来，每个边缘由数据结构表示，该数据结构存储线的等式并存储其两个顶点，并且每个顶点由在空间中保持其(x，y，z)位置的数据结构表示。这种表示以较小复杂性为代价而具有极高的准确性。例如，它们可以精确地表示某些结构，例如飞机机翼的空气动力学设计所需的光滑表面。此外，可以很容易地表示常见的变换，例如旋转和缩放，以及切割或与其他结构组合的基本操作。边界表示的另一个示例是成组的互连的2D基元形状，例如三角形，其覆盖每种材料的边界表面和材料之间的界面表面。例如，图1B中所示的表面上的三角形本身(不是四面体的一部分)将表示材料之间以及固体和空气之间的界面。成组的表面三角形及其互连也称为表面网格。
电模拟工具需要从某种形式的显式边界表示和先前的解中或从表面网格生成体网格，存在先前的解用于创建如图1A所示的B-rep几何结构的体网格。用于有限元素或有限体积模拟技术的这种体网格将保持材料之间的界面的位置至高精度水平，该高精度水平可以转化为高精度的电性能模拟。这种体网格称为边界适应网格或简称为共形网格。这种网格的关键特征是没有元素穿过材料之间的边界。换句话说，如果将图1B视为四面体元素的体网格，则每个元素完全在一种材料内，因此没有四面体包含多于一种的材料。
然而，B-rep和类似的实体建模内核以及表面网格表示都不是虚拟制造的最佳选择。实体建模内核通常依赖于大量启发式规则来处理各种几何情况，并且当启发式规则未正确预测情况时，建模操作可能失败。导致B-rep实体建模内核和表面网格问题的半导体结构建模的方面包括由沉积工艺产生的非常薄的层和导致几何结构的合并面和/或碎裂的蚀刻前沿的传播。相反代表边界的几何表示不会受到这些问题的影响。因此，专门使用隐式表示的虚拟制造系统具有显著的优点，即使它可能不像B-rep那样准确地表示界面也如此。一种类型的隐式几何表示使用体素。体素本质上是3D像素。每个体素是相同大小的立方体，并且可以包含一种或多种材料，或者不包含材料。
用体素表示的几何数据隐含地表示材料之间的界面。图10B以针对圆的二维示出了该概念。B-rep表示1012可以将圆表示为具有半径R的圆的等式，其中材料1在圆内，材料2在外部。圆1011的体素表示是立方体阵列，其中每个立方体在其中存储材料标识号，以及每种材料的相对量。1011中的正方形的灰度暗度表示材料1与材料2的相对百分比。黑色表示100％材料1和0％材料2，白色表示0％材料1和100％材料2。由于圆沿着其路径切割体素，因此，圆的边界上的灰度体素部分地填充每种材料并且灰色的暗度表示填充比值。部分填充的体素表示边界穿过该体素，但不指示在哪里以及以何种方向穿过。边界体素的填充比值和其邻域中的其他填充比值可用于明确地确定边界。虽然然后可以使用所确定的边界来生成几何结构的共形体网格，但是这将花费相当多的计算时间，这在虚拟制造环境中是不期望有的。
在一实施方案中，3D建模引擎75表示体素形式的基础结构模型，并且体素表示可以直接用作用于电性能模拟的非共形网格。每个体素可以是网格中的一个立方体积元素，但与共形网格不同，元素可以包含基于体素的填充比值的多种材料。直接使用这种非共形网格进行模拟避免了显式边界表示和共形网格生成的昂贵步骤。为了执行电性能建模模拟，在一实施方案中，诸如有限体积或有限差分方法之类的数值方法适于考虑体素表示的隐含边界。应理解，可以在本发明的范围内应用其他数值方法。类似地，虽然上述示例是针对每个体素具有一个立方元素的规则的体素网格，但是应当理解，其他替代表示是可能的，包括但不限于使用体素的其他组织，每个体素生成多于一个网格元素，通过一个网格元素表示许多体素，和/或使用非立方体或不是轴对齐的网格元素。例如，如果体素在材料界面附近的区域中较小，则虚拟制造引擎可以实现更好的结构精度。类似地，如果元素在快速变化场的区域中较小，则电模拟可以实现更好的电性能精度。需要不同尺寸的体素与元素的相互关系的这些区域可能不重合，因此对于精度和速度，不期望规则网格和体素与元素的一一对应的关系。
用于电性能建模的控制PDE和用于求解它们的数值方法需要知道几何结构内的所有位置处的材料属性和材料成分数据。对于非共形网格，该信息仅对于从非边界体素导出的元素是确切地已知的，但必须近似于从具有多种材料的体素(边界体素)导出的元素。例如，对于电阻计算，必须知道如前所述的几何结构内的所有位置x的体电导率σ(x)。体电阻率(以及因此电导率)对于材料属性63中指定的每种材料是已知的，并且因此取决于位于x的材料。如果x位于完全填充有一种材料的体素上，则体电阻率是已知的。对于部分填充在边界上的体素，该值必须与体素内的多个材料近似。在一实施方案中，使用每个体素内的占多数的材料的属性来逼近几何体内的位置处的材料属性。例如，如果边界体素是圆1011中的超过材料2的50％，则材料2的体电阻率用于该体素内的所有x值，并且类似地，材料1的50％或更多的体素使用材料1的体电阻率。这相当于将体素填满占多数的材料，如图10C，圆圈1021所示。这种方式引起明显在知道边界位置的方法中的解决方案中的所谓“阶梯”误差，因而确切地知道每个位置x处的材料。补偿阶梯误差的一种方法是在执行3D模型的虚拟制造时减小每个体素的尺寸，从而减小边界体素的体积。例如，圆形部分1022是1011中的体素表示的圆的一部分，并且圆部分1023是用在每个维度上的一半尺寸的体素构建的圆的相同部分。体素尺寸越小，边界体素占据的体积越小，因此误差越小。然而，减小体素尺寸会大大增加虚拟制造计算时间以及电性能模拟时间，这通常是不可接受的。
可以采用数字技术来减轻阶梯效应，以便获得更准确的模拟结果。一种实现改进精度的方法是在包含多于一种的材料的网格元素中使用“有效”或组合材料属性。在虚拟制造环境中仔细选择有效的材料属性可以导致减少或最小化的计算误差。在包含多于一种的材料的元素中计算有效材料属性的各种算法对于本领域技术人员来说是已知的，并且可以在本发明的范围内使用。在一实施方案中，虚拟制造环境计算网格元素中的材料属性的体积加权平均值，所述网格元素包含多于一种的材料以减少阶梯效应并提高电性能模拟中的数值精度。在另一实施方案中，虚拟制造环境使用算法来计算包含多于一种的材料的网格元素中的有效材料属性，该算法最小化电性能模拟中的计算误差。在另一实施方案中，虚拟制造环境在电容计算中计算两种不同介电材料之间的界面处的边界元素的有效介电常数。在另一实施方案中，虚拟制造环境在电阻计算中计算两种不同导电材料之间的界面处的边界元素的有效导电率。例如，在Ahmad Mohammadi,Hamid Nadgaran,and Mario Agio"Contour-path effective permittivities for the two-dimensional finite-difference time-domain method,"Opt.Express 13,10367-10381(2005)中描述的技术可用于确定电容计算中两种不同介电材料之间的界面处的边界体素的有效介电常数。
作为在虚拟制造环境中使用基于体素的隐式表示的有效性的说明性示例，图10D描绘了具有两个同心球壳1032和1033的横截面切片，第一电介质1031和第二电介质1036在所述壳之间。同心球壳1032和1033由导电材料构成并形成两个电网络，在该示例中计算该两个电网络之间的电容。曲线1035描绘了当使用1031和1036之间的有效介电常数方法和如本文所述的数值求解技术时随着体素尺寸增大而确定的电容误差。模型分辨率是每个维度中体素的尺寸。对于3的模型分辨率，实现小于1％的电容误差，这使得内网1033比图10B中所示的圆1011粗糙6倍。因此，该技术在几何结构的这种粗略表示的结果中提供高精度，从而导致虚拟制造环境中更快的电性能计算时间。
应当理解，类似的技术用其他隐式几何结构表示进行工作。一种这样的替代隐式几何结构表示是距离场。距离场广泛用于物理建模和计算机图形算法中以模拟移动界面。距离场是标量场，其大小和符号表示距离以及与被建模的几何结构表面的关系。几何结构表面隐含地定义为距离场的等高轮廓。上述相同的有效介电常数概念可以应用于单元中的距离场表示，所述单元通过找到距离场(distance field)等高轮廓的内部体积而与等轮廓相交。
在一个实施方案中，利用为域内的每个点x指定的材料属性，可以应用数值方法来求解适当的PDE。通过选择体素的中心作为有限差分数值方案的网格点，每个体素内的材料属性或材料成分数据与每个网格点相关联。在概念上类似的每个体素可以被选择为有限体积单元，其中跨越体素表面的通量被保存。
例如，在包括电容求解算法272的实施方案中，电容工艺步骤将请求电性能引擎基于3D建模域的每个体素内的一种或多种材料的材料属性263来确定每个体素的介电常数。然后电性能引擎将执行电容求解算法272。在使用有限差分数值方法来求解先前描述的电容PDE的实施方案中，电位的未知值φ与每个体素的中心相关联。对于内部的每个体素强制执行类似于以下等式的等式：
∈i，j，k(φi-1，j，k+φi+1，j，k+φi，j-1，k+φi，j+1，k+φi，j，k-1+φi，j，k+1-6φi，j，k
其中，φi，j，K和∈i，j，k分别是具有指数(i，j，k)的体素处的电位和介电常数。在该示例等式中，假设介电常数在所有七个参考体素中是恒定的(具有值∈i，j，k)。对于作为网络的一部分而不是电介质的体素，电位被指定并且不是未知值。每个体素的所有方程的大线性系统可以通过标准技术(例如共轭梯度法)来求解，以确定每个体素处的电位。网络/电介质界面处的电位的正常导数可用于计算电荷密度，其积分为净电荷Q。对于2个网络的电容计算，电容矩阵的项为C＝Q/(V1-V2)，其中V1＝1是网络1上的电位的指定值，而V2＝0是网络2上的电位的指定值。
除了有限差分方法之外的其他方法也可以类似地适应于体素表示而不脱离本发明的范围。有限差分和其他数值技术也可以适于用于本发明范围内的电阻算法271、半导体设备算法273和其他电和非电算法274的体素表示。例如，通常应用有限体积方法来求解半导体设备性能的漂移-扩散方程。
执行和输出说明
图11描绘了在半导体设备结构的虚拟制造期间执行电性能建模步骤的实施方案所遵循的示例性步骤序列。虚拟制造环境被配置为使得用户能从用于创建不同半导体设备结构的多个预先存在的2D设计数据文件集中进行选择。例如，用户可以在用于FinFET，无源电阻器，存储器单元或整个IC的数据中进行选择以用于虚拟制造。替代地，用户可以创建半导体设备设计数据。该序列开始于虚拟制造环境接收用于制造所选择的半导体设备结构的工艺序列，该工艺序列包括电性能建模步骤(步骤1102)。例如，用户可以使用由虚拟制造环境提供的工艺编辑器输入用于所选设备结构的工艺序列。在工艺编辑器中，用户可以在工艺序列中插入一个或多个电性能建模步骤，其指定虚拟制造期间的用户希望电性能建模步骤在演进结构中的指定位置处执行的点。在一实施方案中，用户可以通过工艺编辑器输入和/或选择工艺序列中的每个步骤(包括电性能建模步骤)的参数。替代地，可以以编程方式提供工艺序列中的步骤的参数。
使用工艺序列和相关的2D设计数据启动所选半导体设备结构的虚拟制造运行(步骤1104)。工艺序列40中的工艺步骤以3D建模引擎75所指定的顺序执行，并构建3D结构模型(步骤1006)。如前所述，可以显示3D结构模型。例如，图12描绘了在本发明的实施方案中使用的示例性3D查看器225。3D查看器225可以包括3D视图画布1202，其用于显示由3D建模引擎275生成的3D模型。3D查看器225可以在工艺序列中显示保存状态1204并且允许选择特定状态1206并且出现在3D视图画布1202中。3D查看器提供诸如放大/缩小、旋转、平移、用横截面表示等功能。任选地，用户可以激活3D视图画布1202中的横截面视图并使用微型顶视图1208来操纵横截面的位置。
继续图11的讨论，当虚拟制造到达电性能建模步骤时，确定部分构建的3D结构模型的指定区域的所请求的电性能(步骤1108)。例如，电性能建模步骤可以是确定多个指定端口之间的互连的电阻值的电阻求解步骤。作为另一非限制性示例，电性能建模步骤可以是确定模型中的电网络的电容值的电容求解步骤。应当理解，其他类型的电性能建模步骤也在本发明的范围内。
3D建模引擎可以输出或显示由电性能建模步骤生成的电性能数据(步骤1112)。可以在3D查看器125中向用户显示电数据以及在工艺序列中的一个或多个点处对3D结构模型的当前状态的描绘。3D建模引擎还可以导出电性能数据。例如，电性能数据80可以被输出到自动数据分析工具以进行进一步处理，或者可以通过诸如表格和电性能建模结果视图224或其他视图之类的用户界面显示给用户。
在一实施方案中，如图13A所示，电容步骤结果可以被提供为电网络e0至电网络e6之间的电容值的电容矩阵1301。在该矩阵中产生比预期值大的值的结构导致过多的电路延迟或串扰，并且在最终技术中需要避免这些结构。为了理解意外高电容的结构起源，可以在3D视图中提供结果，其中阴影指示在如图13B所示的3D结构模型内的电位值φ。电位在短距离内显著变化的区域表示对电容有显著贡献的区域，因此使得用户能精确定位大电容的结构原点。在确定原点的情况下，可以对工艺进行适当的改变，以减小过大的电容并改善电路性能。
在包括电阻步骤的另一实施方案中，结果可以作为用于多端口电阻问题的电阻矩阵，或者用于2端口电阻计算的单个电阻。具有过大电阻的结构会导致例如过度的电路延迟。为了理解意外高电阻的结构起源，可以在3D视图中提供电阻性能结果，其中阴影指示3D结构模型内的电流密度J的幅值。电流密度过大的区域可能表示有助于产生高电阻的区域。它们也可能表明与电迁移相关的领域。图13C描绘了互连1321的M1-V1-M2后段制程(BEOL)部分的电阻步骤的结果。部分1322描绘了该结构由材料铜(Cu)以及钽(Ta)层和氮化钽(TaN)层两个衬里层组成。每种材料具有其自身的体电阻率，其被指定为材料属性263。针对每个体素确定有效电阻率，电性能引擎执行电阻算法，并且得到的电流密度J在3D视图1323和电位1324中示出。还报告了总电阻1325，这对于例如理解对电路延迟的影响是有用的。
在包括半导体设备模拟步骤的另一实施方案中，结果可以被提供为表示晶体管的源极、漏极和栅极端口之间的电性能的一系列电流与电压的关系的二维曲线图。例如，如果半导体设备是如图7C所示的作为逻辑门的一部分的FinFET，那么如图13E中的曲线1341所示的栅极电压和漏极电流之间的关系表示晶体管作为开关的有效性。图13E中描绘的结果表明栅极端口上的电压可以控制在漏极和源极端口之间流动的电流的程度。对于该实施方案，还可以利用如针对电容和电阻所示的电场和电流密度的3D可视化来理解结构对场和电流的细节的影响。
如果材料属性包括非零接触电阻率，则在电阻计算中将考虑这些属性，如图13D所示。图13D描绘了当针对铜和氮化钽之间的界面指定非零接触电阻率时3D结构模型1331上的电位。与没有接触电阻率的电位相比，电位在界面1333附近快速变化，并且电阻值1332相应地上升。这些细节对于定位对电阻贡献最大的区域，以指导工艺变化，从而改善电路性能是非常重要的。
应当理解，本文描述的电位和电流密度是在3D模型上观察的量的示例，并且由本申请中感兴趣的控制PDE的解产生的其他量的显示是在本发明的范围内。
虽然构建单个结构模型可能是有价值的，但是在构建大量模型的虚拟制造中存在增加的价值。本发明的实施方案使用户能够创建和运行虚拟实验。在本发明的虚拟实验中，可以探索一系列工艺参数值。可以通过在整个工艺序列中指定要应用于各个工艺的参数值集(而不是每个参数单个值)来设置虚拟实验。可以通过这种方式指定单个工艺序列或多个工艺序列。然后，在虚拟实验模式下执行的3D建模引擎275构建多个模型，所述多个模型跨越工艺参数集，同时利用上述电性能建模来提取每个变化的电性能数据。由本发明的实施方案提供的这种能力可以用于模拟通常在物理晶片(fab)环境中执行的两种基本类型的实验。首先，制造工艺以随机(非确定性)方式自然地变化。如本文所解释的，本发明的实施方案对于每个虚拟制造运行使用基本确定性方法，然而其仍然可以通过进行多次运行来预测非确定性结果。由本发明的实施方案提供的虚拟实验模式使得虚拟制造环境能模拟每个工艺参数的整个统计范围的变化，以及许多/所有工艺参数的变化的组合。其次，在物理晶片厂中运行的实验可以指定在制造不同晶片时有意改变的参数集。通过对参数集的特定变化执行多个虚拟制造运行，本发明的虚拟实验模式也使虚拟制造环境能够模仿这种类型的实验。
在一实施方案中，通过增强虚拟制造环境以支持在用于虚拟制造半导体设备结构的工艺序列中包括一个或多个电性能建模步骤，可以确定工艺序列的变化对半导体设备结构的选定区域中的电性能的影响，从而导致优化的制造序列。另外，通过在虚拟制造环境中进行虚拟实验，可以使用工艺参数范围和设计参数变化来生成多个设备结构模型，以便以一定方式确定整个工艺和感兴趣的设计空间中的指定区域的电性能，该方式在物理制造环境中或者利用需要将网格输出到外部电子模拟工具的传统方法是不经济的或从物理角度而言不是可行的。
制造顺序中的每个工艺具有其自身的固有变化。要理解所有聚合工艺变化在复杂流程中的影响是非常困难的，尤其是在考虑变化组合的统计概率时。一旦创建了虚拟实验，工艺序列基本上由工艺说明中包括的数字工艺参数的组合来描述。这些参数中的每一个都可以通过其总变化(就标准偏差或西格玛值而言)来表征，并且因此通过高斯分布或其他适当的概率分布上的多个点来表征。如果设计并执行虚拟实验以检查工艺变化的所有组合(每个高斯上的多个点，例如±3西格玛，±2西格玛，±1西格玛和每个参数的标称值)，那么从序列中的电性能建模步骤得到的图形和数字输出覆盖了该技术的总变化空间。尽管该实验研究中的每种情形都由虚拟制造系统确定性地建模，但虚拟计量结果的聚合包含统计分布。简单的统计分析，例如统计上不相关的参数的统计平方公差法(Root Sum Squares：RSS)计算，可用于将总变差度量归因于实验的每种情况。然后，可以相对于总变化度量来分析数字和图形的所有电性能数据。
在物理晶片厂中的典型试错法实验实践中，目标是由标称工艺产生的结构测量，并且通过为必定在后续工艺中预料到的结构测量(总结构余量)中的总变化指定过大(保守)的余量来解决工艺变化。相比之下，本发明的虚拟实验实施方案可以提供在集成工艺流程中的点处的结构测量的总变化包络的定量预测。然后，结构测量的总变化包络而不是标称值可以成为开发目标。这种方法可以确保整个集成工艺流程中可接受的总体结构余量，而不会牺牲关键的结构设计目标。这种针对总变化的方法可能导致标称中间或最终结构比通过确定标称工艺将产生的标称结构更不理想(或更不美观)。然而，这种次优的标称工艺并不重要，因为总工艺变化的包络已经被考虑了，并且在确定集成工艺流程的稳健性和产量方面更为重要。这种方法是在从强调标称工艺到强调总工艺变化的包络的半导体技术发展中的重大转变。
图14描绘了本发明的建立和执行生成多个半导体设备结构模型的电性能数据的虚拟实验的实施方案所遵循的示例性步骤序列。该序列开始于用户选择工艺序列并识别/创建2D设计数据(步骤1402a和1402b)。用户可以选择工艺参数变化以进行分析(步骤1404a)和/或设计参数变化以进行分析(步骤1404b)。用户在如上所述的工艺序列中插入一个或多个电性能建模步骤(步骤1406a)。用户可以借助于诸如自动参数浏览器226之类的专用用户界面来设置虚拟实验(步骤1408)。图15中描绘了示例性自动参数探测器1500，以用于对图13C中所示的BEOL互连部分的两个网络之间的电容进行的工艺变化研究。自动参数浏览器可以显示并允许用户改变要改变的工艺参数1502、1504、1506以及要用其对应的不同参数值1508构建的3D模型列表。虚拟实验的参数范围可以以表格格式指定。
继续图14的讨论，3D建模引擎275构建3D模型并输出电性能测量数据以供查看(步骤1410)。在一实施方案中，虚拟实验模式提供来自电性能确定的输出数据处理。来自电性能确定的输出数据可以被解析并组装成用户指示的期望形式(步骤1412)。通过这种解析和组装，可以进行随后的定量和统计分析。单独的输出数据收集器模块295可用于收集由包括虚拟实验的虚拟制造运行的序列产生的电性能和3D模型数据t，并以图形和表格格式呈现它们。图16描绘了由本发明的实施方案中的虚拟实验生成的电性能数据(在这种情况下为电容)的示例性表格格式化显示1600。在表格格式化显示中，可以显示在虚拟实验期间收集的电数据1602和虚拟制造运行列表1604。
图17描绘了在本发明的实施方案中由虚拟实验生成的数据的示例性2D X-Y图形绘图显示1700。在图17所示的示例中，示出了由于在工艺序列的先前步骤中改变三个参数而导致的图13C的两个网络之间的电容的总变化。每个菱形1702代表虚拟制造运行。如所描绘的结论1706一样，还显示变化包络线1704，下游工艺模块必须支持电容总变化的约11.5％，以通过3西格玛的输入变化实现稳健性。虚拟实验结果也可以以多维图形格式显示。
一旦组装了虚拟实验的结果，用户就可以查看已经在3D查看器中生成的3D模型(步骤1414a)，并查看为每个虚拟制造运行呈现的电性能数据和度量(步骤1414b)。根据虚拟实验的目的，用户可以分析3D建模引擎的输出，以便开发实现所需标称结构模型的工艺序列，以进一步校准工艺步骤输入参数，或者优化工艺序列到实现所需的工艺窗口。
3D建模引擎275为一系列参数值(包括虚拟实验)构建多个结构模型的任务是非常计算密集的，因此如果在单个计算设备上执行则可能需要非常长的时间(许多天或许多周)。为了提供虚拟制造的预期价值，虚拟实验的模型构建应该比物理实验快许多倍发生。使用当今的计算机实现这一目标需要利用并行机会。因此，在一实施方案中，本发明的3D建模引擎275因此可以使用多个核和/或处理器来执行各个建模步骤。此外，集合中不同参数值的结构模型可以是独立的，因此可以使用多个核、多个处理器或多个系统并行构建。
尽管本文包含的描述的部分已经讨论了直接从3D结构设备模型的隐式几何表示求解电性能建模步骤，但是在一实施方案中，隐式几何表示可以被转换为显式表示，然后使用直接集成到虚拟制造环境中的求解器求解。虽然由于需要创建网格而从时间角度来看仍然较慢，但是求解器与环境的集成避免需要由单独的求解器导出网格以进行处理。例如，在本发明的一实施方案中，体素表示的填充比值用于重建几何边界的显式表示，以创建用于虚拟制造环境内的电性能模拟的网格。如上所述，边界体素和其邻域中的其他的填充比值可用于明确地确定边界。然后可以使用所确定的边界来生成几何结构的显式网格，但这将花费相当多的计算时间，这在虚拟制造环境中是不期望有的。与需要手动导出网格并导入传统电气模拟工具中的传统方法相比，该方法还使得能自动探索在工艺变化下的电性能。然而，应该注意，显式表示的生成和基于此的网格生成可能在计算上是昂贵的并且可能对于用大量虚拟实验进行的探索是禁止的。
此外，在另一实施方案中，虚拟制造系统可以通过使用诸如B-rep之类的显式边界表示来结合电模拟以表示结构，并且直接从该显式表示创建网格以用于电性能模拟。虽然由于上述原因，显式表示对于虚拟制造不那么鲁棒，但是将电性能集成到虚拟制造系统中将提供前一段中描述的优点。
材料电阻率
在一实施方案中，由虚拟制造环境提供的电性能建模使得基于导体尺寸发生的材料电阻率的变化能被建模。
在微观尺度上，通过移动电子来传导电。这些电子频繁与金属中的原子碰撞或彼此碰撞，并且这些碰撞降低了电子的速度，从而减小了由电子传输产生的电流。电子平均自由路径测量电子在碰撞之间移动的平均距离，并且是传导效率的有用量度。电子平均自由程的减小增加了材料的电阻率，反之亦然。晶体结构中在理想条件下电子的平均自由程可能非常大，因为晶格中原子的有序排列提供了沿晶体的清晰路径。然而，金属的原子结构通常是多晶的，由具有不同取向的许多单独的晶体材料片(晶粒)组成。穿过多晶材料的电子从晶粒之间的边界和导体的外表面散射。
材料电阻率随导体尺寸变化而变化在半导体器件中是最重要的，因为具有电阻率的延迟尺度和电阻率的任何增加都是有害的。几种物理效应用于显著减小在微米级或纳米级半导体器件内的导体中的电子平均自由程。一个大的贡献因素是从金属内部晶界散射的电子。随着导体收缩，晶粒尺寸通常也会缩小。这增大了晶界密度，增加了晶界散射并因此增大了电阻率。第二个大的贡献因素是从导体的外表面散射。也在这里，随着导体尺寸减小，外表面更靠近在一起，导致更多的电子散射。如果导体尺寸变得类似于电子平均自由程，则从外部边界散射可能变得占主导地位并且大大增加材料的电阻率。此外，表面散射导致材料电阻率在导体内变化。表面散射的概率在导体的外边界附近高得多，从而导致在该边界附近的电阻率更高。
还有许多其他物理效应，其可能导致材料电阻率的尺寸依赖性；例如杂质、电子-电子相互作用、电子-声子相互作用和量子化效应。尽管散射是本文所述的主要机制，但应理解，电性能建模可用于模拟由其他物理机制引起的电阻率的尺寸依赖性。
在一实施方案中，为了模拟纳米级电线的电阻，材料电阻率随导体尺寸的变化而变化包括在虚拟制造环境中执行的计算中。在数值PDE求解器用于电阻的上下文中，来自模型的每个网格单元中的电阻率是变化的，以便捕获材料电阻率的变化。虽然有许多方法可以确定电阻率的变化，但是其中一些方法并不适合需要速度并且必须处理任意3D形状的虚拟制造环境。例如，一种先前的模拟电阻变化的方法使用靠近导体边界的表面积分来模拟电阻变化：
该等式模拟由整个漫射表面散射引起的导体外部边界附近的电阻率。可以使用类似的等式来模拟镜面散射(这里未示出)。这两个方程都适用于任意3D导体形状，但计算速度很慢，因为它们涉及对靠近导体边界的所有体素的表面积分，因此不适合虚拟制造环境。另一种捕获材料电阻率变化的方法是使用紧凑的表面散射模型作为导体周长(U)和横截面积(S)的函数：
类似的等式(未示出)可用于解释晶界散射。这些等式都不具有预测性；系数C、p、l简单地拟合已知的实验数据，并且因此虽然这个模型适用于周长和面积随处已知的矩形导体，但很难将这些等式应用于局部周长和横截面积的概念没有明确定义的任意3D导体形状。该方法也不模拟导体内电阻率的变化，而是模拟导体的总有效电阻。
为了解决在模拟材料电阻率变化时在虚拟制造环境中所需的形状中的速度和灵活性的需要，在一实施方案中，虚拟制造环境使用电阻率表达作为离最近导体边界的距离的函数：
与其他技术相比，这种方法至少有两个关键优势。首先，它除了总有效电阻外还捕获导体内部的电阻率的变化；电导率在导体边界附近较高，并且随着远离边界而以指数方式衰减。其次，利用这种方法可以容易且有效地计算任意3D形状的电阻率。
实现基于距离的模型的第一步是计算导体的每个计算单元中离最近的导体边界的距离。该距离可以存储在通常称为“距离场”的3D标量场中。距离场计算可以表示为Eikonal方程的解：
其中u(x)是有符号的距离，并在导体边界上赋值为零。可以使用不同的算法来求解该方程，包括但不限于使用标准有限差分技术的离散化和解决方案以及诸如快速行进和快速扫描(Fast Marching and Fast Sweep)方法之类的快速算法。用于解决距离场计算的特定解决方法可以在实施方案之间变化。一旦计算了距离场，就可以在导体的每个计算单元中计算作为距离函数的材料电阻率，并在电阻解决方案期间使用。得到的电阻的解在导体边界附近表现出较高的电阻率，迫使电流从边界流过并通过导体内部。因此总阻力增加。与恒定电阻率模型相比，基于距离的可变电阻率模型更准确地捕获小导体的性能，因此具有更高的保真度，几乎没有额外的计算成本。
在一实施方案中，材料数据库/文库可以存储控制电阻率随每种导体类型的导体尺寸的变化而变化的参数。例如，可以将单独的尺寸校正系数指定为默认值，或者由用户为材料数据库/文库中的每种类型的导体提供。在一实施方案中，用户界面可以在选择电性能建模步骤期间向用户呈现参数。
本发明的实施方案的部分或全部可以作为在一个或多个非暂时性介质上或其中实现的一个或多个计算机可读程序或代码提供。介质可以是但不限于硬盘、光盘、数字通用光盘、闪存、PROM、RAM、ROM或磁带。通常，计算机可读程序或代码可以用许多计算语言实现。
由于可以在不脱离本发明的范围的情况下进行某些改变，因此意指包含在以上描述中或在附图中示出的所有内容都应被解释为说明性的而不是字面意义上的。本领域技术人员将认识到，在不脱离本发明的范围的情况下，可以改变附图中描绘的步骤的序列和架构，并且这里包含的图示是本发明的多种可能描述的单个示例。
本发明的示例性实施方案的前述描述提供了说明和描述，但并非旨在穷举本发明或将本发明限制于所公开的精确形式。根据上述教导，修改和变化是可能的，或者可以从本发明的实践中获得。例如，虽然已经描述了一系列动作，但是可以在符合本发明原理的其他实现方式中修改动作的顺序。此外，可以并行执行非依赖性动作。

Claims (20)

1.一种保持计算设备可执行指令的非暂时性计算机可读介质，所述计算设备可执行指令用于确定正被虚拟制造的半导体设备结构中的电路中的电性能，所述电路包括一个或多个分立器件和一个或多个互连结构中的至少一者，所述指令在被执行时使所述计算设备：
接收用于待虚拟制造的半导体设备结构的工艺序列，所述工艺序列包括至少一个电性能建模步骤；
使用所述工艺序列和2D设计数据，利用所述计算设备进行用于所述半导体设备结构的虚拟制造运行，所述虚拟制造运行：
执行所述工艺序列，所述工艺序列的所述执行使用隐式几何表示来构建所述半导体设备结构的3D结构模型，所述隐式几何表示用于所述3D结构模型，所述隐式几何表示定义所述3D结构模型中的材料之间的界面而没有该界面的坐标位置(x，y，z)的显式表示，以及
进行所述至少一个电性能建模步骤以使用所述隐式几何表示确定所述3D结构模型的指定区域中的电性能数据，而不从所述3D结构模型生成共形表面或体积网格，以及
导出或显示由所述虚拟制造运行的所述至少一个电性能建模步骤确定的电性能数据。
2.根据权利要求1所述的介质，其中，所述至少一个电性能建模步骤是电阻求解步骤，所述电阻求解步骤指示在所述工艺序列期间当应当确定在所述3D结构模型中的所述指定区域处的端口之间的电阻值时的点。
3.根据权利要求2所述的介质，其中所述至少一个电阻求解步骤基于导体尺寸确定材料电阻率。
4.根据权利要求2所述的介质，其中所述至少一个电阻求解步骤通过计算所述导体内的变化的材料电阻率值来模拟与尺寸相关的电阻率，以便预测所述导体的总电阻值。
5.根据权利要求1所述的介质，其中所述电性能建模步骤是电容求解步骤，所述电容求解步骤指示在所述工艺序列期间当应当确定在所述3D结构模型中的所述选定区域处的至少一个电容值时的点。
6.根据权利要求1所述的介质，其中所述指令在被执行时还使所述计算设备：
接收所述工艺序列或所述2D设计数据的多个参数变化；
使用构建多个3D结构模型的虚拟实验中的所述参数变化来进行多个虚拟制造运行；
确定所述虚拟实验中的所述多个虚拟制造运行中的每一个的在所述相应指定区域处的电性能；以及
输出所述虚拟实验中的所述多个虚拟制造运行中的每一个的所确定的所述电性能。
7.根据权利要求1所述的介质，其中确定所述指定区域中的互连、晶体管和其他器件中的至少一个的所述电性能。
8.根据权利要求1所述的介质，其中所述至少一个电建模步骤计算在包含多种材料的网格元素中的有效材料属性。
9.根据权利要求1所述的介质，其中所述隐式几何表示是基于体素的。
10.一种用于确定正被虚拟制造的半导体设备结构中的电路中的电性能的计算设备实现的方法，所述电路包括一个或多个分立器件和一个或多个互连结构中的至少一者，所述方法包括：
接收用于待虚拟制造的半导体设备结构的工艺序列，所述工艺序列包括至少一个电性能建模步骤；
使用所述工艺序列和2D设计数据，利用所述计算设备进行用于所述半导体设备结构的虚拟制造运行，所述虚拟制造运行：
执行所述工艺序列，所述工艺序列的所述执行使用隐式几何表示来构建所述半导体设备结构的3D结构模型，所述隐式几何表示用于所述3D结构模型，所述隐式几何表示定义所述3D结构模型中的材料之间的界面而没有该界面的坐标位置(x，y，z)的显式表示，以及
进行所述至少一个电性能建模步骤以使用所述隐式几何表示确定所述3D结构模型的指定区域中的电性能数据，而不从所述3D结构模型生成共形表面或体积网格，以及
导出或显示由所述虚拟制造运行的所述至少一个电性能建模步骤确定的电性能数据。
11.根据权利要求10所述的方法，其中，所述至少一个电性能建模步骤是电阻求解步骤，所述电阻求解步骤指示在所述工艺序列期间当应当确定在所述3D结构模型中的所述指定区域处的端口之间的电阻值时的点。
12.根据权利要求11所述的介质，其中所述至少一个电阻求解步骤基于导体尺寸确定材料电阻率。
13.根据权利要求11所述的介质，其中所述至少一个电阻求解步骤通过计算所述导体内的变化的材料电阻率值来模拟与尺寸相关的电阻率，以便预测所述导体的总电阻值。
14.根据权利要求10所述的介质，其中所述电性能建模步骤是电容求解步骤，所述电容求解步骤指示在所述工艺序列期间当应当确定在所述3D结构模型中的所述选定区域处的至少一个电容值时的点。
15.根据权利要求10所述的介质，其还包括：
接收所述工艺序列或所述2D设计数据的多个参数变化；
使用构建多个3D结构模型的虚拟实验中的所述参数变化来进行多个虚拟制造运行；
确定所述虚拟实验中的所述多个虚拟制造运行中的每一个的在所述相应指定区域处的电性能；以及
输出所述虚拟实验中的所述多个虚拟制造运行中的每一个的所确定的所述电性能。
16.根据权利要求10所述的方法，其中确定所述指定区域中的互连、晶体管和其他器件中的至少一个的所述电性能。
17.根据权利要求10所述的方法，其中所述至少一个电建模步骤计算在包含多种材料的网格元素中的有效材料属性。
18.根据权利要求10所述的方法，其中所述隐式几何表示是基于体素的。
19.一种计算设备，其被配置为确定正被虚拟制造的半导体设备结构中的电路中的电性能，所述电路包括一个或多个分立器件和一个或多个互连结构中的至少一者，所述计算设备还包括：
处理器；
存储器，其保持指令，所述指令在被执行时使用工艺序列和2D设计数据进行用于所述半导体设备结构的一个或多个虚拟制造运行，所述工艺序列包括至少一个电性能建模步骤，所述一个或多个虚拟制造运行：
执行所述工艺序列，所述工艺序列的所述执行使用隐式几何表示来构建所述半导体设备结构的3D结构模型，所述隐式几何表示用于所述3D结构模型，所述隐式几何表示定义所述3D结构模型中的材料之间的界面而没有该界面的坐标位置(x，y，z)的显式表示，
进行所述至少一个电性能建模步骤以使用所述隐式几何表示确定所述3D结构模型的指定区域中的电性能数据，而不从所述3D结构模型生成共形表面或体积网格，
其中，由所述虚拟制造运行的所述至少一个电性能建模步骤确定的所述电性能数据由所述计算设备导出或显示。
20.根据权利要求19所述的计算设备，其中，所述隐式几何表示是基于体素的。
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