KR20220161491A - 가상 제조 환경에서 국부적 CDU (critical dimension uniformity) 모델링 및 제어를 수행하기 위한 시스템 및 방법 - Google Patents

Abstract

가상 제조 환경에서 국부적 CDU (Critical Dimension Uniformity) 모델링을 수행하기 위한 시스템들 및 방법들이 논의된다. 보다 구체적으로, 물리적으로 제조될 반도체 디바이스에 대한 패턴에서 발생하는 피처들의 CD 변동을 반영하는 보다 정확한 결과들을 생성하도록 가상 제조 시퀀스 동안 사용될 수 있는 CDU 마스크를 생성하기 위해 국부적 CD 변동이 가상 제조 환경에서 복제된다.

Description

가상 제조 환경에서 국부적 CDU (critical dimension uniformity) 모델링 및 제어를 수행하기 위한 시스템 및 방법

본 출원은 "System and Method for Performing Local CDU Modeling and Control in a Virtual Fabrication Environment"이라는 명칭의 2020년 4월 24일 출원된 미국 특허 가출원 번호 제 63/015,023 호의 이익 및 우선권을 주장하고, 이의 내용은 전체가 참조로서 본 명세서에 인용된다.

IDM들 (integrated device manufacturers) 및 독립 파운드리들의 반도체 개발 기구들은 웨이퍼들 ("웨이퍼들"은 항상은 아니지만, 자주 실리콘 결정으로 구성된, 반도체 재료의 얇은 슬라이스들임) 로부터 판매하는 칩들 (integrated circuits (ICs)) 을 제조하는데 사용된 프로세스 동작들의 통합된 시퀀스를 개발하는데 상당한 자원들을 소비한다. 자원들의 대부분은 모두 통합된 프로세스가 목표된 반도체 장치 구조체를 생산한다는 것을 보장하기 위한 목적으로, 실험적인 웨이퍼들 및 연관된 측정, 계측 (metrology) ("계측"은 반도체 산업에서 수행된 특수한 타입들의 측정들을 지칭함) 및 특성화 구조체를 제조하는데 소비된다. 이들 실험적인 웨이퍼들은 디바이스 구조체의 제조를 위한 개별 프로세스들을 개발하고 또한 전체, 통합된 프로세스 플로우를 개발하기 위해 시행 착오 스킴 (trial-and-error scheme) 에 사용된다. 첨단 기술 노드 프로세스 플로우들의 증가하는 복잡성으로 인해, 실험적인 제조 런들 (fabrication runs) 의 많은 부분이 네거티브 또는 널 (null) 특성화 결과들을 발생시킨다. 이들 실험적 런들은, "제조 (fab)" (제조 환경) 에서 지속 기간이 몇 주 내지 몇 달로 길고, 실험적인 웨이퍼 각각이 $3,000 내지 $10,000의 가격일 수도 있기 때문에, 비용이 많이 든다. FinFET, TriGate, High-K/Metal-Gate, 임베딩된 메모리들 (embedded memories) 및 발전된 패터닝을 포함한 최근의 반도체 기술 발전들은 통합된 반도체 제조 프로세스들의 복잡성을 극적으로 증가시켰다. 이 시행 착오 실험 방법론을 사용한 기술 개발의 비용 및 지속 기간은 동시에 증가하였다.

반도체 디바이스 구조체들을 위한 가상 제조 환경은 종래의 시행 착오 물리적 실험으로 가능한 것보다 보다 낮은 비용 및 보다 고속으로 반도체 프로세스 개발을 수행하기 위한 플랫폼을 제안한다. 종래의 CAD 환경 및 TCAD 환경과 대조적으로, 가상 제조 환경은 통합된 프로세스 플로우를 가상으로 모델링할 수 있고 완전한 기술 제품군을 구성하는 모든 디바이스들 및 회로들의 완전한 3D 구조체들을 예측할 수 있다. 가상 제조는 2D 설계 데이터 (마스크 또는 레이아웃) 의 형태로 통합된 프로세스 시퀀스의 기술을 대상의 설계와 결합하고 실제/물리적 제조 런에서 예상된 결과를 예측하는 3D 구조적 모델을 생성하는 것으로 가장 단순한 형태로 기술될 수 있다. 3D 구조적 모델은 칩 또는 칩의 일부를 포함하는 재료들, 임플란트들, 확산부들, 등의 복수의 층들의 기하학적으로 정확한 3D 형상들을 포함한다. 가상 제조는 주로 기하학적인 방식으로 이루어지지만, 수반된 기하 구조는 제조 프로세스들의 물리적 현상 (physics) 에 의해 지시된다. (물리적 현상 기반 시뮬레이션보다는) 추상적 개념 (abstraction) 의 구조적 레벨에서 모델링을 수행함으로써, 구조적 모델들의 구성이 극적으로 가속화될 수 있고, 회로 레벨 면적 스케일 (circuit-level area scale) 에서 완전한 기술 모델링을 가능하게 한다. 따라서 가상 제조 환경의 사용은 프로세스 가정들 (assumptions) 의 신속한 검증, 및 통합된 프로세스 시퀀스와 2D 설계 데이터 사이의 복잡한 상호 관계의 시각화를 제공한다.

본 발명의 실시 예들은 가상 제조 환경에서 국부적 CDU (critical dimension uniformity) 제어를 수행하는 능력을 제공한다. 보다 구체적으로, 실시 예들은 가상 제조 환경이 제조 시퀀스에서 생성된 패턴으로부터 격리된 (isolate) (금속 피처와 연관된) 개별 금속 패턴들 내에서 CD (critical dimension) 의 변동을 모델링할 수 있게 한다. 원래의 (original) 마스크를 사용하여 반도체 디바이스 구조체에 대한 패턴을 생성한 후, 패턴 내의 개별적인 금속 패턴 각각을 별도의 금속 네트 (metal net) 로서 식별하는 프로세스 시퀀스 내의 국부적 CDU 모델링 단계가 실행된다. 이어서 국부적 CDU 모델링 단계는 격리된 (isolate) 패턴에 대한 랜덤 CD 변동 (variance) 을 반영하도록 금속 네트 각각을 리사이징한다 (resize). 이어서 리사이징된 금속 네트들의 그룹은 수정된 마스크, CDU 마스크를 생성하도록 사용될 수도 있다. CDU 마스크는 실제 제조에서 발생할 피처들의 CD 변동을 반영하는 보다 정확한 가상 제조를 수행하도록 가상 제조 환경에서 사용될 수도 있다. 일부 실시 예들에서, 사용자 구성 가능 파라미터들은 국부적 CDU 및 피처들의 타원율 (ellipticity) 을 제어하기 위해 CDU 모델링 단계를 위해 선택될 수도 있다.

일 실시 예에서, 가상 제조 환경에서 국부 CDU (Critical Dimension Uniformity) 모델링 및 제어를 수행하기 위한 컴퓨팅 디바이스 구현된 방법은 가상으로 제조될 반도체 디바이스 구조체에 대한 프로세스 시퀀스 및 설계 데이터의 선택을 가상 제조 환경에서 수신하는 단계를 포함한다. 프로세스 시퀀스는 국부적 CDU 모델링 단계를 포함한다. 방법은 또한 반도체 디바이스 구조체의 가상 제조 동안 가상 제조 환경에서, 프로세스 시퀀스 및 설계 데이터를 사용하여 제 1 마스크로부터 패턴을 생성한다. 패턴은 복수의 금속 패턴들을 포함하고, 금속 패턴들 각각은 금속 피처와 연관된다. 방법은 별도의 네트로서 금속 패턴들 각각을 인식하고 네트에 대한 랜덤 정규 (random normal) CD 변동을 계산함으로써 계면을 따라 네트 각각을 리사이징한다. CDU 마스크는 리사이징된 네트들에 기초하여 생성되고 CDU 마스크는 가상 제조 환경에서 반도체 디바이스 구조체의 가상 제조를 수행하도록 사용된다.

또 다른 실시 예에서, 가상 제조 환경에서 국부적 CDU 모델링 및 제어를 수행하기 위한 시스템은 적어도 하나의 컴퓨팅 디바이스 및 디스플레이 표면을 포함한다. 적어도 하나의 컴퓨팅 디바이스는 하나 이상의 프로세서들을 구비하고 그리고 가상으로 제조될 반도체 디바이스 구조체에 대한 프로세스 시퀀스 및 설계 데이터의 선택을 수신하도록 구성된 가상 제조 환경을 생성하도록 구성된다. 프로세스 시퀀스는 국부적 CDU 모델링 단계를 포함한다. 가상 제조 환경은 또한 가상 제조 동안 프로세스 시퀀스 및 설계 데이터를 사용하여 제 1 마스크로부터 패턴을 생성하도록 구성되고, 패턴은 복수의 금속 패턴들을 포함한다. 금속 패턴들 각각은 금속 피처와 연관된다. 가상 제조 환경은 금속 패턴들 각각을 별도의 네트로서 인식하고 네트에 대한 랜덤 한 정상 CD 변동을 계산함으로써 계면을 따라 각각의 네트를 리사이징하도록 국부적 CDU 모델링 단계를 실행하도록 더 구성된다. 부가적으로, 가상 제조 환경은 리사이징된 네트들에 기초하여 CDU 마스크를 생성하고 반도체 디바이스 구조체의 가상 제조를 수행하기 위해 CDU 마스크를 사용하도록 구성된다. 디스플레이 표면은 컴퓨팅 디바이스와 통신하고 그리고 가상 제조 환경으로부터 데이터를 디스플레이하도록 구성된다.

본 명세서에 통합되고 본 명세서의 일부를 구성하는 첨부된 도면들은 본 발명의 하나 이상의 실시 예들을 예시하고, 기술과 함께, 본 발명을 설명하는 것을 돕는다.
도 1은 본 발명의 실시 예를 실시하기에 적합한 예시적인 가상 제조 환경을 도시한다.
도 2는 가상 제조 환경에 의해 제공된 예시적인 가상 제조 콘솔을 도시한다.
도 3은 가상 제조 환경에 의해 제공된 예시적인 레이아웃 편집기를 도시한다.
도 4는 가상 제조 환경에 의해 제공된 예시적인 프로세스 편집기를 도시한다.
도 5는 가상 제조 환경에 의해 제공된 예시적인 3D 뷰어를 도시한다.
도 6은 복수의 반도체 디바이스 구조체 모델들에 대한 가상 계측 측정 데이터를 생성하는 가상 실험을 셋업하고 수행하기 위해 가상 제조 환경에서 수행된 예시적인 단계들의 시퀀스를 도시한다.
도 7은 가상 제조 환경에 의해 제공된 가상 실험을 위한 프로세스 파라미터들을 제공하도록 사용된 예시적인 파라미터 탐색기 뷰를 도시한다.
도 8은 가상 제조 환경에 의해 제공된 가상 실험에서 생성된 가상 계측 데이터의 예시적인 표-포맷된 디스플레이를 도시한다.
도 9는 가상 제조 환경에 의해 제공된 가상 실험에서 생성된 가상 계측 데이터의 예시적인 그래픽 디스플레이를 도시한다.
도 10a는 원 경계의 예시적인 복셀 기반 표현들을 도시한다.
도 10b는 복셀 사이즈를 조정함으로써 해결된 예시적인 계단식 효과들을 도시한다.
도 11은 국부적 CDU가 가상 제조 동안 결정될 수도 있는 예시적인 타입들의 피처들을 도시한다.
도 12는 제 1 마스크에 명시된 이상적인 패턴과 레지스트로의 전사 후 패턴 사이의 CD 변동의 예를 도시한다.
도 13은 예시적인 실시 예에서 국부적 CDU 모델링을 수행하기 위한 예시적인 단계들의 시퀀스를 도시한다.
도 14는 예시적인 실시 예에서 네트 인식 알고리즘에 의해 검사될 수도 있는 복수의 금속 패턴들을 갖는 패턴을 도시한다.
도 15a는 예시적인 실시 예에서 사용될 수도 있는 3D 모델의 일부에 대응하는 복셀 넘피 (numpy) 어레이를 도시한다.
도 15b는 예시적인 실시 예에서 수행될 수도 있는 예시적인 계면 인식 기법들을 도시한다.
도 15c는 예시적인 실시 예에서 수행된 예시적인 네트 인식 기법을 도시한다.
도 16은 예시적인 실시 예에서 식별된 금속 네트들에 대한 리사이징 프로세스를 도시한다.
도 17은 예시적인 실시 예에서 상이한 평균 시프트 및 시그마 값들을 선택하는 효과를 그래픽으로 도시하는 결과들의 차트를 도시한다.
도 18은 예시적인 실시 예에서 반도체 디바이스 구조체에 대한 프로세스 시퀀스를 도시한다.
도 19는 예시적인 실시 예에서 도 18에 열거된 실행된 프로세스 시퀀스의 결과들을 도시한다.
도 20a는 예시적인 실시 예에서 국부적 CDU 모델링 단계를 위한 파라미터들의 선택들을 인에이블하는 가상 제조 환경에 의해 제공된 그래픽 사용자 인터페이스를 도시한다.
도 20b는 예시적인 실시 예에서 국부적 CDU 모델링 단계 동안 타원율 (ellipticity) (타원도 (ovalness)) 를 제어하기 위해 파라미터들의 선택을 인에이블하는 가상 제조 환경에 의해 제공된 그래픽 사용자 인터페이스를 도시한다.
도 21은 예시적인 실시 예에서 국부적 CDU 모델링을 수행하기 위해 가상 제조 환경에서 수행된 단계들의 시퀀스를 도시한다.

반도체 디바이스 제조시 리소그래피 동작들 동안, 마스크 패턴이 웨이퍼 상의 포토레지스트 영역으로 전사된다. 예를 들어, 패턴은 종래의 포토리소그래피 기법들 (techniques) 또는 EUVL (Extreme Ultraviolet Lithography) 의 보다 짧은 파장들을 사용하는 기법들과 같은 발전된 노드 기법들을 사용하여 전사될 수도 있다. 전사될 패턴은 상이한 폭들을 갖는 라인들, 상이한 형상들 및 사이즈들의 개구부들 (예를 들어, 타원형, 원형, 등) 및 다른 타입들의 피처들과 같은 다수의 상이한 기하학적 피처들을 포함할 수도 있다. 이들 피처들 각각은 임계 치수 (critical dimension; CD) 로 명시된다. 예를 들어, 라인을 참조하는 CD는 폭으로 명시될 수도 있는 한편, 원형-형상 개구부에 대한 CD는 개구부의 직경 또는 개구부의 x 치수와 y 치수의 비로부터 발생하는 타원율 (ellipticity) 로 명시될 수도 있다. 이상적으로 마스크로부터의 패턴은 마스크에 명시된 패턴들로부터 변동이 없다는 것을 나타내는 전사된 피처들의 CD를 사용하여 포토레지스트로 전사될 것이고, 이는 물론 가상 제조 동안 가능하다. 그러나, 물리적 제조 환경에서, 프로세스 가변성은 특정된 피처 CD들로부터 불균일도 (변동) 를 나타내는 전사된 패턴의 개별 피처들을 발생시킬 수 있다. 물리적 제조 (physical fab) 에서, CD-SEM (Critical Dimension-Scanning Electron Microscope) 을 사용하여 리소그래피 후 CD 측정들을 수행함으로써 CD 변동이 검출될 수 있고, 검출된 에러들을 시정하기 위해 다양한 보정 측정들이 시도될 수도 있다. 패턴의 일부에서만 (국부적 CDU 제어) 발생하는 피처들에 대해 국부적 CDU를 적절히 제어하는 것에 실패하는 것은 디바이스 수율에 부정적인 영향을 줄 수 있고, 이는 특히 발전된 노드 제조에서 요구되는 점점 보다 작은 피처들과 함께 참이다. 따라서, 국부적 CDU 제어가 보다 중요해진다. 그러나, 가상 제조 환경들에서, 국부적 CDU를 적절하고 효율적으로 모델링하는 것은 종래부터 어렵다.

본 발명의 실시 예들은 국부적 CD 변동을 처리하는 (account for) 보다 정확한 가상 제조를 인에이블하도록 프로세스 시퀀스의 실행의 일부로서 발생하는 국부적 CDU 모델링 및 제어를 가능하게 하는 가상 제조 환경을 제공한다. 그러나, 실시 예들에 의해 제공된 국부적 CDU 모델링 및 제어를 보다 상세히 논의하기 전에, 실시 예들을 실시하기 위해 활용될 수도 있는 예시적인 3D 가상 제조 환경이 먼저 기술된다.

예시적인 가상 제조 환경

도 1은 본 발명의 실시 예를 실시하기에 적합한 예시적인 가상 제조 환경 (1) 을 도시한다. 가상 제조 환경 (1) 은 사용자 (2) 에 의해 액세스된 컴퓨팅 디바이스 (10) 를 포함한다. 컴퓨팅 디바이스 (10) 는 디스플레이 (120) 와 통신한다. 디스플레이 (120) 는 컴퓨팅 디바이스 (10) 의 일부인 디스플레이 스크린일 수도 있고 또는 컴퓨팅 디바이스 (10) 와 통신하는 별도의 디스플레이 디바이스 또는 디스플레이 표면일 수도 있다. 컴퓨팅 디바이스 (10) 는 PC, 랩탑 컴퓨터, 태블릿 컴퓨팅 디바이스, 서버, 또는 프로세서 (11) 를 구비하고 3D 모델링 엔진 (75) (이하에 더 기술됨) 의 동작들을 지원할 수 있는 일부 다른 타입의 컴퓨팅 디바이스일 수도 있다. 프로세서는 하나 이상의 코어들을 가질 수도 있다. 컴퓨팅 디바이스 (10) 는 또한 이로 제한되는 것은 아니지만, RAM (12), ROM (Read Only Memory) (13) 및 하드 드라이브 (14) 와 같은 휘발성 및 비휘발성 스토리지를 포함할 수도 있다. 컴퓨팅 디바이스 (10) 는 또한 다른 컴퓨팅 디바이스들과의 통신을 가능하게 하도록 네트워크 인터페이스 (15) 를 구비할 수도 있다.

컴퓨팅 디바이스 (10) 는 3D 모델링 엔진 (75) 을 포함하는 가상 제조 애플리케이션 (70) 을 저장하고 실행할 수도 있다. 3D 모델링 엔진 (75) 은 반도체 디바이스 구조체들을 가상으로 제조하는 데 사용된 알고리즘 1 (76), 알고리즘 2 (77), 및 알고리즘 3 (78) 과 같은 하나 이상의 알고리즘들을 포함할 수도 있다. 가상 제조 애플리케이션 (70) 은 또한 국부적 CDU 동작들을 모델링하기 위한 실행 가능한 인스트럭션들을 포함하는 국부적 CDU 모델링 모듈 (79) 을 포함할 수도 있다. 3D 모델링 엔진 (75) 은 반도체 디바이스 구조적 모델 데이터 (90) 를 생성하는 가상 제조 "런들 (runs)"을 수행하기 위해 입력 데이터 (20) 를 수용할 수도 있다. 가상 제조 애플리케이션 (70) 및 3D 모델링 엔진 (75) 은 가상 제조 런들의 결과들을 생성하고 디스플레이하도록 사용된 다수의 사용자 인터페이스들 및 뷰들 (views) 을 생성할 수도 있다. 예를 들어, 가상 제조 애플리케이션 (70) 및 3D 모델링 엔진 (75) 은 가상 제조 런들을 생성하도록 사용된 레이아웃 편집기 (121), 프로세스 편집기 (122) 및 가상 제조 콘솔 (123) 을 디스플레이할 수도 있다. 가상 제조 애플리케이션 (70) 및 3D 모델링 엔진 (75) 은 또한 반도체 디바이스 구조체들의 가상 제조 동안 3D 모델링 엔진 (75) 에 의해 생성된 3D 구조적 모델들 및 가상 제조 런들의 결과들을 각각 디스플레이하기 위해 표 및 그래픽 계측 결과들 뷰 (124) 및 3D 뷰 (125) 를 디스플레이할 수도 있다.

입력 데이터 (20) 는 2D 설계 데이터 (30) 및 프로세스 시퀀스 (40) 모두를 포함한다. 프로세스 시퀀스 (40) 는 복수의 프로세스 단계들 (43, 44, 47, 48 및 49) 로 구성될 수도 있다. 본 명세서에 더 기술된 바와 같이, 프로세스 시퀀스 (40) 는 또한 하나 이상의 가상 계측 측정 프로세스 단계들 (45) 을 포함할 수도 있다. 프로세스 시퀀스 (40) 는 프로세스 단계들 또는 가상 계측 측정 프로세스 단계들 중 하나 이상을 포함하는 하나 이상의 서브시퀀스들을 더 포함할 수도 있다. 2D 설계 데이터 (30) 는 통상적으로 GDS II (Graphical Design System version 2) 또는 OASIS (Open Artwork System Interchange Standard) 와 같은 산업 표준 레이아웃 포맷으로 제공되는, 계층 1 (32), 계층 2 (34) 및 계층 3 (36) 과 같은 하나 이상의 계층들을 포함한다.

입력 데이터 (20) 는 또한 재료 타입 1 (62) 및 재료 타입 2 (64) 와 같은 재료 타입들의 기록들 및 재료 타입 각각에 대한 특정한 재료들을 포함하는 재료들 데이터베이스 (60) 를 포함할 수도 있다. 프로세스 시퀀스의 많은 프로세스 단계들은 재료들 데이터베이스의 하나 이상의 재료들을 참조할 수도 있다. 재료 각각은 명칭과 렌더링 색상과 같은 일부 속성들을 갖는다. 재료들 데이터베이스는 별도의 데이터 구조에 저장될 수도 있다. 재료들 데이터베이스는 계층 구조를 가질 수도 있고, 여기서 재료들은 타입들 및 서브-타입들에 의해 그룹화될 수도 있다. 프로세스 시퀀스의 개별 단계들은 개별 재료 또는 모 (parent) 재료 타입을 참조할 수도 있다. 재료들 데이터베이스의 계층 구조는 재료들 데이터베이스를 참조하는 프로세스 시퀀스가 보다 쉽게 수정되게 한다. 예를 들어, 반도체 디바이스 구조체의 가상 제조에서, 복수의 타입들의 옥사이드 재료가 프로세스 시퀀스의 과정 동안 구조적 모델에 부가될 수도 있다. 특정한 옥사이드가 부가된 후, 후속 단계들은 그 재료를 변경할 수도 있다. 재료들 데이터베이스에 계층 구조가 없고 새로운 타입의 옥사이드 재료를 추가하는 단계가 기존의 프로세스 시퀀스에 삽입된다면, 옥사이드 재료들에 영향을 줄 수도 있는 모든 후속 단계들은 또한 새로운 타입의 옥사이드 재료를 포함하도록 수정되어야 한다. 계층 구조를 지원하는 재료들 데이터베이스를 사용하여, 옥사이드들과 같은 특정한 부류의 재료들에 대해 동작하는 단계들은 동일한 타입의 재료들의 리스트보다는 모 타입만을 참조할 수도 있다. 이어서, 새로운 타입의 옥사이드 재료를 부가하는 단계가 프로세스 시퀀스에 삽입되면, 옥사이드 모 타입만을 참조하는 후속 단계들을 수정할 필요가 없다. 따라서 계층적 재료들은 프로세스 시퀀스를 수정들에 보다 탄력적으로 (resilient) 만든다. 계층적 재료들의 또 다른 이점은 모 재료 타입들만을 참조하는 스톡 (stock) 프로세스 단계들 및 시퀀스들이 생성되고 재사용될 수 있다는 것이다.

3D 모델링 엔진 (75) 은 프로세스 시퀀스 (40) 에 의해 특정된 동작들/단계들의 시퀀스를 수행하도록 입력 데이터 (20) 를 사용한다. 이하에 더 설명된 바와 같이, 프로세스 시퀀스 (40) 는 구조적 컴포넌트의 측정이 취해져야 하는 가상 제조 런 동안 프로세스 시퀀스의 지점을 나타내는 하나 이상의 가상 계측 단계들 (45, 49) 을 포함할 수도 있다. 측정은 2D 설계 데이터 (30) 의 층에 이전에 추가된 로케이터 형상을 사용하여 취해질 수도 있다. 대안적인 실시 예에서, 측정 위치는 2D 설계 데이터의 (x, y) 좌표들 또는 로케이터 형상의 사용을 통하는 대신 2D 설계 데이터 (30) 의 위치를 특정하는 일부 다른 수단과 같은 대안적인 수단에 의해 특정될 수도 있다. 프로세스 시퀀스는 또한 본 명세서에 더 기술된 바와 같이 국부적 CDU 모델링 동작이 수행되어야 하는 가상 제조 런 동안 프로세스 시퀀스의 지점을 나타내는 하나 이상의 국부적 CDU 모델링 단계들 (50) 을 포함할 수도 있다. 가상 제조 런 동안 프로세스 시퀀스 (40) 의 성능은 가상 계측 데이터 (80) 및 3D 구조적 모델 데이터 (90) 를 생성한다. 3D 구조적 모델 데이터 (90) 는 3D 뷰어 (125) 에 디스플레이될 수도 있는 반도체 디바이스 구조체의 구조적 모델의 3D 뷰를 생성하도록 사용될 수도 있다. 가상 계측 데이터 (80) 는 표 및 그래픽 계측 결과들 뷰 (124) 에서 프로세싱되고 사용자 (2) 에게 제시될 수도 있다.

도 2는 가상 제조 런을 셋업하기 (set up) 위해 가상 제조 환경에 의해 제공된 예시적인 가상 제조 콘솔 (123) 을 도시한다. 가상 제조 콘솔 (123) 은 사용자로 하여금 가상으로 제조될 반도체 디바이스 구조체에 대한 프로세스 시퀀스 (202) 및 레이아웃 (2D 설계 데이터) (204) 을 특정하게 한다. 그러나, 가상 제조 콘솔은 또한 요구된 입력을 특정하고 구조적 모델의 구축, 또는 프로세스 시퀀스의 특정한 단계들에 대한 파라미터 값들의 범위에 대응하는 구조적 모델들의 세트를 구축하는 것을 개시하는 스크립팅 명령들을 입력하는 수단을 사용자에게 제공하는 텍스트-기반 스크립팅 콘솔일 수 있다는 것이 인식되어야 한다. 후자의 경우는 가상 실험으로 간주된다 (이하에 더 논의됨).

도 3은 가상 제조 환경에 의해 제공된 예시적인 레이아웃 편집기를 도시한다. 레이아웃 편집기 (121) 는 가상 제조 콘솔 (123) 에서 사용자에 의해 특정된 2D 설계 레이아웃을 디스플레이한다. 레이아웃 편집기에서, 컬러는 설계 데이터의 상이한 계층들을 묘사하도록 사용될 수도 있다. 층 각각 상의 형상들 또는 다각형들로 인클로징된 (enclose) 영역들은 웨이퍼 상의 포토레지스트 코팅이 통합된 프로세스 플로우의 포토리소그래피 단계 동안 광에 노출되거나 광으로부터 보호될 수도 있는 영역들을 나타낸다. 하나 이상의 층들 상의 형상들은 포토리소그래피 단계에서 사용되는 마스크를 형성하도록 결합 (불연산 (booleaned)) 될 수도 있다. 레이아웃 편집기 (121) 는 임의의 층 상에 다각형을 삽입, 삭제 및 수정하는 수단, 그리고 2D 설계 데이터 내에 층들을 삽입, 삭제 또는 수정하는 수단을 제공한다. 층은 가상 계측 측정들의 위치들을 나타내는 형상들 또는 다각형들을 포함하는 유일한 목적을 위해 삽입될 수 있다. 직사각형 형상들 (302, 304, 306) 은 (상이한 컬러로 나타낸) 삽입된 층에 부가되고 가상 계측 측정들의 위치들을 마킹한다. 상기 주지된 바와 같이, 로케이터 형상들의 사용 외에 가상 계측 측정들을 위한 위치들을 특정하는 다른 접근 방식들도 본 발명의 범위 내에서 또한 고려되어야 한다. 설계 데이터는 3D 구조적 모델을 구축하기 위해 프로세스 데이터 및 재료들 데이터베이스와 함께 사용된다.

레이아웃 편집기 (121) 에 디스플레이된 설계 데이터에 삽입된 층들은 삽입된 로케이터 형상들을 포함할 수도 있다. 예를 들어, 로케이터 형상은 직사각형일 수도 있고, 직사각형의 긴 측면들은 3D 구조적 모델에서 측정의 방향을 나타낸다. 예를 들어, 도 3에서, 제 1 로케이터 형상 (302) 은 가상 계측 측정을 위해 더블 패터닝 맨드릴을 마킹할 수도 있고, 제 2 로케이터 형상 (304) 은 가상 계측 측정을 위해 게이트 스택을 마킹할 수도 있고, 제 3 로케이터 형상 (306) 은 가상 계측 측정을 위한 트랜지스터 소스 콘택트 또는 드레인 콘택트를 마킹할 수도 있다.

도 4는 가상 제조 환경에 의해 제공된 예시적인 프로세스 편집기 (122) 를 도시한다. 사용자는 프로세스 편집기에서 프로세스 시퀀스를 정의한다. 프로세스 시퀀스는 사용자의 선택된 구조체를 가상으로 제작하기 위해 수행된 프로세스 단계들의 정렬된 리스트이다. 프로세스 편집기는 라인 또는 라인들의 그룹 각각이 프로세스 단계에 대응하는 텍스트 편집기, 또는 도 4에 도시된 바와 같은 특수화된 그래픽 사용자 인터페이스일 수도 있다. 프로세스 시퀀스는 계층적일 수도 있고, 이는 프로세스 단계들이 서브-시퀀스들의 서브-시퀀스들 및 서브-시퀀스들, 등으로 그룹화될 수도 있다는 것을 의미한다. 일반적으로, 프로세스 시퀀스의 단계 각각은 제조 (fab) 의 실제 단계에 대응한다. 예를 들어, 반응성 이온 에칭 동작을 위한 서브-시퀀스는 포토레지스트 상에서 스피닝하는 단계, 레지스트를 패터닝하는 단계, 및 에칭 동작을 수행하는 단계를 포함할 수도 있다. 사용자는 동작 타입에 적합한 단계 또는 하위 단계 각각에 대한 파라미터를 특정한다. 일부 파라미터들은 재료들 데이터베이스의 재료들과 2D 설계 데이터의 계층들에 대한 참조들이다. 예를 들어, 증착 동작 프리미티브 (primitive) 를 위한 파라미터들은 증착될 재료, 증착물의 공칭 두께 및 수직 방향 대 측방향의 성장비 또는 이방성이다. 이 증착 동작 프리미티브는 CVD (chemical vapor deposition) 와 같은 실제 프로세스들을 모델링하도록 사용될 수 있다. 유사하게, 에칭 동작 프리미티브에 대한 파라미터들은 (설계 데이터로부터) 마스크 명칭, 동작에 의해 영향을 받는 재료들의 리스트, 및 이방성이다.

프로세스 시퀀스에는 수백 개의 단계들이 있을 수도 있고 프로세스 시퀀스는 서브시퀀스들을 포함할 수도 있다. 예를 들어, 도 4에 도시된 바와 같이, 프로세스 시퀀스 (410) 는 선택된 단계 (413) 와 같은 복수의 프로세스 단계들로 구성된 서브시퀀스 (412) 를 포함할 수도 있다. 프로세스 단계들은 이용 가능한 프로세스 단계들 (402) 의 라이브러리로부터 선택될 수도 있다. 선택된 단계 (413) 동안, 프로세스 편집기 (122) 는 사용자로 하여금 모든 요구된 파라미터들 (420) 을 특정하게 한다. 예를 들어, 사용자는 재료 데이터베이스 (404) 내의 재료들의 리스트로부터 재료를 선택할 수도 있고 프로세스 단계 (413) 에서 재료의 사용을 위해 프로세스 파라미터 (406) 를 특정할 수도 있다.

프로세스 시퀀스의 하나 이상의 단계들은 사용자에 의해 삽입된 가상 계측 단계들일 수도 있다. 예를 들어, 프로세스 시퀀스 (412) 에서 CD (critical dimension) 가 임계 치수를 나타내는 단계 4.17 "CD 측정 (Measure CD)" (414) 의 삽입은, 2D 설계 데이터의 하나 이상의 층들 상에 이전에 삽입된 하나 이상의 로케이터 형상들을 사용하여 가상 제조 런의 해당 지점에서 가상 계측 측정이 수행되게 할 것이다. 가상 계측 단계들을 제조 시퀀스에 직접 삽입함으로써, 본 발명의 실시 예는 가상 계측 측정들이 제조 프로세스 동안 중요한 관심 지점들에서 취해질 수 있게 한다. 가상 제조의 많은 단계들이 최종 구조의 생성에서 상호 작용하기 때문에, 통합된 프로세스 플로우의 상이한 지점들에서, 단면 치수들 및 표면적과 같은 구조의 기하학적 속성들을 결정하는 능력이 프로세스 개발자 및 구조 설계자에게 큰 관심사이다.

도 5는 가상 제조 환경에 의해 제공된 예시적인 3D 뷰어 (125) 를 도시한다. 3D 뷰어 (75) 는 3D 모델링 엔진 (75) 에 의해 생성된 3D 모델들을 디스플레이하기 위한 3D 뷰 캔버스 (502) 를 포함할 수도 있다. 3D 뷰어 (75) 는 프로세스 시퀀스에서 저장된 상태들 (504) 을 디스플레이하고 특정한 상태가 선택되게 하고 (506) 3D 뷰 캔버스에 나타나게 할 수도 있다. 3D 뷰어는 확대/축소, 회전, 변환 (translation), 단면 등과 같은 기능을 제공한다. 선택 가능하게 (optionally), 사용자는 3D 뷰 캔버스 (502) 의 단면 뷰를 활성화할 수도 있고 미니어처 평면도 (508) 를 사용하여 단면의 위치를 조작할 수도 있다.

단일 구조적 모델을 구축하는 것이 중요할 수 있지만, 많은 수의 모델들을 구축하는 가상 제조의 값이 증가한다. 가상 제조 환경은 사용자로 하여금 가상 실험을 생성하고 실행할 수 있게 한다. 본 발명의 가상 실험에서, 프로세스 파라미터들의 값들의 범위가 탐색될 수 있다. 가상 실험은 전체 프로세스 시퀀스에서 (파라미터 당 단일 값이 아니라) 개별 프로세스들에 적용될 파라미터 값들의 세트를 특정함으로써 셋업될 수도 있다. 단일 프로세스 시퀀스 또는 복수의 프로세스 시퀀스들이 이러한 방식으로 특정될 수 있다. 이어서 가상 실험 모드에서 실행되는 3D 모델링 엔진 (75) 은 프로세스 파라미터 세트에 걸친 복수의 모델들을 구축하고, 이들 모두는 변동 각각에 대한 계측 측정 데이터를 추출하기 위해 상기 기술된 가상 계측 측정 동작들을 활용한다. 본 발명의 실시 예들에 의해 제공된 이 능력은 물리적 제조 환경에서 통상적으로 수행되는 2 개의 기본적인 타입들의 실험들을 모방하도록 사용될 수도 있다. 첫째로, 제조 프로세스들은 확률론적 (비결정적) 방식으로 자연적으로 가변한다. 본 명세서에 설명된 바와 같이, 본 발명의 실시 예들은 그럼에도 불구하고 복수의 런들을 수행함으로써 비결정론적 결과들을 예측할 수 있는 가상 제조 런 각각에 대해 근본적으로 결정론적 접근 방식을 사용한다. 본 발명의 실시 예에 의해 제공된 가상 실험 모드는 가상 제조 환경으로 하여금 프로세스 파라미터 각각에 대한 변동의 전체 통계적 범위, 및 다수/모든 프로세스 파라미터들의 변동들의 조합을 통해 모델링하게 한다. 둘째로, 물리적 제조에서 실행되는 실험들은 상이한 웨이퍼들을 제조할 때 의도적으로 가변될 파라미터들의 세트를 특정할 수도 있다. 본 발명의 가상 실험 모드는 파라미터 세트의 특정한 변동들에 대해 복수의 가상 제조 런들을 수행함으로써 가상 제조 환경이 또한 이 타입의 실험을 모방하게 한다.

제조 시퀀스의 프로세스 각각은 고유의 변동을 갖는다. 복잡한 플로우에서 모든 집합된 프로세스 변동들의 효과를 이해하는 것은, 특히 변동들의 조합들의 통계적 확률들을 고려할 (factor in) 때 매우 어렵다. 일단 가상 실험이 생성되면, 프로세스 시퀀스는 본질적으로 프로세스 기술에 포함된 수치적 프로세스 파라미터들의 조합에 의해 기술된다. 이들 파라미터들 각각은 (표준 편차 또는 시그마 값들의 관점에서) 총 변동, 따라서 가우스 분포 또는 다른 적절한 확률 분포 상의 복수의 지점들에 의해 특성화될 수 있다. 가상 실험이 프로세스 변동들의 모든 조합들 (가우시안 각각 상의 복수의 지점들, 예를 들어 ± 3 시그마, ± 2 시그마, ± 1 시그마, 및 파라미터 각각의 공칭 값들) 을 검사하도록 설계되고 실행된다면, 시퀀스의 가상 계측 단계들로부터 발생되는 그래픽 및 수치적 출력들은 기술 (technology) 의 총 변동 공간을 커버한다. 이 실험적 연구의 경우 각각이 가상 제조 시스템에 의해 결정론적으로 모델링되지만, 가상 계측 결과들의 집합은 통계적 분포를 포함한다. 통계적으로 상관되지 않은 파라미터들의 RSS (Root Sum Squares) 계산과 같은 단순한 통계적 분석은 실험의 경우 각각에 총 변동 메트릭에 속하게 하도록 사용될 수 있다. 이어서, 수치적 및 그래픽적 모두의 모든 가상 계측 출력이 총 변동 메트릭에 대해 분석될 수 있다.

물리적 제조에서 통상적인 시행 착오 실험 관행에서, 공칭 프로세스로부터 발생하는 구조적 측정이 타깃팅되고, 프로세스 변동들은 후속 프로세스들에서 예상되어야 하는 구조적 측정의 총 변동 (총 구조적 마진) 에 대해 과도하게 큰 (보수적인) 마진을 특정함으로써 처리된다 (account for). 반대로, 본 발명의 가상 실험 실시 예들은 통합된 프로세스 플로우의 임의의 지점에서 구조적 측정을 위해 총 변동 엔벨로프 (envelope) 의 정량적 예측들을 제공할 수 있다. 구조적 측정 값의 공칭 값이 아니라 총 변동 엔벨로프가 전개 타깃이 될 수도 있다. 이 접근 방식은 중요한 구조적 설계 목표들을 희생하지 않고 통합된 프로세스 플로우 전반에 걸쳐 용인할 수 있는 총 구조적 마진을 보장할 수 있다. 총 변동을 타깃팅하는 이 접근 방식은 공칭 프로세스를 타깃팅함으로써 생성될 공칭 구조체보다 덜 최적인 (또는 미적으로 덜 만족스러운) 공칭 중간 또는 최종 구조체를 발생시킬 수도 있다. 그러나, 총 프로세스 변동의 엔벨로프가 처리되고 통합된 프로세스 플로우의 견고성 및 수율을 결정하는데 보다 중요하기 때문에, 이 차선의 공칭 프로세스는 중요하지 않다. 이 접근 방식은 공칭 프로세스에 대한 강조로부터 총 프로세스 변동의 엔벨로프에 대한 강조로, 반도체 기술 개발의 패러다임 전환이다.

도 6은 복수의 반도체 디바이스 구조적 모델들에 대한 가상 계측 측정 데이터를 생성하는 가상 실험을 셋업하고 수행하기 위해 가상 제조 환경에서 수행될 수도 있는 단계들의 예시적인 시퀀스를 도시한다. 이 시퀀스는 사용자가 (결과들을 보다 구조적으로 예측하도록 이전에 캘리브레이팅될 수도 있는) 프로세스 시퀀스를 선택하고 (단계 602a) 2D 설계 데이터를 식별/생성하는 것 (단계 602b) 으로 시작된다. 사용자는 분석할 프로세스 파라미터 변동들을 선택할 수도 있고 (단계 604a) 그리고/또는 분석할 설계 파라미터 변동들을 선택할 수도 있다 (단계 604b). 사용자는 상기 언급된 바와 같이 프로세스 시퀀스에 하나 이상의 가상 계측 단계들을 삽입하고 (단계 606a) 2D 설계 데이터에 측정 로케이터 형상들을 추가한다 (단계 606b). 사용자는 특수화된 사용자 인터페이스, 자동 파라미터 탐색기 (126) 의 도움으로 가상 실험을 셋업할 수도 있다 (단계 608). 예시적인 자동 파라미터 탐색기가 도 7에 도시되고, 가변될 프로세스 파라미터들 (702, 704, 706) 및 대응하는 상이한 파라미터 값들 (708) 을 사용하여 구축될 3D 모델들의 리스트를 디스플레이할 수도 있고 사용자로 하여금 가변하게 할 수도 있다. 가상 실험에 대한 파라미터 범위들은 표 포맷으로 특정될 수 있다. 3D 모델링 엔진 (75) 은 3D 모델들을 구축하고 검토를 위해 가상 계측 측정 데이터를 익스포팅한다 (export) (단계 610). 가상 실험 모드는 모든 가상 측정/계측 동작들에서 출력 데이터 처리 (handling) 를 제공한다. 가상 계측 측정치들로부터의 출력 데이터는 유용한 형태로 파싱되고 (parse) 어셈블될 수도 있다 (단계 612).

이 파싱 및 어셈블을 사용하여, 후속하는 정량적 및 통계적 분석이 수행될 수 있다. 별도의 출력 데이터 수집기 모듈 (110) 이 가상 실험을 포함하는 가상 제조 런들의 시퀀스로부터 3D 모델 데이터 및 가상 계측 측정 결과들을 수집하고 이들을 그래픽 포맷 및 표 포맷으로 제시하도록 사용될 수도 있다. 도 8은 가상 실험에 의해 생성된 가상 계측 데이터의 예시적인 표-포맷된 디스플레이를 도시한다. 표 포맷의 디스플레이에서, 가상 실험 (802) 동안 수집된 가상 계측 데이터 및 가상 제조 런들의 리스트 (804) 가 디스플레이될 수도 있다.

도 9는 가상 실험에 의해 생성된 가상 계측 데이터의 예시적인 2D X-Y 그래픽 플롯 디스플레이를 도시한다. 도 7에 도시된 예의 결과들, 프로세스 시퀀스의 이전 단계들에서 가변하는 3 개의 파라미터들로 인한 STI (shallow trench isolation) 단차 (step) 높이의 총 변동이 도시된다. 다이아몬드 (902) 각각은 가상 제조 런을 나타낸다. 변동 엔벨로프 (904) 는 또한 다운스트림 프로세스 모듈들이 6 시그마의 유입 변동을 통해 견고성을 달성하기 위해 STI 단차 높이에서 대략 10.5 ㎚의 총 변동을 지지해야 한다는 도시된 결론 (906) 과 같이 디스플레이된다. 가상 실험 결과들은 또한 다차원 그래픽 포맷들로 디스플레이될 수 있다.

일단 가상 실험의 결과들이 어셈블되면, 사용자는 3D 뷰어에서 생성된 3D 모델들을 검토할 수 있고 (단계 614a) 가상 제조 런 각각에 대해 제시된 가상 계측 측정 데이터 및 메트릭들을 검토할 수 있다 (단계 614b). 가상 실험의 목적에 따라, 사용자는 목표된 공칭 구조적 모델을 달성하는 프로세스 시퀀스를 개발할 목적들로, 프로세스 단계 입력 파라미터들을 더 캘리브레이팅하기 위해, 또는 목표된 프로세스 윈도우를 달성하기 위해 프로세스 시퀀스를 최적화하기 위해 3D 모델링 엔진으로부터의 출력을 분석할 수 있다.

(가상 실험을 포함하는) 파라미터 값들의 범위에 대해 복수의 구조적 모델들을 구성하는 3D 모델링 엔진 (75) 의 태스크는 매우 계산 집약적이고 따라서 단일 컴퓨팅 디바이스 상에서 수행된다면 매우 긴 시간 (수 일 또는 수 주) 을 필요로 할 수 있다. 의도된 가상 제조 값을 제공하기 위해, 가상 실험을 위한 모델 구축은 물리적 실험보다 몇 배 보다 빠르게 발생해야 한다. 현재의 컴퓨터들로 이 목표를 달성하기 위해서는 병렬화를 위한 임의의 모든 기회들을 활용할 것을 요구한다. 본 발명의 3D 모델링 엔진 (75) 은 개별적인 모델링 단계들을 수행하기 위해 복수의 코어들 및/또는 프로세서들을 사용한다. 이에 더하여, 세트의 상이한 파라미터 값들에 대한 구조적 모델들은 완전히 독립적이고 따라서 복수의 코어들, 복수의 프로세서들, 또는 복수의 시스템들을 사용하여 병렬로 구축될 수 있다.

3D 모델링 엔진 (75) 은 복셀 (voxel)-기반 암시적 기하 구조 표현을 사용하여 기본적인 구조적 모델을 나타낼 수도 있다. 복셀들은 본질적으로 3D 픽셀들이다. 복셀 각각은 동일한 사이즈의 큐브이고, 하나 이상의 재료들을 포함할 수도 있고, 또는 재료들을 포함하지 않을 수도 있다. 암시적 기하 구조 표현은 3D 구조적 모델의 재료들 사이의 계면이 그 계면의 (x, y, z) 좌표 위치들의 명시적인 표현 없이 정의되는 표현이다. 3D 모델링 엔진에 의해 수행된 많은 동작들은 복셀 모델링 동작들이다. 디지털 복셀 표현에 기초한 모델링 동작들은 종래의 아날로그 솔리드 모델링 커널 (예를 들어, NURBS-기반 솔리드 모델링 커널) 의 대응하는 동작들보다 훨씬 강건하다. 이러한 솔리드 모델링 커널들은 일반적으로 다양한 기하학적 상황들을 다루기 위해 많은 수의 휴리스틱 규칙들 (heuristic rules) 에 의존하고, 모델링 동작들은 휴리스틱 규칙들이 상황을 적절히 예측하지 못할 때 실패할 수도 있다. NURBS-기반 솔리드 모델링 커널들에 대한 문제들을 유발하는 반도체 구조적 모델링의 양태들은 면들을 병합하고 그리고/또는 기하 구조의 단편화 (fragmentation) 를 발생시키는 에칭 프론트들의 전파 및 증착 프로세스들에 의해 생성된 매우 얇은 층들을 포함한다.

일부 시뮬레이션 툴들은 명시적 경계 표현의 어떤 형태로부터 생성될 볼륨 메시를 필요로 하고, B-rep 기하 구조의 볼륨 메시 또는 표면 메시들을 생성하기 위한 이전 솔루션들이 존재한다. 유한 엘리먼트 또는 유한 체적 시뮬레이션 기법들에 대한 이러한 볼륨 메시들은 높은 레벨의 정확도로 재료들 사이의 계면의 위치를 보존할 것이다. 이러한 볼륨 메시는 경계-컨포밍 메시 (boundary-conforming mesh) 또는 단순히 컨포멀한 (conformal) 메시로 지칭된다. 이러한 메시의 주요 특징은 재료들 사이의 경계를 가로 지르는 엘리먼트가 없다는 것이다. 즉, 사면체 엘리먼트들의 볼륨 메시에 대해, 엘리먼트 각각은 완전히 하나의 재료 내에 있고 따라서 어떠한 사면체도 2 이상의 재료를 포함하지 않는다. 그러나, B-rep 및 유사한 솔리드 모델링 커널들, 표면 메시 표현들 모두 가상 제조에 최적이 아니다. 솔리드 모델링 커널들은 일반적으로 다양한 기하학적 상황들을 다루기 위해 많은 수의 휴리스틱 규칙들에 의존하고, 모델링 동작들은 휴리스틱 규칙들이 상황을 적절히 예측하지 못할 때 실패할 수도 있다. 대신 경계들을 암시적으로 나타내는 기하 구조 표현들은 이러한 문제들을 겪지 않는다. 따라서 암시적 표현만을 사용하는 가상 제조 시스템은 인터페이스들을 정확하게 표현하지 못할 수도 있지만 상당한 이점들을 갖는다.

복셀들로 표현된 기하학적 데이터는 재료들 사이의 계면을 암시적으로 나타낸다. 도 10a는 원에 대해 이 개념을 2 차원으로 예시한다. B-rep 표현 (1012) 은 원 내부에 재료 1을 갖고 외부에 재료 2를 갖는 반경 R을 갖는 원의 방정식으로서 원을 나타낼 수도 있다. 대조적으로, 원 (1011) 의 복셀 표현은 큐브 각각이 내부에 재료 식별 번호들 및 재료 각각의 상대적인 양들을 저장하는 큐브들의 어레이이다. (1011) 에서 사각형들의 그레이 스케일 암도 (darkness) 는 재료 1 대 재료 2의 상대적인 백분율을 나타낸다. 검정색은 100 ％ 재료 1 및 0 ％ 재료 2를 나타내고 흰색은 0 ％ 재료 1 및 100 ％ 재료 2를 나타낸다. 원이 경로를 따라 복셀들을 절단하기 때문에, 원의 경계 상의 그레이 스케일 복셀들은 재료 각각으로 부분적으로 충진되고 회색의 암도는 충진 분율을 나타낸다. 부분적으로 충진된 복셀은 경계가 복셀을 통과한다는 것을 나타내지만, 위치와 배향 (orientation) 을 나타내지 않는다. 경계 복셀 및 이웃하는 다른 복셀들의 충진 분획들은 경계를 명시적으로 결정하도록 사용될 수도 있다.

기하 구조 내 위치에서 재료 속성들은 복셀 각각 내 대부분의 재료의 속성들을 사용하여 근사화된다. 예를 들어, 경계 복셀이 원 (1011) 내의 재료 2의 50 ％보다 보다 크면 전기 저항을 결정하기 위한 동작에서, 재료 2의 벌크 저항률은 해당 복셀 내의 모든 x 값들에 대해 사용되고, 그리고 유사하게 50 ％ 이상의 재료 1의 복셀들은 재료 1의 벌크 저항률을 사용한다. 이는 도 10b, 원 (1021) 에 도시된 바와 같이 대부분의 재료로 가득찬 복셀들을 충진하는 것과 동일하다. 이 접근 방식은 경계 위치를 명시적으로 알고, 따라서 위치 x 각각에서 재료를 정확하게 아는 접근 방식들에 대해 솔루션에서 소위 '계단식 (staircasing)' 에러를 발생시킨다. 계단식 에러를 보상하기 위한 일 방법은 3D 모델의 가상 제조를 수행할 때 복셀 각각의 사이즈를 감소시키고 따라서 경계 복셀들의 체적을 감소시키는 것이다. 예를 들어, 원 부분 (1022) 은 (1011) 에서 복셀 표현의 원의 일부이고, 원 부분 (1023) 은 치수 각각에서 1/2 사이즈의 복셀들로 구성된 원의 동일한 부분이다. 경계 복셀들이 차지하는 체적은 보다 작은 복셀 사이즈일수록 훨씬 보다 적고 따라서 에러는 보다 적을 것이다. 그러나, 복셀 사이즈를 감소시키는 것은 일부 환경들에서 용인할 수 없는 결과들을 야기할 수도 있는 시뮬레이션 시간뿐만 아니라 가상 제조 계산 시간 모두를 크게 증가시킨다는 것을 주의해야 한다.

국부적 CDU 모델링 및 제어

본 발명의 실시 예들은 가상 제조 환경으로 하여금 가상 제조 프로세스를 보다 정확하게 만들기 위해 제조 프로세스 동안 물리적 제조에서 통상적으로 발생하는 CDU의 국부적 변동을 처리할 수 있게 한다. 물리적으로 제조되는 반도체 디바이스에 대한 패턴의 피처들의 CD 변동은 일반적으로 평균 시프트 및 시그마를 갖는 정규 분포를 갖는다. 국부적 패턴 각각 내에서 발생하는 변동은 랜덤 정규 분포 (random normal distribution) 이다. 예를 들어, 일부 홀 피처들은 마스크에 명시된 것보다 보다 좁거나 보다 넓을 수도 있다. 유사하게, 라인 폭은 패턴의 부분들에서 지정된 라인 폭 값으로부터 가변할 수도 있다. 실시 예들은 보다 정확한 결과들을 생성하도록 가상 제조 동안 사용될 수 있는 CDU 마스크를 생성하기 위해 이 타입의 국부적 CD 변동이 가상 제조 환경에서 복제되게 한다.

실시 예들은 반도체 디바이스 구조체의 가상 제조 동안 사용된 프로세스 시퀀스 내로 삽입될, 선택 가능하게 사용자 특정 (user-specified) 파라미터들과 함께, 국부적 CDU 모델링 단계를 가능하게 한다. 가상 제조 동안, 금속 피처들과 연관된 복수의 금속 패턴들을 포함하는 패턴이 제 1 마스크로부터 생성된다. 국부적 CDU 모델링 단계에서, 금속 패턴들 각각은 보다 큰 패턴 내에서 식별되고 별도의 네트로서 인식된다. 네트 각각은 특정한 금속 패턴에 대한 랜덤 CD 변동을 생성함으로써 xy 방향으로 계면을 따라 리사이징된다 (resize). 패턴의 모든 금속 네트들이 국부적 CDU를 처리하도록 리사이징된 후, 새로운 "CDU 마스크"가 리사이징된 네트들에 기초하여 생성된다. 이어서 CDU 마스크는 물리적 제조 동안 생성될 금속 패턴들의 국부적 CDU를 보다 정확하게 나타내는 반도체 디바이스 구조체의 가상 제조를 수행하도록 사용될 수도 있다.

실시 예들은 다수의 상이한 타입들의 피처들에 대해 국부적 CDU가 결정되게 한다. 예를 들어, 도 11은 국부적 CDU가 가상 제조 동안 결정될 수도 있는 예시적인 타입들의 피처들을 도시한다. 보다 구체적으로, 도 11은 세 가지 타입의 피처들에 대한 절연 층의 콘택트 홀들을 도시한다. 제 1 타입의 피처, 앵커들을 위한 콘택트 홀들 (1102) 은 치밀한 패턴을 나타낸다. 앵커들은 기판에 대한 후면 금속 층의 접착을 개선하기 위해 기판 밑 (underneath) 후면 금속 층에 금속적으로 연결되는 비아 내의 금속 필러들이다. 앵커들은 개선된 강도를 위해 클러스터될 수도 있다. 유사하게, Pitch32-1 피처 (1104) 는 반-치밀 (semi-dense) 패턴을 나타내고 Pitch90 피처 (1106) 는 밀도가 다른 두 타입들의 피처들보다 보다 작은 격리된 (iso) 패턴을 나타낸다.

도 12는 제 1 마스크에 명시된 이상적인 패턴과 레지스트로의 전사 후 패턴 사이의 CD 변동의 예를 도시한다. 마스크에 명시된 이상적인 패턴 (1202) 은 피처에 대한 CD가 등거리의 간격 및 균일한 사이즈의 형상들을 필요로 하는 도시된 피처들을 갖는다. 그러나, 패턴 (1204) 을 레지스트로 복제하는데 수반되는 노출, 증착 및 에칭 프로세스들은 원래 명시된 값들로부터 피처들의 CD를 변경하는 CD 피처 변동을 발생시킨다. 패턴의 피처들에 대한 CD의 변화는 평균 시프트 및 시그마를 사용한 정규 분포를 따른다. 차트 (1206) 는 평균 시프트 (1208) 및 시프트된 평균으로부터 3 시그마 (1210) 의 범위 (3 표준 편차들) 에 이어 레지스트 상의 패턴 값들의 정규 분포를 그래픽으로 도시한다. 본 발명의 실시 예들은 가상 제조 환경에서 이 거동 (behavior) 을 적절히 시뮬레이션하는 것을 돕는다.

일 실시 예에서, 관심있는 반도체 디바이스 구조체에 대한 프로세스 시퀀스 및 관련된 설계 데이터의 선택이 가상 제조 환경에서 수신된다. 프로세스 시퀀스 및/또는 설계 데이터는 제공된 사용자 인터페이스를 통해 사용자에 의해 수동으로 선택될 수도 있고 또는 가상 제조 환경에 의해 프로그램적으로 제공될 수도 있다. 프로세스 시퀀스는 반도체 디바이스 구조체의 가상 제조 동안 제 1 마스크로부터 생성될 패턴의 분리된 부분들의 국부적 CDU 모델링을 인에이블하는 국부적 CDU 모델링 단계를 포함한다. 국부적 CDU 모델링의 결과는 반도체 디바이스 구조체의 가상 제조를 보다 정확하게 수행하기 위해 제 1 마스크 대신 활용될 수 있는 새로운 CDU 마스크를 생성하도록 사용될 수도 있다.

도 13은 예시적인 실시 예에서 국부적 CDU 모델링을 수행하기 위한 예시적인 단계들의 시퀀스를 도시한다. 가상 제조 환경에서, 제조 프로세스 시퀀스는 금속 피처들의 국부적 금속 패턴들을 포함하는 제 1 마스크를 사용하여 레지스트 상에 패턴을 생성하도록 실행된다 (단계 1302). 패턴의 생성에 이어서, 가상 제조 환경은 국부적 CDU 모델링 단계 (단계 1303) 를 실행한다. 국부적 CDU 모델링 단계는 전체 패턴의 금속 패턴 각각에 대한 3D 구조적 모델 데이터에서 (xy 방향으로만 금속과 공기 사이) 계면을 찾기 위해 (이하에 더 논의된) 네트 인식 알고리즘을 사용한다 (단계 1304). 식별된 금속 피처 패턴 각각은 네트 인식 알고리즘에 의해 분리된 금속 네트로서 인식된다 (단계 1306). 이어서 식별된 금속 네트 각각에 대한 증착/에칭 레이트는 랜덤 정규 분포를 사용하여 계산된다 (단계 1308). 일 실시 예에서, 네트 각각의 CD 변동은 네트 값들을 홀딩하는 넘피 (numpy) 어레이로부터 추출된 랜덤 샘플들을 사용하여 Rnet [net] = (np.random.normal (meanshift, sigma))* 1.000으로 계산된다. 계산된 랜덤 정규 분포는 이하에 더 기술된 바와 같이 먼저 네트의 계면을 따라 범위를 마킹하고 (단계 1310) 네트를 확대하거나 축소하기 위해 마킹된 범위의 재료를 금속 또는 공기로 대체함으로써 (단계 1312) 네트 각각을 리사이징하도록 사용된다. 일단 패턴의 모든 금속 네트들이 리사이징되면, 본 명세서에서 CDU 마스크로 지칭되는 새로운 마스크가 리사이징된 금속 네트들에 기초하여 생성될 수도 있다 (단계 1314). 예를 들어 일 실시 예에서 CDU 마스크는 가상 제조 환경 내에서 마스크 생성 동작을 수행함으로써 리사이징된 금속 네트들로부터 생성될 수도 있다. 그래픽 사용자 인터페이스는 사용자로 하여금 "새 마스크 생성" 동작을 선택하게 하고 웨이퍼 상의 선택된 금속 재료들로부터 생성될 것임을 명시하고 입력 파라미터로 (원래 마스크를 사용하여 생성된) 가시적인 톱-다운 (top-down) 표면의 사용을 명시할 수도 있다. 이어서 새로운 CDU 마스크는 리사이징된 금속 패턴들의 평면도와 동일한 형상으로 생성된다. 이어서 이 새로운 CDU 마스크는 관심있는 반도체 디바이스 구조체를 가상으로 제조하기 위해 원래의 제 1 마스크 대신 가상 제조 환경에 의해 사용된다.

보다 상세히, 가상 제조 동안 제 1 마스크로부터 패턴의 생성에 이어, 실시 예들은 (이하에 더 논의된) 네트 인식 알고리즘이 전체 패턴 내에서 분리된 금속 패턴들을 인식하도록 사용되는 국부적 CDU 모델링 단계를 실행한다. 도 14는 예시적인 실시 예에서 네트 인식 알고리즘에 의해 검사될 수도 있는 복수의 금속 패턴들을 갖는 패턴을 도시한다. 도 14에서, 가상으로 제조되는 관심있는 반도체 구조체 (1400) 는 복수의 금속 피처들을 가질 수도 있다. 제 1 마스크는 포토레지스트 상에 패턴 (그래픽으로 패턴 (1410) 금속 패턴으로 도시됨) 을 가상으로 제조하도록 가상 제조 환경에 의해 사용되며, 여기서 금속 패턴 1 (1422), 금속 패턴 2 (1424), 금속 패턴 3 (1426) 및 금속 패턴 4 (1428) 비금속 기판 영역 0 (1430) 에 의해 분리된다. 패턴 (1410) 은 스케일대로가 아니고 예시 목적들로만 포함된다는 것이 인식되어야 한다. 국부적 CDU 모델링 단계에 의해 호출된 네트 인식 알고리즘은 금속 패턴 1 (1422), 금속 패턴 2 (1424), 금속 패턴 3 (1426) 및 금속 패턴 4 (1428) 를 별도의 금속 네트들로서 인식한다. 이어서 국부적 CDU 모델링 단계는 시뮬레이션 도메인의 분리된 네트 각각에 대해 랜덤 CD 변동 (네거티브 또는 포지티브일 수 있음) 을 생성한다. CD 변동은 정규 분포를 따른다. 일 실시 예에서, 평균 및 시그마는 사용자에 의해 규정될 수 있고 물리적 제조로부터 수집된 실제 인라인 Si 데이터를 사용함으로써 더 캘리브레이팅될 수 있다. 네트 각각에 대한 랜덤 CD 변동의 생성은 이하에 더 논의된다.

국부적 CDU 모델링 단계는 재료 계면들을 검출하고 네트 인식을 수행하기 위해 가상 제조 프로세스에 의해 생성된 3D 구조적 모델 데이터를 사용한다. 일 실시 예에서, 가상으로 제조되는 반도체 디바이스 구조체는 복셀-기반 암시적 기하 구조 (geometry) 표현을 사용하여 표현될 수도 있다. 복셀 각각은 하나 이상의 재료들을 식별하고 반도체 디바이스 구조체를 나타내는 3D 구조적 모델을 세그먼팅하기 (segment) 위해 이진화/삼진화가 발생하는 넘피 어레이로 로딩될 수도 있다. 넘피 어레이의 엘리먼트 각각은 금속, 공기/보이드, 또는 다른 재료 (예를 들어, 기판) 를 나타낼 수도 있다. 예를 들어, 공기/보이드 복셀 엘리먼트들은 0의 값으로 할당될 수도 있고, 금속 복셀 엘리먼트들은 1의 값으로 할당될 수도 있고, 금속 또는 공기에 대응하지 않는 임의의 다른 위치들은 0과 1 사이의 또 다른 값으로 할당될 수도 있다. 복셀 모델은 금속과 공기 사이의 교차 지점에서 이들 표면 복셀들을 식별하는 금속/(공기, 보이드) 표면 복셀을 식별하기 위해 계면 인식을 수행하도록 검사될 수도 있다. 넘피 어레이 대신 다른 타입들의 어레이들의 사용이 또한 본 발명의 범위 내에 있다는 것이 인식되어야 한다. 복셀 모델은 또한 이하에 더 기술된 바와 같이 네트 인식을 수행하기 위해 국부적 CDU 모델링 단계 동안 검사될 수도 있다.

재료 값들을 홀딩하기 위한 넘피 어레이의 예시적인 사용 및 재료 계면들을 검출할 때 넘피 어레이의 값들의 사용이 이제 도 15a 및 도 15b에 대해 제공된다. 도 15a는 금속 내에 보이드를 포함하는 트렌치를 갖는 3D 모델의 일부에 대응하는 복셀 넘피 어레이를 도시한다. 보다 구체적으로, 복셀 넘피 어레이 (1502) 는 금속 (1524) 내에 보이드 (1522) 를 포함하는 트렌치 (1520) 의 3D 모델의 부분에 대응하는 엘리먼트들의 어레이들을 홀딩한다. 넘피 복셀 어레이 WD (1502) 는 트렌치, 금속, 보이드 및 기판에 대응하는 어레이 엘리먼트 값들을 홀딩하는 2 개의 어레이 B1 (1504) 및 어레이 B2 (1506) 를 홀딩한다. B2는 금속 값들이 공기 값들로 대체되고 공기 값들이 금속 값들로 대체되는 (이하에 더 설명된 바와 같이 계면 인식을 보조하기 위해) B1의 값들의 부분적인 역전 (inverse)/반전 (reverse) 어레이라는 것이 인식될 것이다. 예를 들어, B2 어레이의 엘리먼트 b2 각각이 1-b1과 같으면, B1의 공기 복셀 값들은 1-0 = 1 또는 금속 값들이 되고, 금속 복셀 값들은 1-1 = 0 또는 공기 값들이 되고, 기판 값들은 (A에 대해 0.5의 값을 가정하면) 1-0.5 = 0.5가 된다 (그리고 변화되지 않고 남는다).

도 15b는 예시적인 실시 예에서 수행될 수도 있는 예시적인 계면 인식 기법들을 도시한다. 2 개의 어레이 B1 (1504) 및 어레이 B2 (1506) 는 3D 모델의 금속 및 공기/보이드 부분들의 계면에 대한 표면 마커들을 식별하도록 사용된다. 어레이 B 각각 (즉, B1 (1504) 또는 B2 (1506)) 이 검사된다 (단계 1550). 값이 1과 같은 어레이 엘리먼트 b 각각에 대해, 최소 주변 값 (minimum surround value) 이 0인지 여부를 결정하기 위해 최소 주변 값이 검사된다 (단계 1551). 최소 주변 값이 0이면 (즉, 공기에 대응하는 값이면), 표면 마커 엘리먼트 s는 1과 같다 (즉, 복셀 값은 계면 복셀을 나타낸다) (단계 1552). 최소 주변 값이 0이 아니면 (즉, 금속 또는 또 다른 재료에 대응하는 값이면), 표면 마커 엘리먼트 s는 0과 같다 (단계 1554) (즉, 복셀 값은 계면 복셀을 나타내지 않는다). 이러한 방식으로 어레이 엘리먼트들 각각을 검사하는 표면 마커 S1 (1560) 및 표면 마커 S2 (1562) 는 모델에서 금속과 공기/보이드 사이의 계면을 식별하도록 전개될 수 있다. 표면 마커 S1 (1560) 및 표면 마커 S2 (1562) 는 매우 유사하지만 복셀 표현들의 암시적 특성으로 인해 동일하지 않다는 것이 인식될 것이다. 일단 계면이 결정되면, 순 인식이 수행될 수 있다.

일 실시 예에서, 패턴 내에 위치된 금속 네트들은 국부적 CDU 모델링 단계의 일부로서 구조적 모델 데이터로부터 식별된다. 도 15c는 예시적인 실시 예들에서 수행될 수도 있는 예시적인 네트 인식 기법을 도시한다. 일 실시 예에서, 네트 인식은 처음에 [0,0,0] (X, Y, Z) 로 설정된 인덱스를 갖는 복셀 어레이의 값들을 통한 루프로서 수행된다 (단계 1570). 루프 각각 동안, 복셀 엘리먼트 각각은 복셀이 금속으로 충진되었는지 (즉, 어레이 엘리먼트 값이 금속 값에 대응하는지) 확인하기 위해 체크된다 (단계 1571). 값이 금속 값이 아니면 (단계 1571), 인덱스 값들은 증가되고 (단계 1572) (X, Y, Z) 가 [Xmax, Ymax, Zmax]에 대응하는지 확인하기 위해 체크된다 (단계 1581). 어레이의 끝에 도달하지 않았다면, 프로세스는 반복되고 어레이의 다음 복셀 엘리먼트가 체크된다 (단계 1571). 값이 금속 값이면 (단계 1571), 주변 네트 마커가 0인지 확인하기 위해 체크가 수행된다 (단계 1573). 0 주변 네트 마커 값은 이 금속 복셀이 비금속 복셀들로 둘러싸여 (surround) 있고 (또는 마킹되지 않은 금속 복셀이고), 이 금속 복셀이 새로운 네트 번호로 마킹되어야 한다는 것을 나타낸다 (단계 1574). 금속 복셀에 대한 주변 네트 마커가 0이 아니라면, 이는 이 금속 복셀이 특정한 네트 번호로 이미 마킹된 적어도 1 개의 금속 복셀로 둘러싸인다는 것을 의미한다. 금속 복셀은 마킹된 금속 복셀과 연결되기 때문에 동일한 네트에 속하는 것으로 마킹된다 (단계 1576). 네트 마킹 (단계 1574 또는 단계 1576) 후, 6 개의 동일한 동작들이 재귀 방법에 의해 금속 복셀의 6 개의 이웃 복셀들에 대해 수행된다 (단계 1578). 그 결과, 재귀 후에, 복셀 어레이의 모든 인접 복셀들이 체크되고 네트 번호로 마킹된다. 동일한 네트 수를 갖는 복셀들은 동일한 네트로 인식된다. 프로세스는 어레이의 모든 복셀들이 체크될 때까지 반복된다 (단계 1582).

일단 모든 금속 네트들이 패턴에서 식별되면, 국부적 CDU 모델링 단계는 국부적 CD 변동을 근사화하도록 네트를 리사이징한다. 도 16은 예시적인 실시 예에서 식별된 금속 네트들에 대한 리사이징 프로세스를 도시한다. 금속 네트의 계면을 따라 변경을 마킹하기 위해, 모델의 금속의 양을 확장하거나 감소시키는 리사이징을 위한 범위가 마킹된다. 국부적 CDU 모델링 모듈은 계면의 공기 측 또는 금속 측에 범위를 마킹한다. 보다 구체적으로, 반경 R을 갖는 원, 여기서 R은 랜덤 정규 분포로서 설정되고, 계면 상의 원의 중심과 함께 네트 계면을 따라 (가상으로) 이동된다. R은 np.random.normal (meanshift, sigma) (넘피 어레이에 저장된 금속 피처의 데이터의 정규 (Gaussian) 분포로부터 랜덤 샘플을 리턴함) 와 같은 CD의 변화와 같도록 설정된다. 일 실시 예에서, 평균 시프트 및/또는 시그마는 가상 제조 환경의 사용자에 의해 가상 제조 환경에 제공된 사용자 특정 파라미터들일 수도 있다. 또 다른 실시 예에서, 평균 시프트 및 시그마는 프로그램적으로 제공될 수도 있다. 일 실시 예에서, 평균 시프트 및 시그마 값들은 물리적 제조로부터의 결과들에 기초하여 수동으로 또는 프로그램적으로 선택될 수도 있다. 예를 들어, 특정한 설비 및 그 장비는 발생하는 일 타입의 CD 변동을 가질 수도 있고 제 2 설비 및 그 장비는 제 2 타입의 CD 변동을 경험할 수도 있다. 실시 예들은 물리적 제조를 수행할 설비에 따라 국부적 CDU 모델링 단계의 파라미터들을 설정함으로써 이 개별적인 거동이 가상 제조 프로세스에 포함되게 한다. R 값이 포지티브이면 금속 네트가 확장될 것이다. R 값이 네거티브이면, 금속 네트의 사이즈가 감소될 것이다. 도 16을 참조하면, 패턴의 제 1 식별된 금속 네트 (1602) 는 모든 계면을 따라 범위 R1만큼 확장하는 것으로 마킹된다. 마킹된 범위의 복셀들의 재료 값들은 공기 값을 금속 값으로 대체하여 금속 피처가 더 연장됨에 따라 금속 네트의 윤곽을 확장한다. 유사하게, 패턴의 제 2 식별된 금속 네트 (1604) 는 (리턴된 R 값이 네거티브이기 때문에) 계면을 따라 범위 R2만큼 수축하는 것으로 마킹된다. 이 경우, 금속 측면에 대해 마킹된 범위의 복셀들은 공기로 대체된 금속 값들을 갖고 금속 네트의 윤곽은 수축한다 (즉, 보다 작아진다). 이러한 방식으로, 금속 패턴 각각은 물리적 제조에서 발생하는 CD 변동의 타입을 보다 밀접하게 모방하도록 개별적으로 모델링될 수 있다.

도 17은 일 실시 예에서 상이한 평균 시프트 및 시그마 값들을 선택하는 효과를 그래픽으로 도시하는 예시적인 결과들의 차트 (1700) 를 도시한다. 예를 들어, 결과 (1702) 는 0 평균 시프트 및 0 시그마가 선택될 때의 결과를 도시한다. 이러한 경우에, 가상 제조 환경은 원래 마스크에 명시된 피처의 정확한 복제본을 생성한다. 그러나, 도시된 바와 같이, 6 ㎚의 평균 시프트 및 4의 시그마를 선택하는 것은 랜덤하게 분포된 효과를 갖는 상당한 CD 변동을 갖는 결과 (1704) 를 생성한다.

도 18은 예시적인 실시 예에서 반도체 디바이스 구조체에 대한 예시적인 프로세스 시퀀스 (1800) 를 도시한다. 프로세스 시퀀스에서, 원래의 마스크 노출은 상기 논의된 바와 같이 레지스트 상에 패턴을 생성하도록 금속 증착 및 노출이 이어진다. 국부적 CDU 모델링 단계는 패턴의 금속 네트들을 식별하고 국부적 CD 변동을 처리하도록 이들을 리사이징하도록 실행된다. 새로운 CDU 마스크는 국부적 CDU 정보를 포함하는 리사이징된 금속 네트들로부터 생성된다. 이어서 가상 제조 환경은 정규 분포된 CD를 반영하는 보다 정확한 방식으로 반도체 디바이스 구조체를 가상으로 제조하기 위해 CDU 마스크를 사용한다.

도 18에 열거된 실행된 프로세스 시퀀스의 결과들은 도 19에 그래픽으로 도시된다. 균일한 CD를 갖는 원래 마스크 노출 (1902) 은 금속 패턴을 생성하도록 금속 증착 및 노출 (1904) 을 겪는다. 패턴의 금속 네트들이 인식되고 금속 CD는 국부적 CDU 모델링 단계 동안 리사이징된다 (1906). 이어서 새로운 마스크가 리사이징된 금속 네트들에 기초하여 생성되고 새로운 CDU 마스크가 새로운 마스크 노출에 사용되어 정규 분포된 CD를 발생시킨다 (1908).

도 20a는 예시적인 실시 예에서 국부적 CDU 모델링 단계를 위한 파라미터들의 선택을 인에이블하는 가상 제조 환경에 의해 제공된 그래픽 사용자 인터페이스를 도시한다. 보다 구체적으로 도시된 바와 같이, 그래픽 사용자 인터페이스 (2000) 는 웨이퍼 파라미터 (2002) (웨이퍼 2가 선택됨), 평균 시프트 파라미터 (2004) (4 nm의 평균 시프트 값이 선택됨) 및 시그마 파라미터 (2006) (6 시그마의 시그마 파라미터가 선택됨) 의 선택을 인에이블한다.

유사하게, 도 20b는 예시적인 실시 예에서 국부적 CDU 모델링 단계 동안 타원율 (ellipticity) (타원도 (ovalness)) 를 제어하기 위해 파라미터들의 선택을 인에이블하는 가상 제조 환경에 의해 제공된 그래픽 사용자 인터페이스를 도시한다. 보다 구체적으로, 도시된 바와 같이, 그래픽 사용자 인터페이스 (2010) 는 x 방향으로 금속 피처의 평균 바이어스를 제어하는 평균 시프트 파라미터 (2012), x 방향으로 시그마를 제어하는 시그마 파라미터 (2014), 및 사용자로 하여금 금속 피처에 대한 y 바이어스 대 x 바이어스 비를 설정하게 하는 타원율 파라미터 (2016) 의 선택을 인에이블한다.

도 21은 예시적인 실시 예에서 국부적 CDU 모델링을 수행하기 위해 가상 제조 환경에서 수행된 예시적인 단계들의 시퀀스를 도시한다. 시퀀스는 국부적 CDU 모델링 단계를 포함하는 프로세스 시퀀스를 가상 제조 환경에서 수신함으로써 시작된다 (단계 2102). 관심있는 반도체 디바이스 구조체의 가상 제조는 금속 피처들과 연관된 개별 금속 패턴들을 포함하는 제 1 마스크로부터 패턴을 생성한다 (단계 2104). 국부적 CDU 모델링 단계는 상기 논의된 방식으로 패턴의 금속 피처들을 리사이징한다 (단계 2106). 이어서 새로운 국부적 CDU 마스크가 리사이징의 결과들에 기초하여 생성된다 (단계 2108). 이어서 새로운 CDU 마스크는 물리적 제조에서 발생할 국부적 CDU 효과들을 보다 정확하게 시뮬레이션하기 위해 관심있는 반도체 디바이스 구조체를 가상으로 제조하도록 제 1 마스크 대신 사용된다 (단계 2110). 가상 제조의 결과들은 디스플레이 표면을 통해 사용자에게 디스플레이될 수도 있고, 추가 프로세싱을 위해 익스포트되거나 나중의 사용을 위해 저장될 수도 있다.

본 명세서의 기술은 가상 제조 환경에 의해 시뮬레이팅된 복셀 기반 모델들에 초점을 맞추었지만, 본 발명의 실시 예들은 이렇게 제한되지 않는다는 것이 인식되어야 한다. 일부 실시 예들에서, 국부적 CDU 모델링을 위해 본 명세서에 기술된 기법들은 모델들의 복셀 기반 표현에 의존하지 않는 가상 제조 환경들에 적용될 수도 있다.

본 발명의 실시 예들의 일부 또는 전부는 하나 이상의 비일시적인 매체들 상 또는 내에서 구현된 하나 이상의 컴퓨터 판독 가능 프로그램들 또는 코드로서 제공될 수도 있다. 매체들은 이로 제한되지 않지만, 하드 디스크, 콤팩트 디스크, DVD (digital versatile disc), 플래시 메모리, PROM, RAM, ROM, 또는 자기 테이프일 수도 있다. 일반적으로, 컴퓨터 판독 가능 프로그램들 또는 코드는 임의의 컴퓨팅 언어로 구현될 수도 있다.

특정한 변화들이 본 발명의 범위를 벗어나지 않고 이루어질 수도 있기 때문에, 상기 기술에 포함되거나 첨부된 도면들에 도시된 모든 문제들은 문자 그대로의 의미가 아니라 예시적인 것으로 해석되도록 의도된다. 당업자들은 도면들에 도시된 단계들 및 아키텍처들의 시퀀스가 본 발명의 범위로부터 벗어나지 않고 변경될 수도 있고 본 명세서에 포함된 예시들이 본 발명의 다수의 가능한 도시들의 단일 예들이라는 것을 인식할 것이다.

본 발명의 예시적인 실시 예들의 전술한 기술은 예시 및 기술을 제공하지만, 개시된 정확한 형태로 본 발명을 총망라하거나 제한하도록 의도되지 않는다. 상기 교시들에 비추어 수정들 및 변동들이 가능하거나 본 발명의 실시로부터 획득될 수도 있다. 예를 들어, 일련의 동작들이 기술되었지만, 동작들의 순서는 본 발명의 원리들과 일치하는 다른 구현 예들에서 수정될 수도 있다. 또한, 비종속적인 동작들이 병렬로 수행될 수도 있다.

Claims (21)

1. 가상 제조 환경에서 국부적 임계 치수 균일도 (Critical Dimension Uniformity; CDU) 모델링을 수행하기 위한 컴퓨팅 디바이스 실행 가능 인스트럭션들을 홀딩하는 비일시적 매체에 있어서, 상기 인스트럭션들은 실행될 때 적어도 하나의 컴퓨팅 디바이스로 하여금,
   가상 제조 환경에서, 가상으로 제조될 반도체 디바이스 구조체에 대한 프로세스 시퀀스 및 설계 데이터의 선택을 수신하게 하는 인스트럭션으로서, 상기 프로세스 시퀀스는 국부적 CDU 모델링 단계를 포함하는, 상기 수신 인스트럭션;
   상기 반도체 디바이스 구조체의 가상 제조 동안 상기 가상 제조 환경에서, 상기 프로세스 시퀀스 및 상기 설계 데이터를 사용하여 제 1 마스크로부터 패턴을 생성하게 하는 인스트럭션으로서, 상기 패턴은 복수의 금속 패턴들을 포함하고, 상기 금속 패턴들 각각은 금속 피처와 연관되는, 상기 생성 인스트럭션;
   상기 반도체 디바이스 구조체의 제조 동안 발생하는 CD 변동을 반영하도록 상기 제 1 마스크로부터 생성된 상기 패턴에 나타난 상기 금속 피처들을 리사이징하도록 (resize) 상기 국부적 CDU 모델링 단계를 수행하게 하는 인스트럭션;
   상기 리사이징에 기초하여 CDU 마스크를 생성하게 하는 인스트럭션; 및
   상기 가상 제조 환경에서 상기 반도체 디바이스 구조체의 가상 제조를 수행하기 위해 상기 CDU 마스크를 사용하게 하는 인스트럭션인, 비일시적 매체.
2. 제 1 항에 있어서,
   상기 국부적 CDU 모델링 단계는,
   상기 복수의 금속 패턴들 각각을 별도의 네트로서 인식하고;
   상기 네트에 대한 랜덤 정규 CD 변동 (random normal CD variation) 을 계산함으로써 계면을 따라 네트 각각을 리사이징하고; 그리고
   상기 리사이징된 네트들에 기초하여 상기 CDU 마스크를 생성하는, 비일시적 매체.
3. 제 1 항에 있어서,
   상기 랜덤 정규 CD 변동을 계산하는데 사용된 평균 시프트 (meanshift) 및 시그마 (sigma) 는 물리적 제조 환경에서 상기 제 1 마스크를 사용하여 수행된 상기 반도체 디바이스 구조체에 대한 제조 런 (run) 으로부터의 CDU 데이터에 기초하는, 비일시적 매체.
4. 제 3 항에 있어서,
   상기 물리적 제조 환경으로부터의 상기 CDU 데이터는 특정한 제조 설비와 연관되는, 비일시적 매체.
5. 제 1 항에 있어서,
   상기 국부적 CDU 모델링 단계는 평균 시프트에 대한 사용자 특정 파라미터를 포함하는, 비일시적 매체.
6. 제 1 항에 있어서,
   상기 국부적 CDU 모델링 단계는 시그마에 대한 사용자 특정 파라미터를 포함하는, 비일시적 매체.
7. 제 1 항에 있어서,
   상기 국부적 CDU 모델링 단계는 금속 피처의 타원율 (ellipticity) 을 나타내는 사용자 특정 파라미터를 포함하는, 비일시적 매체.
8. 가상 제조 환경 내에서 국부적 CDU (Critical Dimension Uniformity) 모델링을 수행하기 위한 컴퓨팅 디바이스 구현된 방법에 있어서,
   가상 제조 환경에서, 가상으로 제조될 반도체 디바이스 구조체에 대한 프로세스 시퀀스 및 설계 데이터의 선택을 수신하는 단계로서, 상기 프로세스 시퀀스는 국부적 CDU 모델링 단계를 포함하는, 상기 수신 단계;
   상기 반도체 디바이스 구조체의 가상 제조 동안 상기 가상 제조 환경에서, 상기 프로세스 시퀀스 및 상기 설계 데이터를 사용하여 제 1 마스크로부터 패턴을 생성하는 단계로서, 상기 패턴은 복수의 금속 패턴들을 포함하고, 상기 금속 패턴들 각각은 금속 피처와 연관되는, 상기 생성 단계;
   상기 반도체 디바이스 구조체의 제조 동안 발생하는 CD 변동을 반영하도록 상기 제 1 마스크로부터 생성된 상기 패턴에 나타난 상기 금속 피처들을 리사이징하도록 상기 국부적 CDU 모델링 단계를 수행하는 단계;
   상기 리사이징에 기초하여 CDU 마스크를 생성하는 단계; 및
   상기 가상 제조 환경에서 상기 반도체 디바이스 구조체의 가상 제조를 수행하기 위해 상기 CDU 마스크를 사용하는 단계를 포함하는, 컴퓨팅 디바이스 구현된 방법.
9. 제 8 항에 있어서,
   상기 국부적 CDU 모델링 단계는,
   상기 복수의 금속 패턴들 각각을 별도의 네트로서 인식하고;
   상기 네트에 대한 랜덤 정규 CD 변동을 계산함으로써 계면을 따라 네트 각각을 리사이징하고; 그리고
   상기 리사이징된 네트들에 기초하여 상기 CDU 마스크를 생성하는, 컴퓨팅 디바이스 구현된 방법.
10. 제 8 항에 있어서,
    상기 랜덤 정규 CD 변동을 계산하는데 사용된 평균 시프트 (meanshift) 및 시그마 (sigma) 는 물리적 제조 환경에서 상기 제 1 마스크를 사용하여 수행된 상기 반도체 디바이스 구조체에 대한 제조 런 (run) 으로부터의 CDU 데이터에 기초하는, 컴퓨팅 디바이스 구현된 방법.
11. 제 10 항에 있어서,
    상기 물리적 제조 환경으로부터의 상기 CDU 데이터는 특정한 제조 설비와 연관되는, 컴퓨팅 디바이스 구현된 방법.
12. 제 8 항에 있어서,
    상기 국부적 CDU 모델링 단계는 평균 시프트에 대한 사용자 특정 파라미터를 포함하는, 컴퓨팅 디바이스 구현된 방법.
13. 제 8 항에 있어서,
    상기 국부적 CDU 모델링 단계는 시그마에 대한 사용자 특정 파라미터를 포함하는, 컴퓨팅 디바이스 구현된 방법.
14. 제 8 항에 있어서,
    상기 국부적 CDU 모델링 단계는 금속 피처의 타원율 (ellipticity) 을 나타내는 사용자 특정 파라미터를 포함하는, 컴퓨팅 디바이스 구현된 방법.
15. 가상 제조 환경에서 국부적 CDU (Critical Dimension Uniformity) 모델링을 수행하기 위한 시스템에 있어서,
    적어도 하나의 컴퓨팅 디바이스로서, 하나 이상의 프로세서들을 구비하고,
    가상으로 제조될 반도체 디바이스 구조체에 대한 프로세스 시퀀스 및 설계 데이터의 선택을 수신하고―상기 프로세스 시퀀스는 국부적 CDU 모델링 단계를 포함함―;
    상기 반도체 디바이스 구조체의 가상 제조 동안 상기 프로세스 시퀀스 및 상기 설계 데이터를 사용하여 제 1 마스크로부터 패턴을 생성하고―상기 패턴은 복수의 금속 패턴들을 포함하고, 상기 금속 패턴들 각각은 금속 피처와 연관됨―;
    상기 반도체 디바이스 구조체의 제조 동안 발생하는 CD 변동을 반영하도록 상기 제 1 마스크로부터 생성된 상기 패턴에 나타난 상기 금속 피처들을 리사이징하고 (resize),
    상기 리사이징에 기초하여 CDU 마스크를 생성하고, 그리고
    상기 반도체 디바이스 구조체의 가상 제조를 수행하기 위해 상기 CDU 마스크를 사용하도록,
    상기 국부적 CDU 모델링 단계를 실행하도록 구성되는,
    가상 제조 환경을 생성하도록 구성되는, 상기 적어도 하나의 컴퓨팅 디바이스; 및
    상기 적어도 하나의 컴퓨팅 디바이스와 통신하는 디스플레이 표면으로서, 상기 디스플레이 표면은 상기 가상 제조 환경에서 생성된 데이터를 디스플레이하도록 구성되는, 상기 디스플레이 표면을 포함하는, 국부적 CDU 모델링을 수행하기 위한 시스템.
16. 제 15 항에 있어서,
    상기 국부적 CDU 모델링 단계는,
    상기 복수의 금속 패턴들 각각을 별도의 네트로서 인식하고;
    상기 네트에 대한 랜덤 정규 CD 변동 (random normal CD variation) 을 계산함으로써 계면을 따라 네트 각각을 리사이징하고; 그리고
    상기 리사이징된 네트들에 기초하여 상기 CDU 마스크를 생성하는, 국부적 CDU 모델링을 수행하기 위한 시스템.
17. 제 15 항에 있어서,
    상기 랜덤 정규 CD 변동을 계산하는데 사용된 평균 시프트 (meanshift) 및 시그마 (sigma) 는 물리적 제조 환경에서 상기 제 1 마스크를 사용하여 수행된 상기 반도체 디바이스 구조체에 대한 제조 런 (run) 으로부터의 CDU 데이터에 기초하는, 국부적 CDU 모델링을 수행하기 위한 시스템.
18. 제 17 항에 있어서,
    상기 물리적 제조 환경으로부터의 상기 CDU 데이터는 특정한 제조 설비와 연관되는, 국부적 CDU 모델링을 수행하기 위한 시스템.
19. 제 15 항에 있어서,
    상기 국부적 CDU 모델링 단계는 평균 시프트에 대한 사용자 특정 파라미터를 포함하는, 국부적 CDU 모델링을 수행하기 위한 시스템.
20. 제 15 항에 있어서,
    상기 국부적 CDU 모델링 단계는 시그마에 대한 사용자 특정 파라미터를 포함하는, 국부적 CDU 모델링을 수행하기 위한 시스템.
21. 제 15 항에 있어서,
    상기 국부적 CDU 모델링 단계는 금속 피처의 타원율 (ellipticity) 을 나타내는 사용자 특정 파라미터를 포함하는, 국부적 CDU 모델링을 수행하기 위한 시스템.

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