CN109427901A - 半导体器件和方法 - Google Patents

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Abstract

在衬底的第一区域和第二区域中形成纳米线器件和鳍器件。为了形成器件，形成第一材料和第二材料的交替层，邻近于第一材料层形成内部间隔件，并且之后去除第一材料层以形成纳米线而不去除第二区域内的第一材料层。在第一区域和第二区域内形成栅极电介质和栅电极的栅极结构以在第一区域中形成纳米线器件并且在第二区域中形成鳍器件。本发明实施例涉及半导体器件和方法。

Description

半导体器件和方法
技术领域
本发明实施例涉及半导体器件和方法。
背景技术
半导体器件用于诸如例如个人电脑、手机、数码相机和其它电子设备的各种电子应用中。通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体材料层以及使用光刻图案化各个材料层以在在其上形成电路组件和元件来制造半导体器件。
半导体工业通过不断减小最小部件尺寸持续地改进各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多的组件集成至给定的区域。然而，随着最小部件尺寸的减小，出现了应该解决的附加问题。
发明内容
根据本发明的一些实施例，提供了一种制造半导体器件的方法，所述方法包括：在半导体衬底的第一区域和第二区域上方形成第一半导体层，所述第一半导体层包括第一材料；在所述第一区域和所述第二区域上方形成第二半导体层；从所述第一区域上方去除所述第一半导体层以由所述第二半导体层形成纳米线沟道，其中，从所述第一区域上方去除所述第一半导体层没有从所述第二区域上方去除所述第一半导体层；以及在所述纳米线沟道周围形成第一栅电极；以及在所述第二区域中的所述第一半导体层和所述第二半导体层上方形成第二栅电极。
根据本发明的另一些实施例，还提供了一种制造半导体器件的方法，所述方法包括：在硅衬底上方形成第一硅锗层；在所述第一硅锗层上方形成第一硅层；穿过所述第一硅锗层和所述第一硅层图案化开口，以将所述第一硅锗层分为第一区域和第二区域；在穿过所述第一硅锗层图案化开口之后，在所述第一硅锗层内形成第一凹槽；用介电材料填充所述第一凹槽；去除所述第一区域的第一硅锗层而不去除所述第二区域的第一硅锗层；以及同时在所述第一区域的所述第一硅层周围形成第一介电材料和在所述第二区域的所述第一硅锗层和所述第一硅层上方形成第二介电材料。
根据本发明的又一些实施例，还提供了一种半导体器件，包括：半导体衬底，具有核心区域和I/O区域；第一纳米线，位于核心区域内的第二纳米线上方；第一内部间隔件，将所述第一纳米线与所述第二纳米线分隔开；栅极材料，位于所述第一纳米线和所述第二纳米线之间；沟道，位于所述I/O区域内，其中，所述沟道包括：位于具有所述第一纳米线的第一平面内的第一材料，其中，所述第一纳米线包括所述第一材料；以及位于具有所述栅极材料的第二平面内的第二材料，所述第一平面与所述第二平面平行，所述第二材料与所述第一材料不同。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A至图1B示出了根据一些实施例的第一半导体材料和第二半导体材料的交替层的形成。
图2示出了根据一些实施例的第一凹槽和第二凹槽的形成。
图3示出了根据一些实施例的I/O开口的形成。
图4示出了根据一些实施例的共同间隔件的形成。
图5示出了根据一些实施例的第一内部间隔件和第二内部间隔件的形成。
图6示出了根据一些实施例的源极/漏极区域的形成。
图7示出了根据一些实施例的层间电介质的形成。
图8示出了根据一些实施例的伪栅电极的去除。
图9A至图9B示出了根据一些实施例的第一材料的去除。
图10A至图10B示出了根据一些实施例的第二材料的去除。
图11示出了根据一些实施例的栅极结构的形成。
图12示出了根据一些实施例的利用单个第一材料的鳍的器件。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
现在将参照在集成电路的设计和操作中使用短沟道水平全环栅纳米线晶体管和长沟道非纳米线鳍式晶体管的集成来描述实施例。这些实施例有助于避免由于与填充有限空间相关的问题而导致长沟道器件的性能下降。然而，实施例可以以多种方式使用，并且不旨在限于本文描述的实施例。
现在参照图1A，图1A示出了在半导体衬底101上方形成第一半导体层103、第二半导体层105、第三半导体层107、第四半导体层109、第五半导体层111、第六半导体层113、第七半导体层115和第八半导体层117的实施例。在实施例中，半导体衬底101可以是例如硅衬底、硅锗衬底、锗衬底、III-V族材料衬底或由具有例如高带间隧穿(BTBT)的其它半导体材料形成的衬底。在一些实施例中，半导体衬底101是块状衬底。在另一实施例中，半导体衬底101可以是绝缘体上半导体(SOI)衬底。
在实施例中，半导体衬底101在半导体衬底101内具有许多不同的区域。例如，在一个实施例中，半导体衬底101具有核心区域102和I/O区域104。在核心区域102内，将形成第一器件106和第二器件108，从而使得第一器件106具有与第二器件108相反的电导率。例如，在一个实施例中，第一器件106可以是n型器件，而第二器件108可以是p型器件。然而，可以利用任何合适的器件组合。
此外，在I/O区域104中，可以形成第三器件110。在实施例中，第三器件110可以是形成为具有与第一器件106类似的电导率的finFET器件。例如，第三器件110可以是n型finFET，但是在其它实施例中，第三器件110可以是p型finFET或第三器件110可以代表n型器件和p型器件。可以利用任何合适的器件组合，并且所有这些组合均旨在完全地包括在实施例的范围内。此外，虽然第一器件106、第二器件108和第三器件110在该制造阶段描述为“器件”，但这并不旨在暗示这些器件是完成的器件，而是所识别的器件内的结构将用于形成完成的器件。
在核心区域102和I/O区域104中的半导体衬底101上方形成第一半导体层103。在实施例中，第一半导体层103由可以与半导体衬底101一起工作的半导体材料形成以帮助形成鳍122或第一纳米线901和第二纳米线1001(未在图1A中示出，但在下面参照图9A和10A进一步示出和描述)。例如，第一半导体层103可以由硅锗(SixGe1-x，其中，x在从约0.01至约0.99的范围内)、硅、碳化硅、纯或基本纯的锗、III-V族化合物半导体、II-VI族化合物半导体等形成。例如，用于形成III-V族化合物半导体的可用材料包括但不限于InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。
然而，为了有助于第一纳米线901和第二纳米线1001的形成，第一半导体层103是与半导体衬底101具有不同蚀刻选择性的不同材料。例如，在半导体衬底101为硅的实施例中，第一半导体层103由除了硅之外的材料形成，诸如硅锗、碳化硅、砷化镓、砷化铟镓、III-V族化合物半导体、II-VI族化合物半导体等。然而，可以利用任何合适的组合
可以使用诸如外延生长的生长工艺来形成第一半导体层103。例如，在一个实施例中，第一半导体层103的材料可以从半导体衬底101的暴露材料生长。可以持续生长工艺直到第一半导体层103具有介于约5nm和约15nm之间的第一厚度T1。然而，可以利用任何合适的形成工艺和厚度。
一旦已经在半导体衬底101上方形成第一半导体层103，则可以在第一半导体层103上方形成第二半导体层105。在实施例中，第二半导体层105由可以与第一半导体层103和半导体衬底101一起工作的半导体材料形成以帮助形成鳍122或第一纳米线901和第二纳米线1001。例如，第二半导体层105可以由硅、硅锗(SixGe1-x，其中，x在从约0.01至约0.99的范围内)、碳化硅、纯或基本纯的锗、III-V族化合物半导体、II-VI族化合物半导体等形成。例如，用于形成III-V族化合物半导体的可用材料包括但不限于InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。
然而，为了有助于第一纳米线901和第二纳米线1001的形成，第二半导体层105是与第一半导体层103具有不同蚀刻选择性的不同材料。例如，在第一半导体层103为硅锗的实施例中，第二半导体层105由与半导体衬底101相同的材料(诸如硅)形成。然而，第二半导体层105也可以由与第一半导体层103和半导体衬底101不同的材料形成，并且可以利用任何合适的组合。
可以使用诸如外延生长的生长工艺来形成第二半导体层105。例如，在一个实施例中，第二半导体层105的材料可以从第一半导体层103的暴露材料生长。可以持续生长工艺直到第二半导体层105具有介于约5nm和约15nm之间的第二厚度T2。然而，可以利用任何合适的形成工艺和厚度。
可以使用与第一半导体层103类似的材料和工艺在第二半导体层105上形成第三半导体层107。例如，第三半导体层107可以是使用外延生长工艺形成的厚度介于约5nm和约15nm之间的诸如硅锗的材料。然而，可以利用任何合适的工艺、材料和厚度。
可以使用与第二半导体层105类似的材料和工艺在第三半导体层107上形成第四半导体层109。例如，第四半导体层109可以是使用外延生长工艺形成的厚度介于约5nm和约15nm之间的诸如硅的材料。然而，可以利用任何合适的工艺、材料和厚度。
可以使用与第一半导体层103类似的材料和工艺在第四半导体层109上形成第五半导体层111。例如，第五半导体层111可以是使用外延生长工艺形成的厚度介于约5nm和约15nm之间的诸如硅锗的材料。然而，可以利用任何合适的工艺、材料和厚度。
可以使用与第二半导体层105类似的材料和工艺在第五半导体层111上形成第六半导体层113。例如，第六半导体层113可以是使用外延生长工艺形成的厚度介于约5nm和约15nm之间的诸如硅的材料。然而，可以利用任何合适的工艺、材料和厚度。
可以使用与第一半导体层103类似的材料和工艺在第六半导体层113上形成第七半导体层115。例如，第七半导体层115可以是使用外延生长工艺形成的厚度介于约5nm和约15nm之间的诸如硅锗的材料。然而，可以利用任何合适的工艺、材料和厚度。
可以使用与第二半导体层105类似的材料和工艺在第七半导体层115上形成第八半导体层117。例如，第八半导体层117可以是使用外延生长工艺形成的厚度介于约5nm和约15nm之间的诸如硅的材料。然而，可以利用任何合适的工艺、材料和厚度。
通过在半导体衬底101上方形成第一半导体层103、第二半导体层105、第三半导体层107、第四半导体层109、第五半导体层111、第六半导体层113、第七半导体层115和第八半导体层117，形成半导体材料的交替层，其中，在第二材料(例如，硅锗)层之间形成第一材料(例如，硅)层。这些半导体材料的堆叠件可以用于在I/O区域104内形成鳍122，并且也可以用于在核心区域102内形成第一纳米线901和第二纳米线1001。
一旦已经在半导体衬底101上方形成第一半导体层103、第二半导体层105、第三半导体层107、第四半导体层109、第五半导体层111、第六半导体层113、第七半导体层115和第八半导体层117，则图案化第一半导体层103、第二半导体层105、第三半导体层107、第四半导体层109、第五半导体层111、第六半导体层113、第七半导体层115和第八半导体层117的每个以形成鳍122。在实施例中，可以通过在第八半导体层117上方施加第二光刻胶(未在图1A中单独示出)来图案化层。之后，图案化和显影第二光刻胶以在第八半导体层117上方形成掩模，之后，在诸如各向异性蚀刻工艺的蚀刻工艺期间使用掩模将第二光刻胶的图案转印至下面的层并且形成鳍122。
在形成鳍122之后，可以形成第一隔离区域135。在实施例中，第一隔离区域135可以是通过沉积诸如氧化物材料、高密度等离子体(HDP)氧化物等的介电材料形成的浅沟槽隔离区域。在可选的清洗和内衬之后，可以使用化学气相沉积(CVD)方法(例如，HARP工艺)、高密度等离子体CVD方法或其它合适的形成方法来形成介电材料。
此外，可以沉积介电材料以用介电材料填充和过填充鳍122之间的间隔，并且之后通过诸如化学机械抛光(CMP)、蚀刻、这些的组合的合适的工艺去除过量的材料。在实施例中，去除工艺去除了位于鳍122上方的任何介电材料，使得介电材料的去除暴露鳍122的表面以用于进一步处理步骤。
一旦已经沉积介电材料，则之后可以使介电材料凹进为远离鳍122的表面。可以实施凹进以暴露鳍122的邻近于鳍122的顶面的侧壁的至少部分。可以使用通过将鳍122的顶面浸入对介电材料的材料有选择性的蚀刻剂中的湿蚀刻使介电材料凹进，但是也可以使用诸如反应离子蚀刻、干蚀刻、化学氧化去除或干化学清洗的其它方法。
然而，本领域普通技术人员将意识到，上述步骤可能仅是用于填充介电材料和使介电材料凹进的整个工艺流程的一部分。例如，内衬步骤、清洗步骤、退火步骤、间隙填充步骤、这些的组合等也可以用于形成介电材料。所有潜在的工艺步骤均完全旨在包括在本实施例的范围内。此外，可以在制造工艺内的其它点处实施第一隔离区域135的形成，诸如通过在第一半导体层103的形成之前实施。所有这些步骤和时间均完全旨在包括在实施例的范围内。
图1A也示出了第八半导体层117上方的伪栅极电介质119和伪栅电极121的形成。在实施例中，可以通过热氧化、化学气相沉积、溅射或本领域已知和使用的用于形成栅极电介质的任何其它方法形成伪栅极电介质119。取决于栅极电介质形成的技术，伪栅极电介质119的顶部上的厚度可以与伪栅极电介质的侧壁上的厚度不同。
伪栅极电介质119可以包括诸如二氧化硅或氮氧化硅的材料，材料厚度在从约3埃至约100埃的范围内，诸如约10埃。伪栅极电介质119可以由诸如氧化镧(La2O3)、氧化铝(Al2O3)、氧化铪(HfO2)、氧氮化铪(HfON)或氧化锆(ZrO2)或它们的组合的高介电常数(高k)材料(例如，相对介电常数大于约5)形成，高介电常数(高k)材料具有约0.5埃至约100埃(诸如约10埃或更小)的等效氧化物厚度。此外，二氧化硅、氮氧化硅和/或高k材料的任何组合也可以用于伪栅极电介质119。
伪栅电极121可以包括导电材料并且可以选自由多晶硅、W、Al、Cu、AlCu、W、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、这些的组合等组成的组。可以通过化学气相沉积(CVD)、溅射沉积或本领域已知和使用的用于沉积导电材料的其它技术来沉积伪栅电极121。伪栅电极121的厚度可以在约至约的范围内。伪栅电极121的顶面可以具有非平坦顶面，并且可以在伪栅电极121的图案化或栅极蚀刻之前被平坦化。此时，可以或可以不将离子引入至伪栅电极121。例如，可以通过离子注入技术引入离子。
一旦已经形成伪栅极电介质119和伪栅电极121，则可以图案化伪栅极电介质119和伪栅电极121。在实施例中，可以通过首先形成第一硬掩模123和位于第一硬掩模123上方的第二硬掩模125来实施图案化。第一硬掩模123包括介电材料，诸如氧化硅、氮化硅、氮化钛、氮氧化硅、这些的组合等。可以使用诸如化学气相沉积、等离子体增强化学气相沉积、原子层沉积等的工艺形成第一硬掩模123。然而，可以利用任何其它合适的材料和形成方法。第一硬掩模123可以形成为介于约和约之间(诸如约)的厚度。
第二硬掩模125包括不同的介电材料，诸如氮化硅、氧化硅、氮化钛、氮氧化硅、这些的组合等。可以使用诸如化学气相沉积、等离子体增强化学气相沉积、原子层沉积等的工艺形成第二硬掩模125。然而，可以利用任何其它合适的材料和形成方法。第二硬掩模125可以形成为介于约和约之间(诸如约)的厚度。
一旦已经形成第一硬掩模123和第二硬掩模125，则可以图案化第一硬掩模123和第二硬掩模125。在实施例中，可以通过首先在第一硬掩模123和第二硬掩模125上方放置第一光刻胶(未单独示出)并且将第一光刻胶暴露于图案化的能源(例如光)以引发改变第一光刻胶的曝光部分的物理性质的化学反应来图案化第一硬掩模123和第二硬掩模125。之后，可以通过施加第一显影剂(也未单独示出)以利用曝光区域和未曝光区域之间的改变的物理性质来选择性地去除曝光区域或未曝光区域来显影第一光刻胶。
一旦已经图案化第一光刻胶，则可以使用第一光刻胶作为掩模以图案化下面的第一硬掩模123和第二硬掩模125。在实施例中，可以使用例如第一光刻胶作为掩模的一个或多个反应离子蚀刻工艺来图案化第一硬掩模123和第二硬掩模125。可以持续图案化工艺直到暴露第一硬掩模123下面的伪栅电极121。
一旦已经图案化第一硬掩模123和第二硬掩模125，则可以从第一硬掩模123和第二硬掩模125去除第一光刻胶。在实施例中，可以利用例如灰化工艺去除第一光刻胶，从而升高第一光刻胶的温度直至第一光刻胶经历热分解并且可以使用一个或多个清洗工艺容易地去除。然而，可以利用任何其它合适的去除工艺。
一旦已经图案化第一硬掩模123和第二硬掩模125，则可以图案化伪栅电极121和伪栅极电介质119以形成一系列堆叠件129。在实施例中，使用诸如反应离子蚀刻的各向异性蚀刻工艺来图案化伪栅电极121和伪栅极电介质119，但是可以利用任何合适的工艺。
图1A也示出了伪栅电极121和伪栅极电介质119上方的第一间隔件层127的形成。可以在堆叠件129的相对侧上形成第一间隔件层127。可以通过在先前形成的结构上毯式沉积第一间隔件层127来形成第一间隔件层127。第一间隔件层127可以包括SiN、氮氧化物、SiC、SiON、SiOCN、SiOC、氧化物等，并且可以通过用于形成这样的层的方法形成，方法诸如化学气相沉积(CVD)、等离子体增强CVD、溅射以及本领域已知的其它方法。
一旦形成，则可以形成第三光刻胶(未在图1A中单独示出)以保护位于I/O区域104内的第一间隔件层127，同时暴露核心区域102内的第一间隔件层127。一旦已经保护位于I/O区域104中的第一间隔件层127，则可以蚀刻核心区域102内的第一间隔件层127以在核心区域102内的堆叠件129上形成第一间隔件131。在实施例中可以使用诸如反应离子蚀刻工艺的各向异性蚀刻工艺来形成第一间隔件131。
此外，在第一间隔件131的形成期间，将暴露核心区域102内的第八半导体层117(不暴露I/O区域104内的第八半导体层117)。因此，图1A另外示出了第八半导体层117、第七半导体层115、第六半导体层113、第五半导体层111、第四半导体层109、第三半导体层107、第二半导体层105、第一半导体层103和半导体衬底101的蚀刻，以形成核心开口133。在实施例中，可以利用诸如反应离子蚀刻的一个或多个各向异性蚀刻来实施对半导体衬底101的蚀刻，但是可以利用任何合适的工艺。
在实施例中，核心开口133可以形成为具有介于约10nm和约40nm之间(诸如约20nm)的第一宽度W1。此外，核心开口133可以形成为延伸至半导体衬底101内约5nm和约20nm之间(诸如约10nm)的第一深度D1。然而，可以利用任何合适的尺寸。
一旦已经形成核心开口133，则可以去除第三光刻胶。在实施例中，可以利用例如灰化工艺去除第三光刻胶，从而升高第三光刻胶的温度直至第三光刻胶经历热分解并且可以使用一个或多个清洗工艺容易地去除。然而，可以利用任何其它合适的去除工艺。
图1B示出了穿过线B-B’的图1A的结构的横截面图。可以看出，鳍122的三个侧面由伪栅极电介质119覆盖，从而使得制造工艺中此时鳍的三个侧面被保护。图1B另外示出了多个鳍122可以形成为被伪栅极电介质119和伪栅电极121覆盖。
图2示出了第一半导体层103、第三半导体层107、第五半导体层111和第七半导体层115的图案化以形成第一内部间隔件501(未在图2中单独示出，但在下面参照图5进一步示出和讨论)。在实施例中，通过使用对第一半导体层103、第三半导体层107、第五半导体层111和第七半导体层115(例如，硅锗)的材料有选择性而不显著去除第二半导体层105、第四半导体层109、第六半导体层113和第八半导体层117(例如，硅)的材料的蚀刻剂的湿蚀刻来实施第一半导体层103、第三半导体层107、第五半导体层111和第七半导体层115的图案化。例如，在第一半导体层103是硅锗和第二半导体层105是硅的实施例中，湿蚀刻可以使用诸如盐酸(HCl)的蚀刻剂。
在另一实施例中，可以利用干蚀刻工艺或干蚀刻工艺和湿蚀刻工艺的组合来实施第一半导体层103、第三半导体层107、第五半导体层111和第七半导体层115的图案化。可以利用图案化第一半导体层103、第三半导体层107、第五半导体层111和第七半导体层115的任何合适的工艺，并且所有这些工艺均完全旨在包括在实施例的范围内。
在实施例中，湿蚀刻工艺可以是浸渍工艺、喷涂工艺、旋涂工艺等。此外，湿蚀刻工艺可以在介于约400℃和约600℃之间的温度下实施并且可以持续介于约100秒和约1000秒之间(诸如约300秒)的时间。然而，可以利用任何合适的工艺条件和参数。
可以持续蚀刻工艺以使第一半导体层103、第三半导体层107、第五半导体层111和第七半导体层115凹进，从而使得在第一半导体层103、第三半导体层107、第五半导体层111和第七半导体层115之间的每层中形成第一凹槽201的(111)小平面限制的表面。在实施例中，可以使第一凹槽201凹进介于约3nm和约8nm之间(诸如约5nm)的第一长度L1。然而，可以利用任何合适的尺寸。
此外，虽然利用蚀刻工艺在核心区域102内形成第一凹槽201，但第一间隔件层127保护I/O区域104内的结构。因此，在I/O区域104内没有形成第一凹槽201。这允许鳍122保持适合用作finFET器件。
此外，一旦已经形成第一凹槽201，则可以在第二半导体层105、第四半导体层109、第六半导体层113和第八半导体层117内形成第二凹槽203。在实施例中，可以以与第一凹槽201类似的方式形成第二凹槽203。例如，可以利用对第二半导体层105、第四半导体层109、第六半导体层113和第八半导体层117的材料(例如，硅)有选择性的蚀刻剂(诸如TMAH或NH3(在溶液中))的湿蚀刻工艺形成第二凹槽203。
在实施例中，使用TMAH或NH3的湿蚀刻工艺可以是浸渍工艺、喷涂工艺、旋涂工艺等。此外，湿蚀刻工艺可以在介于约25℃和约100℃之间的温度下实施并且可以持续介于约10秒和约200秒之间(诸如约30秒)的时间。然而，可以利用任何合适的工艺条件和参数。
在另一实施例中，可以使用干蚀刻工艺而不是使用单个湿蚀刻工艺来形成第一凹槽201和第二凹槽203。在又另一实施例中，可以利用湿蚀刻和干蚀刻工艺的组合来形成第一凹槽201或第二凹槽203。
图3示出了一旦已经在核心区域102内形成第一凹槽201和第二凹槽203，则可以在I/O区域104中形成I/O开口303。在实施例中，第四光刻胶(未在图3中单独示出)可以形成为保护核心区域102内的器件，同时暴露I/O区域104内的第一间隔件层127。一旦已经暴露I/O区域104中的第一间隔件层127，则可以蚀刻I/O区域104内的第一间隔件层127以在I/O区域104内的堆叠件129上形成第二间隔件301。在实施例中，可以使用诸如反应离子蚀刻工艺的各向异性蚀刻工艺形成第二间隔件301。
此外，在第二间隔件301的形成期间，暴露I/O区域104内的第八半导体层117。因此，图3另外示出了第八半导体层117、第七半导体层115、第六半导体层113、第五半导体层111、第四半导体层109、第三半导体层107、第二半导体层105、第一半导体层103和半导体衬底101的蚀刻以形成I/O开口303。在实施例中，可以使用诸如反应离子蚀刻的一个或多个各向异性蚀刻来实施对半导体衬底101的蚀刻，但是可以利用任何合适的工艺。
在实施例中，I/O开口303可以形成为具有介于约10nm和约100nm之间(诸如约30nm)的第二宽度W2。此外，I/O开口303可以形成为延伸至半导体衬底内介于约5nm和约30nm之间(诸如约15nm)的第二深度D2。然而，可以利用任何合适的尺寸。
一旦已经形成I/O开口303，则可以去除第四光刻胶。在实施例中，可以利用例如灰化工艺去除第四光刻胶，从而升高第四光刻胶的温度直至第四光刻胶经历热分解并且可以使用一个或多个清洗工艺容易地去除。然而，可以利用任何其它合适的去除工艺。
图4示出了核心区域102以及I/O区域104上方的共同间隔件401的沉积。在实施例中，共同间隔件401是诸如氮化硅、氮氧化硅的材料，但是可以利用任何合适的材料，诸如k值小于约3.5的低k材料。可以使用诸如化学气相沉积、物理气相沉积或原子层沉积的沉积工艺将共同间隔件401沉积至介于约3nm和约10nm之间(诸如约5nm)的厚度。然而，可以利用任何合适的厚度或沉积工艺。
通过在核心区域102和I/O区域104上方沉积共同间隔件401，共同间隔件401将不仅内衬于核心开口133和I/O开口303的侧壁，而且也将填充在形成在核心区域102内的第一凹槽201和第二凹槽203中。第一凹槽201和第二凹槽203的填充将有助于形成第一纳米线901和第二纳米线1001，下面参照图9A和图10A进一步描述。
图5示出了从核心区域102和I/O区域104去除共同间隔件401，而留下填充第一凹槽201的第一内部间隔件501并且也留下填充第二凹槽203的第二内部间隔件503。在实施例中，例如，可以使用诸如各向异性干蚀刻工艺(诸如反应离子蚀刻)的蚀刻工艺来实施共同间隔件401的去除。之后，可以利用去除共同间隔件401而同时留下第一内部间隔件501和第二内部间隔件503的任何合适的蚀刻工艺。
一旦已经从核心区域102和I/O区域104去除共同间隔件401，则可以使用湿蚀刻工艺从层(例如，第二半导体层105、第四半导体层109、第六半导体层113和第八半导体层117)去除来自共同间隔件401的任何残留材料(例如，氮化硅)。
此外，当从I/O区域104完全去除共同间隔件401时，第一内部间隔件501将保持填充核心区域102内的第一凹槽201，并且第二内部间隔件503将保持填充核心区域102内的第二凹槽203。因此，第一内部间隔件501将呈现第一凹槽201的形状，并且第二内部间隔件503将呈现第二凹槽203的形状。因此，第一内部间隔件501可以形成为具有第一长度L1和第一厚度T1。此外，第二内部间隔件503可以形成为具有第一长度L1和第二厚度T2。然而，可以利用任何合适的尺寸。
图6示出了核心区域102和I/O区域104内的第一外延源极/漏极区域601以及核心区域102内的第二外延源极/漏极区域603的形成。在实施例中，可以通过利用例如光刻胶或其它掩模材料首先保护第二器件108来形成第一外延源极/漏极区域601。一旦已经保护第二器件108，则可以使用诸如硅的材料的选择性外延工艺的生长工艺来形成第一外延源极/漏极区域601。外延生长工艺可以使用诸如硅烷、二氯硅烷、锗烷等的前体，并且可以持续介于约5分钟和约120分钟之间，诸如约30分钟。
一旦形成第一外延源极/漏极区域601，则通过注入适当的掺杂剂将掺杂剂注入至第一外延源极/漏极区域601内以补充第一器件106和第三器件110的剩余部分内的掺杂剂。例如，可以注入诸如磷(以形成SiP)、砷、锑等的n型掺杂剂以形成NMOS器件。可以使用堆叠件129、第一间隔件131和第二间隔件301作为掩模来注入这些掺杂剂。应该注意，本领域普通技术人员将意识到，可以使用许多其它工艺、步骤等来注入掺杂剂。例如，本领域普通技术人员将意识到，可以使用间隔件和衬垫的各个组合来实施多个注入，以形成具有适合于特定目的的特定形状或特征的源极/漏极区域。可以使用任何这些工艺来注入掺杂剂，并且以上描述不意味着将本发明限制于以上示出的步骤。
在另一实施例中，可以在第一外延源极/漏极区域601的生长期间放置第一外延源极/漏极区域601的掺杂剂。例如，可以在形成第一外延源极/漏极区域601时原位放置磷。可以利用用于将掺杂剂放置在第一外延源极/漏极区域601内的任何合适的工艺，并且所有这些工艺均完全旨在包括在实施例的范围内。
一旦已经形成第一外延源极/漏极区域601，则可以从第二器件108去除保护(例如，通过诸如灰化的工艺)并且利用例如光刻胶或其它掩模材料保护第一器件106和第三器件110来形成第二外延源极/漏极区域603。一旦已经保护第一器件106和第三器件110，则第二外延源极/漏极区域603可以使用诸如外延生长的工艺由诸如硅锗的材料形成，但是可以利用任何合适的材料或工艺。此外，在生长工艺期间或生长工艺之后，可以将诸如硼的掺杂剂(用于p型器件)放置在第二外延源极/漏极区域603内。在已经形成第二外延源极/漏极区域603之后，则可以使用诸如灰化的工艺去除第一器件106和第三器件110的保护。
图7示出了第一器件106、第二器件108和第三器件110上方的层间介电(ILD)层701的形成。ILD层701可以包括诸如硼磷硅酸盐玻璃(BPSG)的材料，但是可以使用任何合适的电介质。可以使用诸如PECVD的工艺来形成ILD层701，但是可以可选地使用诸如LPCVD的其它工艺。ILD层701可以形成为介于约和约之间的厚度。一旦形成，则可以利用第一间隔件131和第二间隔件301使用例如平坦化工艺(诸如化学机械抛光工艺)来平坦化ILD层701，但是可以利用任何合适的工艺。此外，平坦化工艺也可以去除第二硬掩模125而停止在第一硬掩模123上。
图8示出了第一硬掩模123的去除以及伪栅电极121的去除。在实施例中，可以使用诸如化学机械抛光工艺的平坦化工艺去除第一硬掩模123以去除第一硬掩模123的材料以及平坦化伪栅电极121的材料与第一间隔件131和第二间隔件301的材料。然而，可以利用去除第一硬掩模123以暴露伪栅电极121的材料的任何合适的方法。
一旦已经暴露伪栅电极121，则可以去除伪栅电极121以暴露下面的伪栅极电介质119。在实施例中，可以使用例如利用对伪栅电极121的材料具有选择性的蚀刻剂的一个或多个湿或干蚀刻工艺来去除伪栅电极121。然而，可以利用任何合适的去除工艺。
图9A示出了一旦已经暴露伪栅极电介质119，则可以去除第一器件106(例如，n型器件)内的伪栅极电介质119而不去除第二器件108或第三器件110内的伪栅极电介质119。在实施例中，可以通过将诸如光刻胶或其它合适的掩模材料的保护材料放置在第二器件108和第三器件110上方从第一器件106去除伪栅极电介质119。一旦已经保护第二器件108和第三器件110，则可以使用例如湿蚀刻工艺去除第一器件106内的伪栅极电介质119，但是可以利用任何合适的蚀刻工艺。
一旦已经从第一器件106去除伪栅极电介质119，则可以去除第二器件108和第三器件110上方的保护材料。在保护材料是光刻胶材料的实施例中，可以使用灰化工艺(从而增加光刻胶的温度直至光刻胶材料发生分解)或剥离工艺来去除保护材料。然而，可以利用去除保护材料的任何合适的方法。
图9A另外示出了一旦已经从第一器件106去除伪栅极电介质119(其也暴露第一半导体层103、第三半导体层107、第五半导体层111和第七半导体层115的侧面，如从图9B的截面图中可以看出)，则可以从第一器件106内的半导体衬底101、第二半导体层105、第四半导体层109、第六半导体层113和第八半导体层117之间去除第一半导体层103、第三半导体层107、第五半导体层111和第七半导体层115。在实施例中，可以使用选择性地去除第一半导体层103、第三半导体层107、第五半导体层111和第七半导体层115的材料(例如，硅锗)而不显著去除半导体衬底101、第二半导体层105、第四半导体层109、第六半导体层113和第八半导体层117的材料(例如，硅)的湿蚀刻工艺来去除第一半导体层103、第三半导体层107、第五半导体层111和第七半导体层115。然而，可以利用任何合适的去除工艺。
例如，在第一半导体层103的材料是硅锗并且第二半导体层105的材料是硅的实施例中，可以使用选择性地去除第一半导体层103的材料(例如，硅锗)而基本不去除第二半导体层105的材料(例如，硅)的蚀刻剂来实施第一半导体层103的去除。在实施例中，蚀刻剂可以是高温HCl。此外，湿蚀刻工艺可以在介于约400℃和约600℃之间(诸如约560℃)的温度下实施介于约100秒和约600秒之间(诸如约300秒)的时间。然而，可以利用任何合适的蚀刻剂、工艺参数和时间。
通过去除第一半导体层103、第三半导体层107、第五半导体层111和第七半导体层115的材料，第一器件106内的第二半导体层105、第四半导体层109、第六半导体层113和第八半导体层117的材料形成为第一器件106内的第一纳米线901，第一纳米线901通过第一内部间隔件501彼此分隔开。第一纳米线901包括一旦已经完成第一器件106，则在第一器件106内的相对的第一外延源极/漏极区域601之间延伸的第一器件106的沟道区域。
图9B示出了沿着图9A中的线B-B’的第一器件106的截面图。可以看出，一旦已经去除伪栅极电介质119，则暴露第一半导体层103、第二半导体层105、第三半导体层107、第四半导体层109、第五半导体层111、第六半导体层113、第七半导体层115和第八半导体层117的侧面。因此，将第一半导体层103、第三半导体层107、第五半导体层111和第七半导体层115可以暴露于蚀刻剂并且从其它层之间去除以形成第一纳米线901。
图10A示出了一旦已经在第一器件106中形成第一纳米线901，则可以通过从第二器件108内的第一半导体层103、第三半导体层107、第五半导体层111和第七半导体层115之间去除半导体衬底101、第二半导体层105、第四半导体层109、第六半导体层113和第八半导体层117的部分在第二器件108中形成第二纳米线1001。
在实施例中，可以通过在第一器件106和第三器件110上方放置诸如光刻胶或其它合适的掩模材料的保护材料从第二器件108去除伪栅极电介质119。一旦已经保护第一器件106和第三器件110，则可以使用例如湿蚀刻工艺去除第二器件108内的伪栅极电介质119，但是可以利用任何合适的蚀刻工艺。
一旦已经从第二器件108去除伪栅极电介质119，则可以去除第一器件106和第三器件110上方的保护材料。在保护材料是光刻胶材料的实施例中，可以使用灰化工艺(从而增加光刻胶的温度直至光刻胶材料发生分解)或剥离工艺来去除保护材料。然而，可以利用去除保护材料的任何合适的方法。
图10A另外示出了一旦已经从第二器件108(以及也从半导体衬底101、第二半导体层105、第四半导体层109、第六半导体层113和第八半导体层117的侧面，如图10B示出的)去除伪栅极电介质119，则可以从第一半导体层103、第三半导体层107、第五半导体层111和第七半导体层115之间去除半导体衬底101、第二半导体层105、第四半导体层109、第六半导体层113和第八半导体层117。
在实施例中，可以使用选择性地去除半导体衬底101、第二半导体层105、第四半导体层109、第六半导体层113和第八半导体层117的材料(例如，硅)而不显著去除第一半导体层103、第三半导体层107、第五半导体层111和第七半导体层115的材料(例如，硅锗)的湿蚀刻工艺来去除半导体衬底101、第二半导体层105、第四半导体层109、第六半导体层113和第八半导体层117。然而，可以使用任何合适的工艺。
例如，在第一半导体层103的材料是硅锗并且第二半导体层105的材料是硅的实施例中，可以使用选择性地去除第二半导体层105的材料(例如，硅)而基本不去除第一半导体层103的材料(例如，硅锗)的蚀刻剂来实施第二半导体层105的去除。在实施例中，去除第二半导体层105的蚀刻剂可以是诸如四甲基氢氧化铵(TMAH)或氢氧化铵溶液的蚀刻剂。此外，湿蚀刻工艺可以在介于约25℃和约100℃之间(诸如约30℃)的温度下实施介于约10秒和约200秒之间(诸如约60秒)的时间。然而，可以利用任何合适的蚀刻剂、工艺参数和时间。
通过去除半导体衬底101、第二半导体层105、第四半导体层109、第六半导体层113和第八半导体层117的材料，第一半导体层103、第三半导体层107、第五半导体层111和第七半导体层115的材料形成为第二器件108内的第二纳米线1001，第二纳米线1001通过第二内部间隔件503彼此分隔开。第二纳米线1001包括一旦已经完成第二器件108，则在第二器件108内的相对的第二外延源极/漏极区域603之间延伸的第二器件108的沟道区域。
此外，图10A中可以看出，当在核心区域102内的第一器件106和第二器件108中形成第一纳米线901和第二纳米线1001时，I/O区域104内的第三器件110内的鳍122保持未被图案化并且从第一外延源极/漏极区域601之间的半导体衬底101延伸时是连续的。
图10B示出沿着图10A中的线B-B’的第二器件108的截面图。可以看出，一旦已经去除伪栅极电介质119，则暴露半导体衬底101、第二半导体层105、第四半导体层109、第六半导体层113和第八半导体层117的侧面。因此，可以将半导体衬底101、第二半导体层105、第四半导体层109、第六半导体层113和第八半导体层117暴露于蚀刻剂并且从其它层之间去除以形成第二纳米线1001。
图11示出了I/O区域104中的第三器件110内的伪栅极电介质119的去除以及每个第一器件106、第二器件108和第三器件110内的栅极电介质1101的形成。在实施例中，可以使用例如湿蚀刻工艺来去除第三器件110内的伪栅极电介质119，但是可以利用任何合适的蚀刻工艺。
一旦已经从第三器件110去除伪栅极电介质119，则可以形成栅极电介质1101。可选地，在栅极电介质的形成之前，可以形成第一界面层和第二界面层(未单独示出)。在实施例中，第一界面层可以是诸如硅的界面材料，但是可以利用任何合适的材料。可以使用诸如原子层沉积或化学气相沉积的沉积工艺将界面材料沉积至小于约(诸如约)的非零厚度。然而，可以利用任何合适的方法和厚度。
在实施例中，第二界面层包括诸如氧化硅的缓冲材料，但是可以利用任何合适的材料。第二界面层可以使用诸如CVD、PVD或甚至氧化的工艺形成至介于约和约之间(诸如约)的厚度。然而，可以利用任何合适的工艺或厚度。
在实施例中，栅极电介质1101是通过诸如原子层沉积、化学气相沉积等工艺沉积的诸如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、LaO、ZrO、Ta2O5、这些的组合等的高k材料。可以将栅极电介质1101沉积至介于约和约之间的厚度，但是可以利用任何合适的材料和厚度。如图所示，栅极电介质1101包裹第一纳米线901和第二纳米线1001，因此分别形成第一器件106和第二器件108的沟道区域。
一旦已经形成栅极电介质1101，则栅电极1103形成在第一纳米线901(位于第一器件106内)、第二纳米线1001(位于第二器件108内)以及第八半导体层117(位于第三器件110内)上面，并且也围绕第一纳米线901(位于第一器件106内)以及围绕第二纳米线1001(位于第二器件108内)。在实施例中，使用允许用于填充第一纳米线901和第二纳米线1001之间的间隔的共形沉积方法(诸如原子层沉积(ALD))形成栅电极1103。然而，可以利用任何合适的材料或形成方法。
在另一实施例中，栅电极1103可以包括多个层，每个层顺序地彼此相邻地沉积，诸如第一含金属材料、第二含金属材料、阻挡材料和第一成核层。第一含金属材料可以形成为邻近于栅极电介质1101并且可以由诸如掺杂有硅的氮化钛(TSN)的金属材料形成，但是也可以利用诸如Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、其它金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、这些的组合等的其它合适的材料。在第一含金属材料是TSN的实施例中，可以使用诸如原子层沉积的沉积工艺来沉积第一含金属材料，但是也可以使用诸如化学气相沉积、溅射等的其它合适的工艺。可以将第一含金属材料沉积至介于约和约之间的厚度，但是可以使用任何合适的厚度。
一旦已经形成第一含金属材料，则可以形成邻近于第一含金属材料的第二含金属材料。在实施例中，第二含金属材料可以由诸如TiAl、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、其它金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、这些的组合等的功函金属形成。此外，可以使用诸如原子层沉积、化学气相沉积、溅射等的沉积工艺将第二含金属材料沉积至介于约和约之间的厚度，但是可以使用任何合适沉积工艺或厚度。
阻挡材料可以用于阻挡材料从第三含金属材料移动至其它区域。在实施例中，阻挡材料可以是诸如氮化钛的材料，但是可以使用任何其它合适的材料。可以使用诸如原子层沉积、化学气相沉积、溅射等的沉积工艺将阻挡材料沉积至约的厚度，但是可以使用任何合适的沉积工艺或厚度。
在已经沉积阻挡材料之后，形成第一成核层以允许第三含金属材料的第一成核。此外，在实施例中，第一成核层形成为无氟材料，以帮助防止氟移动至结构的其它部分中。在第三含金属材料是钨的特定实施例中，第一成核层可以是诸如无氟钨(FFW)的材料。
第三含金属材料填充由伪栅电极121的去除留下的开口的剩余部分。在实施例中，第三含金属材料是诸如W、Al、Cu、AlCu、W、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni或它们的组合等的金属材料，并且可以使用诸如化学气相沉积的沉积工艺沉积，但是可以使用诸如原子层沉积、溅射等的任何合适的工艺来填充和/或过填充由伪栅电极121的去除留下的开口。在特定实施例中，可以将第三含金属材料沉积至介于约和约之间的厚度，但是可以利用任何合适的材料、沉积工艺和厚度。在特定实施例中，可以使用化学气相沉积工艺来形成第三含金属材料。可以利用任何合适的工艺条件。
一旦已经填充由伪栅电极121的去除留下的开口，则可以平坦化材料以去除由伪栅电极121的去除而留下的开口外部的任何材料。在特定实施例中，可以使用诸如化学机械抛光的平坦化工艺来实施去除。然而，可以利用任何合适的平坦化和去除工艺。
图11也示出了一旦已经形成栅电极1103，则可以穿过ILD层701形成硅化物接触件1105和接触件1107，以电连接至第一外延源极/漏极区域601和第二外延源极/漏极区域603。在实施例中，可以通过首先形成穿过ILD层701的开口(未在图11中单独示出)以暴露第一外延源极/漏极区域601和第二外延源极/漏极区域603来形成硅化物接触件1105和接触件1107。可以使用例如合适的光刻掩蔽和蚀刻工艺来形成开口。
硅化物接触件1105可以包括钛、镍、钴或铒，以降低接触件的肖特基势垒高度。然而，也可以使用诸如铂、钯等的其它金属。可以通过毯式沉积适当的金属层以及随后的使金属与下面暴露的硅反应的退火步骤来实施硅化。之后，去除未反应的金属，诸如用选择性蚀刻工艺。硅化物接触件1105的厚度可以介于约5nm和约50nm之间。
在实施例中，接触件1107可以是诸如Al、Cu、W、Co、Ti、Ta、Ru、TiN、TiAl、TiAlN、TaN、TaC、NiSi、CoSi、这些的组合等的导电材料，但是可以使用诸如溅射、化学气相沉积、电镀、化学镀等的沉积工艺将任何合适的材料沉积至开口中以填充和/或过填充开口。一旦填充或过填充，则可以使用诸如化学机械抛光(CMP)的平坦化工艺去除开口外部的任何沉积的材料。然而，可以利用任何合适的材料和形成工艺。
通过在核心区域102内形成并且利用第一纳米线901和第二纳米线1001，可以利用短沟道器件实现高性能，其中，沟道可以小于100nm。此外，通过利用本文描述的实施例，可以利用I/O区域104中的长沟道器件避免形成纳米线的缺点(例如，用于填充栅极结构的更差的工艺窗口)，其中，沟道可以大于约100nm。
图12示出了另一实施例，其中，对第三器件110内的鳍122利用单一材料，而不是第三器件110包括交替材料的堆叠层。在该实施例中，在栅极电介质1101的沉积之前，可以在用例如诸如光刻胶的保护材料保护第一器件106和第二器件108之后使用一个或多个蚀刻工艺去除第八半导体层117、第七半导体层115、第六半导体层113、第五半导体层111、第四半导体层109、第三半导体层107、第二半导体层105和第一半导体层103。
一旦已经去除第八半导体层117、第七半导体层115、第六半导体层113、第五半导体层111、第四半导体层109、第三半导体层107、第二半导体层105和第一半导体层103，则可以使用单一材料1201再生长鳍122。在实施例中，单一材料可以是诸如硅、硅锗、III-V族材料等的半导体材料，并且可以在形成期间掺杂或者之后在例如注入工艺中掺杂。一旦已经再生长鳍122，则可以如上所述形成栅极电介质1101和栅电极1103。
在实施例中，制造半导体器件的方法包括：在半导体衬底的第一区域和第二区域上方形成第一半导体层，第一半导体层包括第一材料；在第一区域和第二区域上方形成第二半导体层；从第一区域上方去除第一半导体层以由第二半导体层形成纳米线沟道，其中，从第一区域上方去除第一半导体层没有从第二区域上方去除第一半导体层；以及在纳米线沟道周围形成第一栅电极；以及在第二区域中的第一半导体层和第二半导体层上方形成第二栅电极。在实施例中，去除第一半导体层至少部分地用湿蚀刻工艺来实施。在实施例中，该方法包括在去除第一半导体层之前形成邻近于第二半导体层的源极/漏极区域。在实施例中，该方法包括在去除第一半导体层之前，在第一半导体层内以及在第二半导体层和半导体衬底之间形成间隔件。在实施例中，第二区域中的第一半导体层和第二半导体层形成finFET的半导体鳍。在实施例中，第一半导体层是硅锗。在实施例中，第二半导体层是硅。
在实施例中，制造半导体器件的方法包括：在硅衬底上方形成第一硅锗层；在第一硅锗层上方形成第一硅层；穿过第一硅锗层和第一硅层图案化开口，以将第一硅锗层分为第一区域和第二区域；在穿过第一硅锗层图案化开口之后，在第一硅锗层内形成第一凹槽；用介电材料填充第一凹槽；去除第一区域的第一硅锗层而不去除第二区域的第一硅锗层；以及同时在第一区域的第一硅层周围形成第一介电材料和在第二区域的第一硅锗层和第一硅层上方形成第二介电材料。在实施例中，该方法包括在第一硅锗层上方形成第一伪栅极电介质；以及在第一硅锗层上方形成第二伪栅极电介质。在实施例中，该方法包括去除邻近于第一区域的第一硅锗层的第一伪栅极电介质而不去除第二伪栅极电介质。在实施例中，该方法包括在第一硅层周围形成第一栅电极；以及在第二区域的第一硅锗层和第一硅层上方形成第二栅电极。在实施例中，同时实施形成第一栅电极和形成第二栅电极。在实施例中，第二区域的第一硅锗层位于I/O区域内。在实施例中，第一硅层周围的第一介电材料位于核心区域内。
在实施例中，半导体器件包括具有核心区域和I/O区域的半导体衬底；位于核心区域内的第二纳米线上方的第一纳米线；将第一纳米线与第二纳米线分隔开的第一内部间隔件；位于第一纳米线和第二纳米线之间的栅极材料；位于I/O区域内的沟道，其中，沟道包括位于具有第一纳米线的第一平面内的第一材料，其中，第一纳米线包括第一材料；以及位于具有栅极材料的第二平面内的第二材料，第一平面与第二平面平行，第二材料与第一材料不同。在实施例中，该器件包括位于核心区域内的第四纳米线上方的第三纳米线，第三纳米线和第四纳米线位于第二平面内并且包括第二材料。在实施例中，第一材料是硅。在实施例中，第二材料是硅锗。在实施例中，第一内部间隔件包括氮化硅。在实施例中，第一内部间隔件具有在第一方向上减小的厚度。
根据本发明的一些实施例，提供了一种制造半导体器件的方法，所述方法包括：在半导体衬底的第一区域和第二区域上方形成第一半导体层，所述第一半导体层包括第一材料；在所述第一区域和所述第二区域上方形成第二半导体层；从所述第一区域上方去除所述第一半导体层以由所述第二半导体层形成纳米线沟道，其中，从所述第一区域上方去除所述第一半导体层没有从所述第二区域上方去除所述第一半导体层；以及在所述纳米线沟道周围形成第一栅电极；以及在所述第二区域中的所述第一半导体层和所述第二半导体层上方形成第二栅电极。
在上述方法中，去除所述第一半导体层至少部分地用湿蚀刻工艺来实施。
在上述方法中，还包括在去除所述第一半导体层之前形成邻近所述第二半导体层的源极/漏极区域。
在上述方法中，还包括在去除所述第一半导体层之前，在所述第一半导体层内以及在所述第二半导体层和所述半导体衬底之间形成间隔件。
在上述方法中，所述第二区域中的所述第一半导体层和所述第二半导体层形成finFET的半导体鳍。
在上述方法中，所述第一半导体层是硅锗。
在上述方法中，所述第二半导体层是硅。
根据本发明的另一些实施例，还提供了一种制造半导体器件的方法，所述方法包括：在硅衬底上方形成第一硅锗层；在所述第一硅锗层上方形成第一硅层；穿过所述第一硅锗层和所述第一硅层图案化开口，以将所述第一硅锗层分为第一区域和第二区域；在穿过所述第一硅锗层图案化开口之后，在所述第一硅锗层内形成第一凹槽；用介电材料填充所述第一凹槽；去除所述第一区域的第一硅锗层而不去除所述第二区域的第一硅锗层；以及同时在所述第一区域的所述第一硅层周围形成第一介电材料和在所述第二区域的所述第一硅锗层和所述第一硅层上方形成第二介电材料。
在上述方法中，还包括：在所述第一硅锗层上方形成第一伪栅极电介质；以及在所述第一硅锗层上方形成第二伪栅极电介质。
在上述方法中，还包括去除邻近所述第一区域的第一硅锗层的所述第一伪栅极电介质而不去除所述第二伪栅极电介质。
在上述方法中，还包括：在所述第一硅层周围形成第一栅电极；以及在所述第二区域的所述第一硅锗层和所述第一硅层上方形成第二栅电极。
在上述方法中，同时实施形成所述第一栅电极和形成所述第二栅电极。
在上述方法中，所述第二区域的所述第一硅锗层位于I/O区域内。
在上述方法中，所述第一硅层周围的所述第一介电材料位于核心区域内。
根据本发明的又一些实施例，还提供了一种半导体器件，包括：半导体衬底，具有核心区域和I/O区域；第一纳米线，位于核心区域内的第二纳米线上方；第一内部间隔件，将所述第一纳米线与所述第二纳米线分隔开；栅极材料，位于所述第一纳米线和所述第二纳米线之间；沟道，位于所述I/O区域内，其中，所述沟道包括：位于具有所述第一纳米线的第一平面内的第一材料，其中，所述第一纳米线包括所述第一材料；以及位于具有所述栅极材料的第二平面内的第二材料，所述第一平面与所述第二平面平行，所述第二材料与所述第一材料不同。
在上述半导体器件中，还包括位于所述核心区域内的第四纳米线上方的第三纳米线，所述第三纳米线和所述第四纳米线位于所述第二平面内并且包括所述第二材料。
在上述半导体器件中，所述第一材料是硅。
在上述半导体器件中，所述第二材料是硅锗。
在上述半导体器件中，所述第一内部间隔件包括氮化硅。
在上述半导体器件中，所述第一内部间隔件具有在第一方向上减小的厚度。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，所述方法包括：
在半导体衬底的第一区域和第二区域上方形成第一半导体层，所述第一半导体层包括第一材料；
在所述第一区域和所述第二区域上方形成第二半导体层；
从所述第一区域上方去除所述第一半导体层以由所述第二半导体层形成纳米线沟道，其中，从所述第一区域上方去除所述第一半导体层没有从所述第二区域上方去除所述第一半导体层；以及
在所述纳米线沟道周围形成第一栅电极；以及
在所述第二区域中的所述第一半导体层和所述第二半导体层上方形成第二栅电极。
2.根据权利要求1所述的方法，其中，去除所述第一半导体层至少部分地用湿蚀刻工艺来实施。
3.根据权利要求1所述的方法，还包括在去除所述第一半导体层之前形成邻近所述第二半导体层的源极/漏极区域。
4.根据权利要求1所述的方法，还包括在去除所述第一半导体层之前，在所述第一半导体层内以及在所述第二半导体层和所述半导体衬底之间形成间隔件。
5.根据权利要求1所述的方法，其中，所述第二区域中的所述第一半导体层和所述第二半导体层形成finFET的半导体鳍。
6.根据权利要求1所述的方法，其中，所述第一半导体层是硅锗。
7.根据权利要求6所述的方法，其中，所述第二半导体层是硅。
8.一种制造半导体器件的方法，所述方法包括：
在硅衬底上方形成第一硅锗层；
在所述第一硅锗层上方形成第一硅层；
穿过所述第一硅锗层和所述第一硅层图案化开口，以将所述第一硅锗层分为第一区域和第二区域；
在穿过所述第一硅锗层图案化开口之后，在所述第一硅锗层内形成第一凹槽；
用介电材料填充所述第一凹槽；
去除所述第一区域的第一硅锗层而不去除所述第二区域的第一硅锗层；以及
同时在所述第一区域的所述第一硅层周围形成第一介电材料和在所述第二区域的所述第一硅锗层和所述第一硅层上方形成第二介电材料。
9.根据权利要求8所述的方法，还包括：
在所述第一硅锗层上方形成第一伪栅极电介质；以及
在所述第一硅锗层上方形成第二伪栅极电介质。
10.一种半导体器件，包括：
半导体衬底，具有核心区域和I/O区域；
第一纳米线，位于核心区域内的第二纳米线上方；
第一内部间隔件，将所述第一纳米线与所述第二纳米线分隔开；
栅极材料，位于所述第一纳米线和所述第二纳米线之间；
沟道，位于所述I/O区域内，其中，所述沟道包括：
位于具有所述第一纳米线的第一平面内的第一材料，其中，所述第一纳米线包括所述第一材料；以及
位于具有所述栅极材料的第二平面内的第二材料，所述第一平面与所述第二平面平行，所述第二材料与所述第一材料不同。
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