CN109416969A - 具有多层隔离层的磁感应器叠层 - Google Patents

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Abstract

磁性层压结构和工艺包括交替的磁性材料层(112)和多层绝缘材料层，其中多层绝缘材料介于相邻的磁性材料层之间，包含邻接至少一个附加绝缘层(114B)的第一绝缘层(114A)，其中第一绝缘层(114A)和所述至少一个附加绝缘层(114B)包含不同的介电材料和/或是通过不同的沉积工艺形成的，并且其中所述磁性材料的层具有大于1微米的累积厚度。

Description

具有多层隔离层的磁感应器叠层
技术领域
本发明涉及片上磁性器件，更具体地，涉及用于使磁感应器的磁损耗最小化的片上磁性结构和方法。
背景技术
片上磁感应器叠层(magnetic inductor stacks)是重要的无源元件，应用于诸如片上功率转换器和射频(RF)集成电路领域。为了实现功率管理所需的高能量存储，片上感应器通常需要相对厚的磁轭材料(例如，几微米或更多)。
磁感应器叠层一般包括交替的磁性材料层和介电材料层。介电材料有助于防止涡流损耗。在磁感应器叠层中使用的介电材料通常在低温下沉积，以便不破坏磁性材料的磁性。过去已经使用的低温氧化物和氮化物易于产生小孔，小孔可能会使来自相邻层的磁性材料电连接，产生导致磁损耗的不需要的涡流。小孔对于低温高通量介电工艺来说特别成问题。
发明内容
示例性实施例包括感应器结构(inductor structures)和用于形成感应器结构的方法。在一个或多个实施例中，感应器结构包括多个金属线和一个包围所述金属线的包括交替的磁性材料层和多层绝缘材料层的层压薄膜叠层(laminated film stack)，其中多层绝缘材料介于相邻的磁性材料层之间并且包括邻接至少一个附加绝缘层的第一绝缘层，并且其中所述第一绝缘层和所述至少一个附加绝缘层包括不同的介电材料和/或是通过不同的沉积工艺形成的。
在一个或多个实施例中，一种形成感应器结构的方法包括沉积包括交替的磁性材料层和多层绝缘材料层的层压薄膜叠层，其中所述多层绝缘材料介于相邻的磁性材料层之间并且包括邻接至少一个附加绝缘层第一层绝缘层，并且其中该第一绝缘层和该至少一个附加绝缘层包括不同的介电材料和/或是通过不同的沉积工艺形成的。
在一个或多个实施例中，感应器结构包括层压薄膜叠层，层压薄膜叠层包括交替的磁性材料层和多层绝缘材料层，其中多层绝缘材料介于相邻的磁性材料层之间并且包括邻接至少一个附加绝缘层的第一绝缘层，并且其中该第一绝缘层和该至少一个附加绝缘层包括不同的介电材料和/或是通过不同的沉积工艺形成的。
通过本发明的技术可以实现其它特征和优点。本文详细描述了本发明的其它实施方案和方面，并将其视为要求保护的发明的一部分。为了更好地理解本发明具有的优点和特征，请参考说明书和附图。
附图说明
在说明书结尾处的权利要求书中，特别指出并清楚地要求保护被视为本发明的主题。
通过以下结合附图的详细描述，本发明的前述和其它特征和优点是显而易见的，其中：
图1示出了现有技术的感应器结构的横截面；
图2示出了根据本发明的包括多层隔离层的感应器结构的横截面；和
图3是根据本发明的一个或多个实施例的形成感应器结构的工艺流程。
具体实施方式
本发明在一个或多个实施例中通过提供一种方法和磁感应器结构解决了现有技术中的问题，该方法和磁感应器结构消除了由介电层中的小孔形成引起的问题，同时具有低温和高通量的益处。该方法和结构通过利用多层隔离格局消除了小孔形成的影响。在一个或多个实施例中，该多层隔离格局可以通过在磁感应器层压结构中沉积两层或更多层不同的介电材料的中间相邻磁性层来完成。虽然每个沉积的介电层可以包括小孔，但是已经发现层与层之间的小孔是不连续的。举例来说，该多层隔离格局可以包括沉积第一层二氧化硅，然后沉积氮化硅，然后沉积二氧化硅。在其它示例中，可以沉积氮化硅/二氧化硅/氮化硅叠层(stack)。此外，可以使用两种以上不同类型的介电材料制造叠层。通过利用多层隔离格局，与单层电介质相比，多层电介质可以具有整体更薄的膜厚度，同时克服与小孔相关的问题。此外，较薄的薄膜提供较低的纵横比(aspect ratio)以便于下游处理。
现有技术的图1示出了一种已知的磁感应器结构10，其示出了与介电材料的低温沉积相关联的问题之一。低温沉积的意思是，用于在磁感应器结构内沉积介电材料的温度一般是不影响与磁性层相关的磁性的温度，通常低于300℃，尽管具体温度通常取决于沉积工艺。示例性磁感应器结构10包括在其上形成感应器结构的衬底12。衬底12可以是处理过的晶片。“处理过的晶片”在这里被定义为已经经过半导体前道工序(FEOL)处理、中道工序(MOL)处理和后道工序(BEOL)处理的晶片，其中已经形成各种所需的器件和电路。
典型的FEOL工艺包括晶片制备、隔离、阱形成、栅极图案化、间隔物(spacer)、延伸(extension)和源极/漏极注入、硅化物形成和双应力衬垫形成(dual stress linerformation)。MOL主要是栅极和源极-漏极触点(contact)形成，这是整个制造流程中越来越具有挑战性的部分，特别是对光刻图案化而言。最先进的半导体芯片，即所谓的14nm节点(node)的互补金属氧化物半导体(CMOS)芯片，在批量生产中具有第二代三维(3D)FinFET、金属节距约为55nm和铜(Cu)/低k(和气隙)互连。在BEOL中，主要使用等离子体增强CVD(PECVD)沉积的层间电介质(ILDs)、PVD Cu阻挡层和电化学镀铜线材料用双镶嵌工艺来制造Cu/低k互连。
布置在基板12上的是交替的介电材料层14和磁性材料层16，其中磁性材料的累积厚度大于1微米到几微米。如上所述，当前用于形成磁感应器薄膜叠层的电介质材料的低温沉积工艺的问题之一包括在电介质材料层的沉积期间随机形成的小孔18的形成。这些小孔可能从介电层的底面延伸到顶面或者部分地穿过介电层，这有害地导致相邻磁层之间不需要的电连接和引起磁损耗的涡流。
低温沉积工艺有各种各样，一般包括物理气相沉积(PVD)、化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、热氧化或其任何组合。这些各种各样的沉积方法的温度也因具体工艺而异。在一个或多个实施例中，电介质沉积工艺包括在低于300℃的温度下的PECVD。
在一个或多个其它实施例中，与第一电介质层(例如，二氧化硅)相比，第二电介质层(和/或每个附加电介质层)可以由不同的材料(例如，氮化硅)形成，而所用的沉积技术相同。在一个或多个其它实施例中，第二层(和/或每个附加电介质层)可以是与第一材料(例如，二氧化硅)相同的材料，但是所用的是不同的沉积技术(例如PECVD、PVD、旋涂(spin-on)和原子层沉积)。在一个或多个其它实施例中，用于第一和第二电介质层的材料不同，并且形成每个层的沉积技术也不同。
现在转看图2，图中示出根据本发明的一个或多个实施例的示例性感应器结构的横截面。感应器结构100总体包括在诸如经处理的晶片的基板116上设置的多个交替的磁性层112和绝缘层114。
每个绝缘层114包括被用特定于被沉积介电材料的低温沉积工艺沉积的多个介电层114A、114B。多层隔离格局中的至少两个或更多个介电层114A和114B是由不同材料或通过不同沉积技术形成的。本文所用的术语“多层隔离格局”(multilayer isolationscheme)，一般指两个或更多个介电层，其中至少两个介电材料是不同的。虽然每个沉积层可能包括小孔，但已发现层与层之间的小孔是不连续的。因此，防止了以前因介电层中的小孔形成而产生的相邻磁性层之间的涡流损耗。相邻磁性层之间的介电层的最大数量不作限制，其一般受绝缘层的所需厚度的限制，其中通常需要最小厚度来电隔离磁性层，同时防止涡流损耗。一般来说，采用多个介电层114A至114B而不是单个绝缘层，允许层厚度更薄，磁性叠层的纵横比整体更低，这在部件变得越来越小的情况下是可取的。
多个介电层114A至114B不旨在限于任何特定材料，并且可以包括诸如氧化物、氮化物等的介电材料。示例性氧化物包括但不限于二氧化硅(SiO2)、热氧化硅、氧氮化硅(SiOxNy)、氧化镁(MgO)、氧化铝(AlO2)和/或(Al2O3)、氧化硼(B2O3)、氧化钽(Ta2O5)、氧化钛(TiO2)等。示例性氮化物包括氮化硅。
磁性结构的体电阻率和涡流损耗可以由多层电介质层114控制。如上所述，绝缘层114的整体累积厚度(即，限定特定绝缘层114A、114B的多个电介质层114A至114B的厚度)应该最小并且通常具有使其所在的磁性层与薄膜叠层中的其它磁性层电隔离的有效厚度。一般来说，绝缘层114A、114B具有约1纳米至约500纳米的厚度，并且可以是磁性层厚度的至少约一半或更多。在一个或多个实施例中，绝缘体层的厚度为约2至约100纳米。
层压叠层100中的每个磁性层112可具有约100纳米或更大的厚度，并且可通过真空沉积技术(即，溅射)或通过水溶液电沉积来沉积。真空方法具有沉积多种磁性材料并易于生产层压结构的能力。然而，真空方法通常具有低沉积速率，差的保形覆盖，衍生的磁性膜难以图案化。电镀由于其高沉积速率、良好的保形覆盖和低成本，已成为厚金属膜沉积的标准技术。
磁性层不限于任何特定材料，可以包括CoFe、CoFeB、CoZrTi、CoZrTa、CoZr、CoZrNb、CoZrMo、CoTi、CoNb、CoHf、CoW、FeCoN、FeCoAlN、CoP、FeCoP、CoPW、CoBW、CoPBW、FeTaN、FeCoBSi、FeNi、CoFeHfO、CoFeSiO、CoZrO、CoFeAlO以及它们的组合等。通常已经表明，这些材料的感应器芯结构(inductor core structure)具有低涡流损耗、高磁导率和高饱和磁通密度。
包括所述层压结构的磁感应器可以集成在各种器件中。两种基本配置是闭合轭和螺线管结构的感应器。闭合轭具有磁性材料在其上缠绕的铜线，螺线管感应器具有铜线在其上缠绕的磁性材料。这两种感应器类型都得益于具有非常厚的磁性材料，其中总磁性膜厚度要求一般是大于1微米(μm)。
感应器集成的非限制性例子是变压器，其可以包括通过旨在形成金属特征(metalfeatures)的标准硅处理技术而彼此平行地形成的金属线(导体)。感应器结构可以围绕平行金属线形成，以形成闭合磁路，并在金属线之间提供大的电感和磁耦合。对于给定尺寸的感应器来说，磁性材料的纳入和对金属线的基本或完整围绕可以增加金属线和感应器之间的磁耦合。感应器磁性材料也可用于RF和无线电路以及功率转换器和EMI降噪。
现在参看图3，图中示出了形成片上磁感应器的流程100，该流程通常始于第一步骤110，以将第一介电层114A沉积到经处理的晶片116上，其在FEOL、MOL和BEOL处理后具有平坦的最上表面。
在步骤120，将第二介电层114B沉积在第一介电层114A上。第二介电层114B可以由不同的材料形成。可选地，可以将一个或多个附加介电层沉积到第二介电层114B上，附加介电层是与第二介电层114B不同的材料。在一个或多个实施例中，附加介电层由与第一介电层114A相同的材料形成。在一个或多个其它实施例中，第二介电层114B(和/或每个附加介电层)可以由与第一介电层114A不同的材料形成，而用于形成第二介电层114B的沉积技术与用于形成第一介电层114A沉积方法相同。在一个或多个其它实施例中，第二层(和/或每个附加电介质层)可以是相同的材料但是使用不同的沉积技术。在一个或多个其它实施例中，第一和第二介电层114A、114B的材料不同，并且形成每层的沉积技术也不同。
如步骤130所示，一旦形成介电层114A、114B的所需厚度，就将磁性层112沉积在最上面的介电层上。重复(140)前述流程步骤以提供交替的磁性层和多层隔离格局，直到形成所需的磁感应器结构，其包括总厚度超过1微米的磁性膜。通过利用包括所述多层隔离格局的层压结构，可以防止相邻磁层之间的涡流损耗。
一旦形成所需的层压结构，该流程可以进一步包括将硬掩模沉积到层压结构上，接着通过光刻以完成器件，然后可以进行光刻。
本文使用的术语仅用于描述特定实施方案的目的，并不意图限制本发明。如这里所使用的，单数形式“一”、“一个”和“该”也旨在包括复数形式，除非上下文另有明确说明。将进一步理解，当在本说明书中使用时，术语“包括”和/或“包含”指定所述特征、整数、步骤、操作、元件和/或组件的存在，但不排除存在或者添加一个或多个其它特征、整数、步骤、操作、元件、组件和/或其组合。
以下权利要求书中的所有装置或步骤加功能元件的对应结构、材料、动作和等同物，旨在包括用于结合具体要求保护的其它要求保护的元件执行功能的任何结构、材料或动作。已经出于说明和描述的目的给出了对本发明的描述，但是并不旨在穷举或将本发明限于所描述的形式。在不脱离本发明的范围的情况下，许多修改和变化对于本领域普通技术人员来说是显而易见的。实施例的选择和描述，旨在最好地解释本发明的原理和实际应用，使本领域普通技术人员能够理解本发明的具有适合于预期的特定用途的各种修改的各种实施例。
显然，在不脱离本发明的范围的情况下，可以对本文中描述的附图和步骤(或操作)进行许多改变。例如，可以以不同的顺序执行步骤，或者可以添加、删除或修改步骤。所有这些改变都被认为是要求保护的发明的一部分。
虽然已经描述了本发明的优选实施例，但是应该理解，本领域技术人员现在和将来都可以进行各种改进和增强，这些改进和增强都落入所附权利要求的范围内。这些权利要求应被解释为保持对首次描述的本发明的适当保护。

Claims (20)

1.一种感应器结构，包括：
层压薄膜叠层，包括交替的磁性材料层和多层绝缘材料层，其中多层绝缘材料介于相邻的磁性材料层之间，并包括邻接至少一个附加绝缘层的第一绝缘层，并且其中所述第一绝缘层和所述至少一个附加绝缘层包括不同的介电材料和/或是通过不同的沉积工艺形成的。
2.如权利要求1所述的感应器结构，还包括多条金属线，其中包括交替的磁性材料层和多层绝缘材料层的层压薄膜叠层包围所述金属线。
3.根据权利要求1所述的感应器结构，其中所述第一绝缘层和/或所述至少一个附加绝缘层包括一个或多个小孔，其在所述第一绝缘层和所述至少一个附加绝缘层之间是不连续的。
4.根据权利要求1所述的感应器结构，其中所述磁性材料选自CoFe、CoFeB、CoZrTi、CoZrTa、CoZr、CoZrNb、CoZrMo、CoTi、CoNb、CoHf、CoW、FeCoN、FeCoAlN、CoP、FeCoP、CoPW、CoBW、CoPBW、FeTaN、FeCoBSi、FeNi、CoFeHfO、CoFeSiO、CoZrO、CoFeAlO以及它们的组合。
5.根据权利要求1所述的感应器结构，其中所述介电材料选自二氧化硅、热氧化硅、氮氧化硅、氧化镁、氧化铝、氧化硼、氧化钽、氧化钛、氮化硅以及它们的组合。它们。
6.根据权利要求1所述的感应器结构，其中所述多层绝缘材料层的厚度约为所述磁性材料层厚度的一半。
7.根据权利要求1所述的感应器结构，其中所述多层绝缘材料层具有有效地将所述感应器结构中的每个磁性材料层与其它磁性材料层电隔离的厚度。
8.根据权利要求1所述的感应器结构，其中第一绝缘层包括二氧化硅，并且所述邻接至少一个附加绝缘层的绝缘层包括绝缘层氮化硅。
9.根据权利要求1所述的感应器结构，其中所述多层绝缘材料层包括覆盖氮化硅层的第一二氧化硅层，其中所述氮化硅层覆盖第二二氧化硅层。
10.根据权利要求1所述的感应器结构，其中所述多层绝缘材料层包括覆盖二氧化硅层的第一氮化硅层，其中所述二氧化硅层覆盖第二氮化硅层。
11.根据权利要求1所述的感应器结构，其中所述感应器结构是闭合磁轭感应器并且环绕金属线。
12.根据权利要求11所述的感应器结构，其中所述感应器结构是螺线管感应器，其中金属线环绕所述感应器结构。
13.一种形成感应器结构的方法，包括：
沉积包括交替的磁性材料层和多层绝缘材料层的层压薄膜叠层，其中所述多层绝缘材料介于相邻的磁性材料层之间并包括邻接至少一个附加绝缘层的第一绝缘层，并且其中所述第一绝缘层和所述至少一个附加绝缘层包括不同的介电材料和/或是通过不同的沉积工艺形成的。
14.根据权利要求13所述的方法，其中沉积所述第一绝缘层和所述邻接的至少一个附加绝缘层包括CVD、PECVD或其组合。
15.根据权利要求13所述的方法，其中沉积所述第一绝缘层和所述邻接的至少一个附加绝缘层的温度低于300℃。
16.根据权利要求13所述的方法，其中沉积所述磁性材料包括电镀工艺。
17.根据权利要求13所述的方法，其中所述磁性层包括CoFe、CoFeB、CoZrTi、CoZrTa、CoZr、CoZrNb、CoZrMo、CoTi、CoNb、CoHf、CoW、FeCoN、FeCoAlN、CoP、FeCoP、CoPW、CoBW、CoPBW、FeTaN、FeCoBSi、FeNi、CoFeHfO、CoFeSiO、CoZrO、CoFeAlO或它们的组合。
18.根据权利要求13所述的方法，其中所述第一绝缘层和/或所述至少一个附加绝缘层包括一个或多个小孔，其在所述第一绝缘层和所述至少一个附加绝缘层之间是不连续的。
19.根据权利要求13所述的方法，其中所述绝缘体层选自二氧化硅、氮化硅、氮氧化硅及其组合。
20.根据权利要求13所述的方法，其中所述第一绝缘层包括二氧化硅，并且所述邻接至少一个附加绝缘层的绝缘层包括绝缘层氮化硅。
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