CN109407745B - 稳压输出装置 - Google Patents
稳压输出装置 Download PDFInfo
- Publication number
- CN109407745B CN109407745B CN201710785057.0A CN201710785057A CN109407745B CN 109407745 B CN109407745 B CN 109407745B CN 201710785057 A CN201710785057 A CN 201710785057A CN 109407745 B CN109407745 B CN 109407745B
- Authority
- CN
- China
- Prior art keywords
- transistor
- terminal
- voltage
- coupled
- control terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000006641 stabilisation Effects 0.000 title claims description 4
- 238000011105 stabilization Methods 0.000 title claims description 4
- 230000001105 regulatory effect Effects 0.000 claims abstract description 26
- 230000000087 stabilizing effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 10
- 230000000875 corresponding effect Effects 0.000 description 3
- 238000001698 laser desorption ionisation Methods 0.000 description 2
- 230000001276 controlling effect Effects 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000005086 pumping Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Nonlinear Science (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
稳压输出装置包含第一晶体管、第一偏压电流源、偏压电阻、第二晶体管、第二偏压电流源及感测调整电路。第一晶体管的第一端耦接于第一偏压电流源并输出参考电压。偏压电阻耦接于第一晶体管的第二端耦接于并接收稳压电流。第二晶体管的第一端接收系统电压，其第二端输出输出电压，而其控制端接收参考电压。第二偏压电流源耦接于第二晶体管的第二端。感测调整电路包含补偿电流源及差动对。补偿电流源耦接于第二晶体管的控制端。差动对耦接于第一晶体管及第二晶体管。当输出电压过低时，差动对启动补偿电流源以提高第二晶体管的控制端的电压。
Description
技术领域
本发明是有关于一种稳压输出装置，特别是一种能够在负载电流突然变大时，实时稳定输出电压的稳压输出装置。
背景技术
图1为现有技术的稳压输出装置100的示意图。在图1中，稳压输出装置100包含晶体管M0及偏压电流源CS。晶体管M0的控制端会接收到系统预设的参考电压VC，而晶体管M0的第二端则会耦接至偏压电流源CS。通过适当地选择参考电压VC及偏压电流源CS，就能够将晶体管M0的第二端的电压VOUT固定在适当的电压值。
在图1中，稳压输出装置100所产生的电压VOUT会输出至负载电路LD以作为电源供应。图2为稳压输出装置100的电压电流波形图。在图2中，当负载电路LD抽取的电流ILD变大时，晶体管M0即须导通较大的电流，此时由于参考电压VC为固定值，因此晶体管M0的第二端的电压，亦即稳压输出装置100的输出电压VOUT就会被拉低。倘若负载电路LD抽取的电流较大使得输出电压VOUT降低的程度过大，则会导致负载电路LD无法正常执行所需的操作，造成负载电路特性的不稳定性。
发明内容
本发明一实施例提供一种稳压输出装置，稳压输出装置包含第一偏压电流源、第一晶体管、偏压电阻、第二晶体管、第二偏压电流源及感测调整电路。
第一偏压电流源产生第一偏压电流。第一晶体管具有第一端、第二端及控制端，第一晶体管的第一端接收第一偏压电流，而第一晶体管的控制端耦接于第一晶体管的第一端。偏压电阻具有第一端及第二端，偏压电阻的第一端耦接于第一晶体管的第二端并可接收稳压电流，而偏压电阻的第二端可接收第一电压。
第二晶体管具有第一端、第二端及控制端，第二晶体管的第一端接收第二电压，第二晶体管的第二端输出输出电压，而第二晶体管的控制端耦接于第一晶体管的第一端。第二偏压电流源耦接于第二晶体管的第二端，并产生第二偏压电流。
感测调整电路包含补偿电流源、第三晶体管、第四晶体管及第三偏压电流源。补偿电流源耦接于第二晶体管的控制端。第三晶体管具有第一端、第二端及控制端，第三晶体管的第一端耦接于补偿电流源，而第三晶体管的控制端耦接于第一晶体管的第二端。第四晶体管具有第一端、第二端及控制端，第四晶体管的第一端接收第二电压，第四晶体管的第二端耦接于第三晶体管的第二端，而第四晶体管的控制端耦接于第二晶体管的第二端。第三偏压电流源耦接于第四晶体管的第二端，并产生第三偏压电流。
附图说明
图1为现有技术的稳压输出装置的示意图。
图2为图1的稳压输出装置的电压电流波形图。
图3为本发明一实施例的稳压输出装置的示意图。
图4为图3的稳压输出装置的电压电流波形图。
图5为图3的稳压输出装置的电流示意图。
具体实施方式
图3为本发明一实施例的稳压输出装置200的示意图，稳压输出装置200包含第一偏压电流源CS1、第一晶体管M1、偏压电阻R1、第二晶体管M2、第二偏压电流源CS2及感测调整电路210。
第一偏压电流源CS1可产生第一偏压电流IB1。第一晶体管M1具有第一端、第二端及控制端，第一晶体管M1的第一端可接收第一偏压电流IB1，而第一晶体管M1的控制端耦接于第一晶体管M1的第一端。偏压电阻R1具有第一端及第二端，偏压电阻R1的第一端耦接于第一晶体管M1的第二端并可接收稳压电流Iref，而偏压电阻R1的第二端可接收第一电压V1。
在本发明的部分实施例中，稳压电流Iref远大于第一偏压电流IB1，因此偏压电阻R1的第一端的电压，亦即第一参考电压VA，主要可由稳压电流Iref主导，并维持在固定值。此外，通过提供适当的第一偏压电流IB1，则能够将第一晶体管M1的第一端的电压，亦即第二参考电压VB调整至系统所需的预定值，作为控制第二晶体管M2的参考电压。
第二晶体管M2具有第一端、第二端及控制端。第二晶体管M2的第一端可接收第二电压V2，第二晶体管M2的第二端可输出输出电压VOUT，而第二晶体管M2的控制端耦接于第一晶体管M1的第一端。第二偏压电流源CS2耦接于第二晶体管M2的第二端，并可产生第二偏压电流IB2。
由于第二晶体管M2的控制端会接收到固定的第二参考电压VB，因此通过调整适当的第二偏压电流IB2，就能够将第二晶体管M2的第二端的输出电压VOUT维持在所需的固定值。在本发明的部分实施例中，第一晶体管M1与第二晶体管M2可为相同类型且相同大小的晶体管，因此第二晶体管M2的第二端的输出电压VOUT实质上可与第一参考电压VA相同。此外，第二电压V2可大于第一电压V1，举例来说，第二电压V2可例如为稳压输出装置200所接收的供应电压，而第一电压V1可例如为稳压输出装置200的参考地电压。
当稳压输出装置200提供输出电压VOUT给负载电路LD时，倘若负载电路LD抽取的负载电流ILD较大时，则可能会导致输出电压VOUT降低，为了避免输出电压VOUT降低的幅度过大或时间过长，而导致负载电路LD无法正常运作，感测调整电路210会在检测到输出电压VOUT下降时，实时提升第二晶体管M2的控制端的电压，以减少输出电压VOUT降低的幅度，甚至能够将输出电压VOUT回稳至原先预定的电压值。
感测调整电路210包含补偿电流源212、第三晶体管M3、第四晶体管M4及第三偏压电流源CS3。
第三晶体管M3具有第一端、第二端及控制端，第三晶体管M3的第一端耦接于补偿电流源212，而第三晶体管M3的控制端耦接于第一晶体管M1的第二端。第四晶体管M4具有第一端、第二端及控制端，第四晶体管M4的第一端可接收第二电压V2，第四晶体管M4的第二端耦接于第三晶体管M3的第二端，而第四晶体管M4的控制端耦接于第二晶体管M2的第二端。第三偏压电流源CS3耦接于第四晶体管M4的第二端及第三晶体管M3的第二端，第三偏压电流源CS3可产生第三偏压电流IB3。
补偿电流源212耦接于第二晶体管M2的控制端。补偿电流源212包含第十三晶体管M13及第十四晶体管M14。第十三晶体管M13具有第一端、第二端及控制端，第十三晶体管M13的第一端可接收第二电压V2，第十三晶体管M13的第二端耦接于第三晶体管M3的第一端，而第十三晶体管M13的控制端耦接于第十三晶体管M13的第二端。第十四晶体管M14具有第一端、第二端及控制端，第十四晶体管M14的第一端可接收第二电压V2，第十四晶体管M14的第二端耦接于第二晶体管M2的控制端，而第十四晶体管M14的控制端耦接于第十三晶体管M13的控制端。
第三晶体管M3及第四晶体管M4可形成差动对，当输出电压VOUT小于第一参考电压VA时，第四晶体管M4会被截止，而第三偏压电流源CS3所产生的第三偏压电流IB3主要会从第三晶体管M3抽取。反之，当输出电压VOUT大于第一参考电压VA时，第三晶体管M3会被截止，而第三偏压电流源CS3所产生的第三偏压电流IB3主要会从第四晶体管M4抽取。
图4为本发明一实施例的稳压输出装置200的电压电流波形图。在图4中，在时段T1时，负载电路LD所抽取负载电流ILD为0，因此输出电压VOUT可维持在系统预定的固定值。然而在时段T2时，负载电路LD抽取的负载电流ILD突然提升时，导致输出电压VOUT瞬间降低，因此输出电压VOUT会小于第一参考电压VA。图5为稳压输出装置200在时段T2时的电流示意图。
在图5中，第四晶体管M4会被截止而第三晶体管M3会被导通，而第三偏压电流源CS3所产生的第三偏压电流IB3主要会经由第三晶体管M3及第十三晶体管M13抽取。通过补偿电流源212的电流镜架构，第十四晶体管M14也将导通与第三偏压电流IB3相对应的补偿电流ICMP。如此一来，补偿电流ICMP将会流入第二晶体管M2的控制端，并对第二晶体管M2的门极寄生电容充电，使得第二晶体管M2的控制端电压提高，亦即提升第二参考电压VB。
由于第二晶体管M2所导通的电流会与第二晶体管M2的门极-源极电压成正相关，因此在导通电流不变的情况下，当第二晶体管M2的控制端电压提高时，第二晶体管M2的第二端电压，亦即稳压输出装置200的输出电压VOUT也会随着提高。当输出电压VOUT逐渐提高之后，第四晶体管M4也可能会随之导通，此时第三偏压电流源CS3所产生的第三偏压电流IB3会同时经由第三晶体管M3及第四晶体管M4抽取，使得补偿电流ICMP变小，而让输出电压VOUT趋于稳定。
如此一来，稳压输出装置200就可以在负载电路LD突然抽取大负载电流ILD并造成输出电压VOUT下降时，实时将输出电压VOUT拉回至接近系统预定的固定值，确保负载电路LD在抽取大负载电流ILD的情况下，仍然能够正常运作。
在图4的时段T3中，负载电路LD抽取的负载电流ILD变回0，因此输出电压VOUT可能会瞬间抬升，使得输出电压VOUT会大于第一参考电压VA。
此时第四晶体管M4会被导通而第三晶体管M3会被截止，而第三偏压电流源CS3所产生的第三偏压电流IB3主要会从第四晶体管M4抽取，因此补偿电流源212将停止对第二晶体管M2的控制端输出补偿电流ICMP，使得第二晶体管M2的控制端电压，亦即第二参考电压VB，逐渐下降，并恢复到原先预设的状态，使得输出电压VOUT也将恢复到系统预定的固定值。
虽然在时段T3中，输出电压VOUT可能会短暂地提升，然而此时负载电路LD并未抽取负载电流ILD(负载电流ILD为0)，因此输出电压VOUT的提升对于负载电路LD的影响几可忽略。
在本发明的部分实施例中，为了避免不必要地导通过大的电流而造成电力损耗，可选择将第三偏压电流IB3设定为小于稳压电流Iref，例如可将第三偏压电流IB3设定为小于稳压电流Iref的十分之一。此外，也可选择将第四晶体管M4的沟道宽长设计成大于第三晶体管M3的沟道宽长比，以避免补偿电流源212在稳压输出装置200的输出电压VOUT稳定状态下，不必要地输出过大的补偿电流ICMP至第二晶体管M2的控制端。
在图3的实施例中，第一偏压电流源CS1可包含第五晶体管M5、第六晶体管M6、第七晶体管M7及第八晶体管M8。第五晶体管M5具有第一端、第二端及控制端。第五晶体管M5的第一端可接收第一参考电流Iref1，第五晶体管M5的第二端可接收第一电压V1，而第五晶体管M5的控制端耦接于第五晶体管M5的第一端。第六晶体管M6具有第一端、第二端及控制端。第六晶体管M6的第二端可接收第一电压V1，而第六晶体管M6的控制端耦接于第五晶体管M5的控制端。第七晶体管M7具有第一端、第二端及控制端。第七晶体管M7的第一端可接收第二电压V2，第七晶体管M7的第二端及控制端耦接于第六晶体管M6的第一端。第八晶体管M8具有第一端、第二端及控制端。第八晶体管M8的第一端可接收第二电压V2，第八晶体管M8的第二端耦接于第一晶体管M1的第一端，并可输出第一偏压电流IB1，而第八晶体管M8的控制端耦接于第七晶体管M7的控制端。
换言之，第五晶体管M5及第六晶体管M6可形成电流镜的架构，因此可将第五晶体管M5接收的第一参考电流Iref1复制到第六晶体管M6，而第七晶体管M7则与第八晶体管M8也会形成电流镜的架构，因此可根据第一参考电流Iref1产生对应的第一偏压电流IB1。在本发明的部分实施例中，第五晶体管M5及第六晶体管M6可具有相同的沟道宽长比，且第七晶体管M7及第八晶体管M8亦可具有相同的沟道宽长比。然而本发明并不以此为限，用户亦可根据实际使用的需求，选择沟道宽长比相异的第五晶体管M5及第六晶体管M6及/或沟道宽长比相异的第七晶体管M7及第八晶体管M8以产生所需的偏压电流。
第二偏压电流源CS2包含第九晶体管M9及第十晶体管M10。第九晶体管M9具有第一端、第二端及控制端。第九晶体管M9的第一端可接收第二参考电流Iref2，第九晶体管M9的第二端可接收第一电压V1，而第九晶体管M9的控制端耦接于第九晶体管M9的第一端。第十晶体管M10具有第一端、第二端及控制端。第十晶体管M10的第一端耦接于第二晶体管M2的第二端，第十晶体管M10的第二端可接收第一电压V1，而第十晶体管M10控制端耦接于第九晶体管M9的控制端。
换言之，第九晶体管M9及第十晶体管M10可形成电流镜的架构，因此可根据第九晶体管M9接收的第二参考电流Iref2产生对应的第二偏压电流IB2。在本发明的部分实施例中，第九晶体管M9及第十晶体管M10可具有相同的沟道宽长比，然而本发明并不以此为限，用户亦可根据实际使用的需求，选择沟道宽长比相异的第九晶体管M9及第十晶体管M10以产生所需的偏压电流。
第三偏压电流源CS3包含第十一晶体管M11及第十二晶体管M12。第十一晶体管M11具有第一端、第二端及控制端。第十一晶体管M11的第一端可接收第三参考电流Iref3，第十一晶体管M11的第二端可接收第一电压V1，而第十一晶体管M11的控制端耦接于第十一晶体管M11的第一端。第十二晶体管M12具有第一端、第二端及控制端。第十二晶体管M12的第一端耦接于第四晶体管M4的第二端，第十二晶体管M12的第二端可接收第一电压V1，而第十二晶体管M12的控制端耦接于第十一晶体管M11的控制端。
换言之，第十一晶体管M11及第十二晶体管M12可形成电流镜的架构，因此可根据第十一晶体管M11接收的第三参考电流Iref3产生对应的第三偏压电流IB3。在本发明的部分实施例中，第十一晶体管M11及第十二晶体管M12可具有相同的沟道宽长比，然而本发明并不以此为限，用户亦可根据实际使用的需求，选择沟道宽长比相异的第十一晶体管M11及第十二晶体管M12以产生所需的偏压电流。
此外，在图3的实施例中，第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5及第六晶体管M6、第九晶体管M9、第十晶体管M10、第十一晶体管M11及第十二晶体管M12可为N型晶体管，而第七晶体管M7、第八晶体管M8、第十三晶体管M13及第十四晶体管M14可为P型晶体管。然而在本发明的其他实施例中，用户亦可根据系统需求，选择不同类型的晶体管来实作稳压输出装置中的元件。
综上所述，本发明的实施例所提供的稳压输出装置可以在负载电路抽载较大导致输出电压下降时，通过感测调整电路实时将输出电压抬升至接近原先预定的电压值，因此能够避免负载电路因为输出电压下降而无法正常运作，并且能够增加系统的稳定性。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。
【符号说明】
100、200 稳压输出装置
M0、M1、M2、M3、M4、M5、M6、 晶体管
M7、M8、M9、M10、M11、
M12、M13、M14
VA、VB、VC 参考电压
CS、CS1、CS2、CS3 电流源
VOUT 输出电压
LD 负载电路
ILD 负载电流
R1 偏压电阻
210 感测调整电路
212 补偿电流源
Iref 稳压电流
Iref1、Iref2、Iref3 参考电流
IB1、IB2、IB3 偏压电流
ICMP 补偿电流
V1、V2 电压
Claims (10)
1.一种稳压输出装置，包含：
一第一偏压电流源，用以产生一第一偏压电流；
一第一晶体管，具有一第一端用以接收所述第一偏压电流，一第二端，及一控制端耦接于所述第一晶体管的所述第一端；
一偏压电阻，具有一第一端耦接于所述第一晶体管的所述第二端并用以接收一稳压电流，及一第二端用以接收一第一电压；
一第二晶体管，具有一第一端用以接收一第二电压，一第二端用以输出一输出电压，及一控制端耦接于所述第一晶体管的所述第一端；
一第二偏压电流源，耦接于所述第二晶体管的所述第二端，并用以产生一第二偏压电流；及
一感测调整电路，包含：
一补偿电流源，耦接于所述第二晶体管的所述控制端；
一第三晶体管，具有一第一端耦接于所述补偿电流源，一第二端，及一控制端耦接于所述第一晶体管的所述第二端；
一第四晶体管，具有一第一端用以接收所述第二电压，一第二端耦接于所述第三晶体管的所述第二端，及一控制端耦接于所述第二晶体管的所述第二端；及
一第三偏压电流源，耦接于所述第四晶体管的所述第二端，并用以产生一第三偏压电流。
2.如权利要求1所述的稳压输出装置，其中所述第四晶体管的一沟道宽长比大于所述第三晶体管的一沟道宽长比。
3.如权利要求1所述的稳压输出装置，其中所述第一晶体管、所述第二晶体管、所述第三晶体管及所述第四晶体管为N型晶体管。
4.如权利要求1所述的稳压输出装置，其中所述稳压电流大于所述第一偏压电流。
5.如权利要求1所述的稳压输出装置，其中所述第三偏压电流小于所述稳压电流。
6.如权利要求1所述的稳压输出装置，其中所述第一偏压电流源包含：
一第五晶体管，具有一第一端用以接收一第一参考电流，一第二端用以接收所述第一电压，及一控制端耦接于所述第五晶体管的所述第一端；
一第六晶体管，具有一第一端，一第二端用以接收所述第一电压，及一控制端耦接于所述第五晶体管的所述控制端；
一第七晶体管，具有一第一端用以接收所述第二电压，一第二端耦接于所述第六晶体管的所述第一端，及一控制端耦接于所述第六晶体管的所述第一端；及
一第八晶体管，具有一第一端用以接收所述第二电压，一第二端耦接于所述第一晶体管的所述第一端，并用以输出一第一偏压电流，及一控制端耦接于所述第七晶体管的所述控制端；
其中所述第五晶体管及所述第六晶体管为N型晶体管，且所述第七晶体管及所述第八晶体管为P型晶体管。
7.如权利要求1所述的稳压输出装置，其中所述第二偏压电流源包含：
一第九晶体管，具有一第一端用以接收一第二参考电流，一第二端用以接收所述第一电压，及一控制端耦接于所述第九晶体管的所述第一端；及
一第十晶体管，具有一第一端耦接于所述第二晶体管的所述第二端，一第二端用以接收所述第一电压，及一控制端耦接于所述第九晶体管的所述控制端；
其中所述第九晶体管及所述第十晶体管为N型晶体管。
8.如权利要求1所述的稳压输出装置，其中所述第三偏压电流源包含：
一第十一晶体管，具有一第一端用以接收一第三参考电流，一第二端用以接收所述第一电压，及一控制端耦接于所述第十一晶体管的所述第一端；及
一第十二晶体管，具有一第一端耦接于所述第四晶体管的所述第二端，一第二端用以接收所述第一电压，及一控制端耦接于所述第十一晶体管的所述控制端；
其中所述第十一晶体管及所述第十二晶体管为N型晶体管。
9.如权利要求1所述的稳压输出装置，其中所述补偿电流源包含：
一第十三晶体管，具有一第一端用以接收所述第二电压，一第二端耦接于所述第三晶体管的所述第一端，及一控制端耦接于所述第十三晶体管的所述第二端；及
一第十四晶体管，具有一第一端用以接收所述第二电压，一第二端耦接于所述第二晶体管的所述控制端，及一控制端耦接于所述第十三晶体管的所述控制端；
其中所述第十三晶体管及所述第十四晶体管为P型晶体管。
10.如权利要求1所述的稳压输出装置，其中：
所述输出电压为用以提供至一负载电路；及
当所述负载电路抽取一负载电流使得所述第二晶体管的所述第二端的电压下降时：
所述第四晶体管被截止；及
所述第三晶体管被导通以使所述补偿电流源输出一补偿电流至所述第二晶体管的所述控制端。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW106127897 | 2017-08-17 | ||
| TW106127897A TWI633408B (zh) | 2017-08-17 | 2017-08-17 | 穩壓輸出裝置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109407745A CN109407745A (zh) | 2019-03-01 |
| CN109407745B true CN109407745B (zh) | 2020-08-04 |
Family
ID=63078723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710785057.0A Active CN109407745B (zh) | 2017-08-17 | 2017-09-04 | 稳压输出装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US10048717B1 (zh) |
| CN (1) | CN109407745B (zh) |
| TW (1) | TWI633408B (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11119155B2 (en) | 2019-04-25 | 2021-09-14 | Teradyne, Inc. | Voltage driver circuit |
| US11283436B2 (en) | 2019-04-25 | 2022-03-22 | Teradyne, Inc. | Parallel path delay line |
| US10942220B2 (en) | 2019-04-25 | 2021-03-09 | Teradyne, Inc. | Voltage driver with supply current stabilization |
| CN114077277B (zh) * | 2020-08-19 | 2023-09-05 | 圣邦微电子（北京）股份有限公司 | 稳压电路 |
| TWI795870B (zh) * | 2020-11-06 | 2023-03-11 | 大陸商廣州印芯半導體技術有限公司 | 影像感測器以及影像感測方法 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6153804A (ja) * | 1984-08-23 | 1986-03-17 | Nec Corp | 基準電圧発生回路 |
| US6605993B2 (en) * | 2000-05-16 | 2003-08-12 | Fujitsu Limited | Operational amplifier circuit |
| JP2002312043A (ja) * | 2001-04-10 | 2002-10-25 | Ricoh Co Ltd | ボルテージレギュレータ |
| US6573694B2 (en) | 2001-06-27 | 2003-06-03 | Texas Instruments Incorporated | Stable low dropout, low impedance driver for linear regulators |
| US6507246B1 (en) * | 2002-02-20 | 2003-01-14 | Analog Devices, Inc. | FET circuit with resistor-programmable transconductance |
| CN1208702C (zh) * | 2003-03-06 | 2005-06-29 | 威盛电子股份有限公司 | 电流镜补偿电流防止初始电流过大的稳压电路及控制方法 |
| US7259614B1 (en) * | 2005-03-30 | 2007-08-21 | Integrated Device Technology, Inc. | Voltage sensing circuit |
| US7486572B2 (en) * | 2005-06-14 | 2009-02-03 | Brilliance Semiconductor Intl. Inc. | Voltage regulator for memory device |
| US20100219892A1 (en) * | 2005-08-17 | 2010-09-02 | Nxp B.V. | Current limiter circuit |
| GB0622616D0 (en) * | 2006-11-13 | 2006-12-20 | Cambridge Silicon Radio Ltd | Adaptive feedback cascode |
| US7498780B2 (en) * | 2007-04-24 | 2009-03-03 | Mediatek Inc. | Linear voltage regulating circuit with undershoot minimization and method thereof |
| JP6038516B2 (ja) * | 2011-09-15 | 2016-12-07 | エスアイアイ・セミコンダクタ株式会社 | ボルテージレギュレータ |
| JPWO2013042285A1 (ja) | 2011-09-22 | 2015-03-26 | パナソニックＩｐマネジメント株式会社 | 電圧検出回路及びそれを備えた電圧レギュレータ装置 |
| TWI450067B (zh) * | 2011-12-27 | 2014-08-21 | Sitronix Technology Corp | Regulator device |
| US8896975B2 (en) * | 2012-01-18 | 2014-11-25 | Microchip Technology Incorporated | Voltage regulator over-voltage detection system, method and apparatus |
| JP6130112B2 (ja) | 2012-09-07 | 2017-05-17 | エスアイアイ・セミコンダクタ株式会社 | ボルテージレギュレータ |
| CN102880218B (zh) * | 2012-10-12 | 2014-12-17 | 西安三馀半导体有限公司 | 宽输入范围的线性稳压器 |
| CN107741754B (zh) * | 2014-01-02 | 2020-06-09 | 意法半导体研发(深圳)有限公司 | 用于内部电源的具有改善的负载瞬态性能的ldo调节器 |
| US9893689B2 (en) * | 2016-06-24 | 2018-02-13 | Stmicroelectronics S.R.L. | System and method for a multistage operational amplifier |
-
2017
- 2017-08-17 TW TW106127897A patent/TWI633408B/zh active
- 2017-09-04 CN CN201710785057.0A patent/CN109407745B/zh active Active
- 2017-12-07 US US15/835,432 patent/US10048717B1/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN109407745A (zh) | 2019-03-01 |
| TW201913271A (zh) | 2019-04-01 |
| TWI633408B (zh) | 2018-08-21 |
| US10048717B1 (en) | 2018-08-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN109407745B (zh) | 稳压输出装置 | |
| CN108700906B (zh) | 具有改进的电源抑制的低压差电压调节器 | |
| US8716993B2 (en) | Low dropout voltage regulator including a bias control circuit | |
| CN108008757B (zh) | 具有偏置电流升压的电压调节器 | |
| TWI405060B (zh) | 用於限制來自一功率控制導通元件之一功率電流的電路及方法 | |
| US9891643B2 (en) | Circuit to improve load transient behavior of voltage regulators and load switches | |
| US20100289472A1 (en) | Low dropout voltage regulator with low quiescent current | |
| KR20100096014A (ko) | 볼티지 레귤레이터 | |
| US9671804B2 (en) | Leakage reduction technique for low voltage LDOs | |
| US9465394B2 (en) | Low-drop regulator apparatus and buffer stage circuit having higher voltage transition rate | |
| EP3300235A2 (en) | Voltage regulator | |
| JP2019135610A (ja) | 過電流制限回路、過電流制限方法及び電源回路 | |
| CN110945453A (zh) | Ldo、mcu、指纹模组及终端设备 | |
| US10152071B2 (en) | Charge injection for ultra-fast voltage control in voltage regulators | |
| CN110858082B (zh) | 单一晶体管控制的稳压器及应用此稳压器的集成电路 | |
| US11962294B2 (en) | Calibration of driver output current | |
| JP5821497B2 (ja) | レギュレータ用半導体集積回路 | |
| CN219695665U (zh) | 一种稳压电路 | |
| KR20170129584A (ko) | 전압 생성 회로 및 이를 포함하는 집적 회로 | |
| CN117032378A (zh) | 一种基于耗尽型mos管的低功耗ldo电路 | |
| KR101316385B1 (ko) | 소프트 스타트 회로를 가지는 전압 레귤레이터 | |
| WO2005008353A2 (en) | Method and apparatus for current limitation in voltage regulators | |
| CN116736931A (zh) | 低压降稳压器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| TA01 | Transfer of patent application right | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20200619 Address after: Hsinchu Science Industrial Park, Taiwan, China Applicant after: Powerchip Technology Corp. Address before: Hsinchu Science Industrial Park, Taiwan, China Applicant before: Powerchip Technology Corp. |
|
| GR01 | Patent grant | ||
| GR01 | Patent grant |