CN109391363A - 一种交织方法及装置 - Google Patents

一种交织方法及装置 Download PDF

Info

Publication number
CN109391363A
CN109391363A CN201710687842.2A CN201710687842A CN109391363A CN 109391363 A CN109391363 A CN 109391363A CN 201710687842 A CN201710687842 A CN 201710687842A CN 109391363 A CN109391363 A CN 109391363A
Authority
CN
China
Prior art keywords
bit
column
sequence
interleaver
subsequence
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710687842.2A
Other languages
English (en)
Other versions
CN109391363B (zh
Inventor
陈莹
张公正
罗禾佳
乔云飞
李榕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huawei Technologies Co Ltd
Original Assignee
Huawei Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huawei Technologies Co Ltd filed Critical Huawei Technologies Co Ltd
Priority to CN201710687842.2A priority Critical patent/CN109391363B/zh
Priority to PCT/CN2018/100067 priority patent/WO2019029726A1/zh
Priority to EP18843661.2A priority patent/EP3605903A4/en
Publication of CN109391363A publication Critical patent/CN109391363A/zh
Priority to US16/787,045 priority patent/US11245423B2/en
Application granted granted Critical
Publication of CN109391363B publication Critical patent/CN109391363B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2703—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques the interleaver involving at least two directions
    • H03M13/2707—Simple row-column interleaver, i.e. pure block interleaving
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0071—Use of interleaving
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2703—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques the interleaver involving at least two directions
    • H03M13/271—Row-column interleaver with permutations, e.g. block interleaving with inter-row, inter-column, intra-row or intra-column permutations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/61—Aspects and characteristics of methods and arrangements for error correction or error detection, not provided for otherwise
    • H03M13/618—Shortening and extension of codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/63—Joint error correction and other techniques
    • H03M13/635—Error control coding in combination with rate matching
    • H03M13/6362—Error control coding in combination with rate matching by puncturing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0057—Block codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0067—Rate matching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)

Abstract

本申请涉及通信技术领域，公开了一种交织方法及装置，用以降低Polar码交织和速率匹配实现过程的复杂度。该方法为：获取Polar码编码后的编码比特，将所述编码比特按照执行速率匹配操作的优先级顺序进行排序，获得第一比特序列，所述第一比特序列中包括j个子序列，j为正整数，将所述第一比特序列写入i行j列的交织器，其中，所述交织器中的一列中的比特包含所述j个子序列中的一个子序列，从所述交织器中逐列读出比特，直至读取M个比特，其中，至少两列相邻的读出方向相反，M为目标码长。

Description

一种交织方法及装置
技术领域
本申请实施例涉及通信技术领域，尤其涉及一种交织方法及装置。
背景技术
无线通信的快速演进预示着未来第五代(5th generation，5G)通信系统将呈现出一些新的特点，最典型的三个通信场景包括增强型移动互联网(enhance mobilebroadband，eMBB)、海量机器连接通信(massive machine type communication，mMTC)和高可靠低延迟通信(ultra reliable low latency communication，URLLC)，这些通信场景的需求将对现有长期演进(long term evolution，LTE)技术提出新的挑战。信道编码作为最基本的无线接入技术，是满足5G通信需求的重要研究对象之一。目前，5G标准的制定已经如火如荼的展开，极化码(Polar Codes)也被选作控制信道编码方式。极化码也可称为Polar码，是第一种、也是已知的唯一一种能够被严格证明“达到”信道容量的信道编码方法。在不同码长下，尤其对于有限码，Polar码的性能远优于Turbo码和低密度奇偶校验码(lowdensity parity check，LDPC)码。另外，Polar码在编译码方面具有较低的计算复杂度。这些优点让Polar码在5G中具有很大的发展和应用前景。
为了进一步提高抗干扰性能，一些信道编码加入了交织模块。在许多同时出现随机错误和突发错误的复合信道上，如短波、对流层散射等信道中，往往发生一个错误时，波及后面一串数据，导致突发误码超过纠错码的纠错能力，使纠错能力下降。如果首先把突发错误离散成随机错误，然后再去纠随机错误，则系统的抗干扰性能将进一步得到提高。实际应用中，在发送端纠错编码器后接数字交织单元，接收端解调后解交织，通过交织解交织电路的作用，将突然错误信道改造成独立的随机错误信道，将突发错误展开，实现错误离散化，使突发错误散布在纠错编码器纠错范围之内，以提高信道纠错能力。
目前Polar码的交织设计与速率匹配不能很好的结合。为了方便速率匹配，在速率匹配模块中进行一次交织操作，为了实现编码比特的随机化，在速率匹配模块之后又增加交织模块进行一次交织操作，这样增加实现过程的复杂度。
发明内容
本申请实施例提供一种交织方法及装置，用以降低Polar码交织和速率匹配实现过程的复杂度。
第一方面，提供一种交织方法，将待交织的比特序列写入交织器，按照速率匹配后的目标码长M读取M个比特，通过在读取的过程中将部分子序列进行逆序读取，逆序读取即可形成一种交织的效果，这样，通过一种简单的交织器设计，较现有技术省略了二次交织的操作，大大降低了实现的复杂度，不仅达到速率匹配和交织结合的目的，方便速率匹配的实现，也可以有助于实现编码比特的随机化。
在一个可能的设计中，获取Polar码编码后的编码比特，将所述编码比特按照执行速率匹配操作的优先级顺序进行排序，获得第一比特序列，所述第一比特序列中包括N个比特，所述第一比特序列中包括j个子序列，i、j均为正整数，将所述第一比特序列写入i行j列的交织器，其中，所述交织器中的一列中的比特包含所述j个子序列中的一个子序列，从所述交织器中逐列读出比特，直至读取M个比特，其中，至少两列相邻的读出方向相反，M为Polar码目标码长。这样，可以达到边读取边交织的目的，且通过读取的长度来实现速率匹配的目的。
在一个可能的设计中，若所述速率匹配的方式为打孔，则从所述交织器的第j列的最后一个比特开始，逐列读出比特，直至读取M个比特；或者，从所述交织器的第1列中的第一个比特开始跳过P个比特位置，从第(P+1)个比特开始，逐列读出除所述P个比特位置之外的比特，直至读取M个比特。
在一个可能的设计中，若所述速率匹配的方式为缩短，则从所述交织器的第1列的第一个比特开始，逐列读出比特，直至读取M个比特；或者，从所述交织器的第j列中的最后一个比特开始跳过P个比特位置，从第(P+1)个比特开始，逐列读出除所述P个比特位置之外的比特，直至读取M个比特。
在一个可能的设计中，所述逐列读出比特，直至读取M个比特，可以但不限于采用以下交织读取方式：n列正序n列逆序、n列正序m列逆序。n与m均为正整数，m不等于n。举例来说，可以为1列正序1列逆序，或者2列正序2列逆序，或者1列正序2列逆序，或者2列正序3列逆序，等等。
在一个可能的设计中，采用正序和逆序交替的读取方式逐列读出比特，直至读取M个比特；其中，所述正序和逆序交替的读取方式包括：先正序后逆序的读取方式，或者，先逆序后正序的读取方式。
在一个可能的设计中，所述将所述编码比特按照执行速率匹配操作的优先级顺序进行排序时，可以将所述编码比特分为4段，将第2段中的比特与第3段中的比特进行逐比特交叉的交织处理。
在一个可能的设计中，所述将所述编码比特按照执行速率匹配操作的优先级顺序进行排序时，可以将所述编码比特均分为S组，按照Polar码的S个极化信道的可靠度排序将所述S组进行组之间的交织排序。
第二方面，提供一种交织方法，将待交织的比特序列中的部分子序列中的比特进行逆序排列，再按照顺序读取，这样能够将交织和速率匹配有效结合，通过简单的交织设计实现比特的随机化，方便速率匹配的操作。
在一个可能的设计中，获取Polar码编码后的编码比特，将所述编码比特按照执行速率匹配操作的优先级顺序进行排序，获得第一比特序列，所述第一比特序列中包括N个比特，所述第一比特序列中包括j个子序列，j为正整数；将所述j个子序列中的部分子序列中的比特进行逆序排列，获得第二比特序列；从所述第二比特序列中读出M个比特，输出所述M个比特，其中，M为Polar码目标码长，M为正整数。这样可以降低交织和速率匹配的实现复杂度，方便速率匹配的实现，也可以有助于实现编码比特的随机化。
在一个可能的设计中，可以将j个子序列中的至少一个子序列中的比特进行逆序排列。可以但不限于采用以下方式选择逆序排列的子序列：每隔n个序号选择一个子序列进行逆序，n为正整数。或者，任意选择至少一个子序列中的比特进行逆序排列。
在一个可能的设计中，若所述j个子序列的序号为1～j，则将所述j个子序列中序号为奇数的部分子序列中的比特进行逆序排列，或者，将所述j个子序列中序号为偶数的部分子序列中的比特进行逆序排列，获得第二比特序列。
在一个可能的设计中，将所述第二比特序列写入i行j列的交织器，其中，所述交织器中的一列中的比特包含所述j个子序列中的一个子序列；从所述交织器中读取M个比特。
在一个可能的设计中，所述i为正奇数或者为正质数。
在一个可能的设计中，若已知i，则j＝ceiling(N/i)，所述N为所述编码比特的长度，ceiling为向上取整运算；若已知j，则i＝ceiling(N/j)，所述N为所述编码比特的长度，ceiling为向上取整运算。
在一个可能的设计中，若所述速率匹配的方式为打孔，则从所述交织器的第j列的最后一个比特开始，依次读取M个比特；或者，从所述交织器的第1列中的第一个比特开始跳过P个比特位置，从第(P+1)个比特开始依次读取M个比特。
在一个可能的设计中，若所述速率匹配的方式为缩短，则从所述交织器的第1列的第一个比特开始，依次读取M个比特；或者，从所述交织器的第j列中的最后一个比特开始跳过P个比特位置，从第(P+1)个比特开始依次读取M个比特。
在一个可能的设计中，将所述第二比特序列逐比特输入缓存器；从所述缓存器中读取M个比特。
在一个可能的设计中，若所述速率匹配的方式为打孔，则从所述缓存器中的最后一个比特开始，依次读取M个比特；或者，从所述缓存器中的第一个比特开始跳过P个比特位置，从从第(P+1)个比特开始依次读取M个比特。
在一个可能的设计中，若所述速率匹配的方式为缩短，则从所述缓存器中的第一个比特开始，依次读取M个比特；或者，从所述缓存器中的最后一个比特开始跳过P个比特位置，从从第(P+1)个比特开始依次读取M个比特。
在一个可能的设计中，所述将所述编码比特按照执行速率匹配操作的优先级顺序进行排序时，可以将所述编码比特分为4段，将第2段中的比特与第3段中的比特进行逐比特交叉的交织处理。
在一个可能的设计中，所述将所述编码比特按照执行速率匹配操作的优先级顺序进行排序时，可以将所述编码比特均分为S组，按照Polar码的S个极化信道的可靠度排序将所述S组进行组之间的交织排序。
第三方面，提供一种交织装置，该装置具有实现上述第一方面和第一方面的任一种可能的设计中所述的方法的功能。所述功能可以通过硬件实现，也可以通过硬件执行相应的软件实现。所述硬件或软件包括一个或多个与上述功能相对应的模块。
在一个可能的设计中，当所述功能的部分或全部通过硬件实现时，所述交织装置包括：输入接口电路，用于获取Polar码编码后的编码比特；逻辑电路，用于执行上述第一方面和第一方面的任一种可能的设计中所述的行为；输出接口电路，用于输出M个比特。
可选的，所述交织装置可以是芯片或者集成电路。
在一个可能的设计中，当所述功能的部分或全部通过软件实现时，所述交织装置包括：存储器，用于存储程序；处理器，用于执行所述存储器存储的所述程序，当所述程序被执行时，所述Polar码编码装置可以实现如上述第一方面和第一方面的任一种可能的设计中所述的方法。
可选的，上述存储器可以是物理上独立的单元，也可以与处理器集成在一起。
在一个可能的设计中，当所述功能的部分或全部通过软件实现时，所述交织装置包括处理器。用于存储程序的存储器位于所述编码装置之外，处理器通过电路/电线与存储器连接，用于读取并执行所述存储器中存储的程序。
第四方面，提供一种交织装置，该装置具有实现上述第二方面和第二方面的任一种可能的设计中所述的方法的功能。所述功能可以通过硬件实现，也可以通过硬件执行相应的软件实现。所述硬件或软件包括一个或多个与上述功能相对应的模块。
在一个可能的设计中，当所述功能的部分或全部通过硬件实现时，所述交织装置包括：输入接口电路，用于获取Polar码编码后的编码比特；逻辑电路，用于执行上述第二方面和第二方面的任一种可能的设计中所述的行为；输出接口电路，用于输出M个比特。
可选的，所述交织装置可以是芯片或者集成电路。
在一个可能的设计中，当所述功能的部分或全部通过软件实现时，所述交织装置包括：存储器，用于存储程序；处理器，用于执行所述存储器存储的所述程序，当所述程序被执行时，所述Polar码编码装置可以实现如上述第二方面和第二方面的任一种可能的设计中所述的方法。
可选的，上述存储器可以是物理上独立的单元，也可以与处理器集成在一起。
在一个可能的设计中，当所述功能的部分或全部通过软件实现时，所述交织装置包括处理器。用于存储程序的存储器位于所述编码装置之外，处理器通过电路/电线与存储器连接，用于读取并执行所述存储器中存储的程序。
第五方面，提供了一种通信系统，该通信系统包括发送端和接收端，所述发送端可以执行如上述第一方面及其可能的设计所述的方法，或者执行如上述第二方面及其可能的设计所述的方法。
第六方面，提供了一种计算机存储介质，存储有计算机程序，该计算机程序包括用于执行第一方面和第一方面的任一可能设计中任一种所述的方法的指令，或者用于执行第二方面和第二方面的任一可能设计中任一种所述的方法的指令。
第七方面，本申请实施例提供了一种包含指令的计算机程序产品，当其在计算机上运行时，使得计算机执行上述各方面所述的方法。
附图说明
图1为本申请实施例中应用的通信系统架构示意图；
图2为本申请实施例中编码端的执行流程示意图；
图3为本申请实施例中编码比特重新排序的方式示意图之一；
图4为本申请实施例中编码比特重新排序的方式示意图之二；
图5为本申请实施例中行列交织器行进列出的示意图；
图6为本申请实施例中交织方法示意图之一；
图7为本申请实施例中交织方法示意图之二；
图8为本申请实施例中基于缓存器的读取方式示意图；
图9为本申请实施例中交织方法示意图之三；
图10为本申请实施例中交织装置示意图之一；
图11为本申请实施例中交织装置示意图之二；
图12为本申请实施例中交织装置示意图之三；
图13为本申请实施例中交织装置示意图之四；
图14为本申请实施例中交织装置示意图之五；
图15为本申请实施例中交织装置示意图之六。
具体实施方式
下面将结合附图，对本申请实施例进行详细描述。
本申请实施例提供一种交织方法及装置，将待交织的比特序列写入交织器，按照速率匹配后的目标码长M读取M个比特，通过在读取的过程中将部分子序列进行逆序读取，逆序读取即可形成一种交织的效果，这样，通过一种简单的交织器设计，较现有技术省略了二次交织的操作，大大降低了实现的复杂度，不仅达到速率匹配和交织结合的目的，方便速率匹配的实现，也可以有助于实现编码比特的随机化。
为方便对本申请实施例的理解，下面对Polar码作简单介绍。
Polar码的编码策略利用无噪信道传输用户有用的信息，全噪信道传输约定的信息或者不传信息。Polar码也是一种线性块码，其编码矩阵为GN，编码过程为其中是一个二进制的行矢量，长度为N(即码长)；GN是一个N×N的矩阵，且定义为log2 N个矩阵F2的克罗内克(Kronecker)乘积。上述矩阵
Polar码的编码过程中，中的一部分比特用来携带信息，称为信息比特集合，这些比特的索引的集合记作另外的一部分比特设置为接收端和发送端预先约定的固定值，称之为固定比特集合或冻结比特集合(frozen bits)，其索引的集合用的补集表示。Polar码的编码过程相当于：这里，GN(A)是GN中由集合中的索引对应的那些行得到的子矩阵，GN(AC)是GN中由集合中的索引对应的那些行得到的子矩阵。为中的信息比特集合，数量为K；为中的固定比特集合，其数量为(N-K)，是已知比特。这些固定比特通常被设置为0，但是只要接收端和发送端预先约定，固定比特可以被任意设置。从而，Polar码的编码输出可简化为：这里为中的信息比特集合，为长度K的行矢量，即|·|表示集合中元素的个数，K为信息块大小，是矩阵GN中由集合中的索引对应的那些行得到的子矩阵，是一个K×N的矩阵。
Polar码的构造过程即集合的选取过程，决定了Polar码的性能。Polar码的构造过程通常是，根据母码码长N确定共存在N个极化信道，分别对应编码矩阵的N个行，计算极化信道可靠度，将可靠度较高的前K个极化信道的索引作为集合的元素，剩余(N-K)个极化信道对应的索引作为固定比特的索引集合的元素。集合决定了信息比特的位置，集合决定了固定比特的位置。
如图1所示，本申请实施例应用的通信系统100中包括发送端101和接收端102。发送端101也可以称为编码端，接收端102也可以称为译码端。其中，发送端101可以为基站，接收端102为终端；或者，发送端101为终端，接收端102为基站。基站是一种部署在无线接入网中用以为终端提供无线通信功能的装置。基站可以包括各种形式的宏基站，微基站，中继站，接入点等等。可以应用在不同的无线接入技术的系统中，例如长期演进(long termevolution，LTE)系统中，或者，第五代(5th generation，5G)通信系统等更多可能的通信系统中。基站还可以是其他具有基站功能的网络设备，特别地，还可以是D2D通信中担任基站功能的终端。终端可以包括各种具有无线通信功能的手持设备、车载设备、可穿戴设备、计算设备或连接到无线调制解调器的其他处理设备，以及各种形式的用户设备(userequipment，UE)，移动台(mobile station，MS)等。
如图2所示，本申请涉及的编码端执行的流程大致为：对待编码信息进行Polar码编码，具体编码过程如上文所述，将Polar码编码后的编码比特进行处理，处理过程后的比特为交织和速率匹配后的比特，其中，在处理过程中，先将编码比特按照执行速率匹配操作的优先级顺序进行排序，获得比特序列，这里称为第一比特序列，在从第一比特序列中按照目标码长M选择M个比特，M为正整数。其中，在选择过程中或者选择之前将M个比特中的部分子序列进行逆序。这样能够使得速率匹配和交织在同一个模块中实现，省略了现有技术中对速率匹配之后的比特序列进行交织的步骤，降低了实现的复杂度。
其中，速率匹配操作可以但不限于包括打孔、缩短。执行速率匹配操作的优先级是指，编码比特中被打孔的可能性的由高到低的顺序，或编码比特被执行缩短处理的可能性由低到高的顺序。当然，执行速率匹配操作的优先级也并不局限于此，可以按照实际应用中的需求将编码比特进行位置的排序。
本申请实施例以下给出两种按照执行速率匹配操作的优先级对编码比特进行排序的例子。
排序方法一、如图3所示，将长度为N的编码比特按顺序平均分为4段，记为B0，B1，B2，B3。在应用中，若采用打孔的方式进行速率匹配，则当打孔数目P<＝N/4时，从B0中第一个比特开始按照顺序打孔；当P>N/4时，并非按照顺序继续打孔，而是在B1和B2中交替选择比特进行打孔。若采用缩短的方式进行速率匹配，则当打孔数目P<＝N/4时，从B3的最后一个比特开始从后往前按照顺序打孔(这里的打孔即缩短)；当P>N/4时，并非按照顺序继续打孔，而是在B2和B1中交替选择比特进行打孔。为了方便按照顺序进行速率匹配，可以在速率匹配之前按照上述优先级顺序先进行一次比特位置排序，即将编码比特中B1和B2中的比特进行逐比特交叉的交织处理。这样，在打孔时可以直接从前往后，缩短时可以直接从后往前，逐比特打孔或缩短。方便速率匹配的进行。
排序方法二、如图4所示，将长度为N的编码比特平均分成S组，例如，S组的序号可以为0～(S-1)。可以将S组的位置进行排序，例如，若S为2的整数次幂，可以按照码长为S的Polar码的可靠度排序序列将S组进行排序，其中，Polar的排序序列中包括极化信道的序号或者极化信道的可靠度的值。一种情况下，S非2的整数次幂，则按照码长长于S的Polar码的可靠度排序序列，选择前S个极化信道的可靠度排序，按照前S个极化信道的可靠度排序将S组进行排序。对S组进行排序之后，获得重排后的长度为N的序列。若采用打孔的方式进行速率匹配，则在重排后的长度为N的序列中从第一个比特按照顺序进行打孔；若采用缩短的方式进行速率匹配，则在在重排后的长度为N的序列中从最后一个比特从后往前按照顺序进行缩短。
例如，N＝32，以2比特为一组分成16组，码长为16的可靠度排序序列为[0,1,2,4,8,3,5,6,9,10,12,7,11,13,14,15]。若采用打孔的方式按照组的可靠度从前往后进行打孔，例如当打孔数目为8时，则第0,1,2,,4块进行打孔，当打孔数目为9时，则第0,1,2,4块，以及第8块的第一个比特进行打孔。若采用缩短的方式按照块的可靠度从后往前进行缩短，例如当缩短数目为8时，则第15,14,13块进行缩短，当打孔数目为9时，则第15,14,13块，以及第11块的最后一个比特进行缩短。
本申请实施例设计的方案中用到交织器，为方便后续内容的理解，下面对交织器进行简单的介绍。
将应用交织器进行交织的比特称为待交织比特，待交织比特写入交织器后，由交织器中读取出来，读取出来的比特较写入的比特顺序发生变化，以此起到交织的作用。写入和读取交织器的方法可以采用行进列出、列进行出、列进列出、行进列之字形读取、列进列之字形读取等等，几种写入和读取方式为现有技术，在此不再赘述。写入时，可以先固定行数，计算列数，即每行包括的比特数；也可以先固定列数，计算行数，即每列包括的比特数。若固定行数为i，则列数为进行行列交织的比特总长度除以i向上取整；若固定列数j，则行数为进行行列交织的比特总长度除以j向上取整。按行写入时，将待交织比特逐行写入交织器，每行输入的比特数为通过上述方法计算出来的列数，若最后一行不足则用null比特补齐；按列写入时，将待交织比特逐列写入交织器，每列输入的比特数为通过上述方法计算出来的行数，若最后一列不足，则用null比特补齐。如果填入了null比特，则需在交织后删除。以行进列出为例，如图5所示，根据待交织比特产生m*n维矩阵，将待交织比特按照矩阵的行列进行行进列出的操作，数据输入顺序为[X11，X12,X13,…,X1m,X21,X22,X23,…,X2m,…,…,Xn1,Xn2,…,Xnn]，数据输出顺序为[X11,X21,X31,…,Xn1,X12,X22,X32,…,Xn2,…,X1m,X2m,X3m,Xnm]。其中，X11为交织器中第一行第一列的比特。实际应用中，交织器的大小可根据行列数形成的交织矩阵大小决定，不同行列数的交织器大小不同；也可以根据系统分配的用于交织器应用的存储块的大小决定，这种情况下，该存储块的大小要大于行列数形成的矩阵大小，不同行列数的交织占用存储块中不同大小的资源，文中所叙述的交织器的行或者列是指：在确定行列数的具体值时，行列数形成的交织矩阵中的行或者列。例如，交织器的第i行是指，在确定的i行j列的交织矩阵中的第i行；交织器的第j列是指，在确定的i行j列的交织矩阵中的第j列。将编码比特写入行列交织器时，编码比特数N少于i*j时，可以补零。
本申请实施例基于上述同一发明构思，设计了两种交织方法的实现方式，均能够实现上述效果。基于图1所示的通信系统架构，实现交织方法的执行主体可以为发送端101。下面详细介绍一下两种交织方法。
交织方法一、
如图6所示，本申请实施例提供的交织方法的具体流程如下所述。
步骤601、获取Polar码编码后的编码比特，将编码比特按照执行速率匹配操作的优先级顺序进行排序，获得第一比特序列。
其中，第一比特序列包含N个比特，第一比特序列中包括j个子序列，j为正整数。获得第一比特序列的方法可以但不限于选择上述排序方法一或排序方法二。
步骤602、将第一比特序列写入i行j列的交织器。
其中，交织器中的一列中的比特包含j个子序列中的一个子序列。将第一比特序列写入i行j列的交织器时，若N＜(i*j)，则可以补充null比特，即补零。
具体地，按照i行j列的方式，按列逐比特写入到交织器当中，第一比特序列在交织器中占用i行j列所形成交织矩阵的大小。
步骤603、从交织器中逐列读出比特，直至读取M个比特，其中，至少两列相邻的读出方向相反，M为目标码长。
具体来说，交织方法一是将第一比特序列写入交织器中，按照列入列出的方式进行写入和读取。在写入时，将第一比特序列按照顺序逐列写入交织器中；在读取时，保证至少两列相邻的子序列的读取方向是相反的，以达到交织的目的。并且，可以按照目标码长M读取M个比特，同时实现了速率匹配的目的。
以下叙述中，交织器的第j列的最后一个比特，可以理解为，第一比特序列写入的第j列的最后一个比特；从交织器的第1列的第一个比特，可以理解为，第一比特序列写入的第1列的第一个比特。这种理解方式适用于全文的描述。
在读取时，按照速率匹配的方式，可以先确定读取比特的开始位置。
若速率匹配的方式为打孔，则从交织器的第j列的最后一个比特开始，逐列读出比特，直至读取M个比特。采用打孔的速率匹配方式，可以直接从第一比特序列中读取M个，当然也可以跳过P个打孔位，然后再读取剩余比特。也就是说，还可以从交织器的第1列中的第一个比特开始跳过P个比特位置，从第(P+1)个比特开始，逐列读出除P个比特位置之外的比特，直至读取M个比特。
若速率匹配的方式为缩短，则从交织器的第1列的第一个比特开始，逐列读取子序列，直至读取M个比特。同理，采用缩短的速率匹配方式，可以直接从第一比特序列中读取M个比特，也可以跳过P个打孔位，然后再读取剩余比特。也就是说，还可以从交织器的第j列中的最后一个比特开始跳过P个比特位置，从第(P+1)个比特开始，逐列读出除P个比特位置之外的比特，直至读取M个比特。
如上所述，在逐列读取的过程中，要至少保证相邻的两列读取方向是相反的，才能实现交织的目的。本交织方法中，可以但不限于采用以下交织读取方式：n列正序n列逆序、n列正序m列逆序。n与m均为正整数，m不等于n。举例来说，可以为1列正序1列逆序，或者2列正序2列逆序，或者1列正序2列逆序，或者2列正序3列逆序，等等。
以采用1列正序1列逆序的读取方式为例，在读取M个比特时，从按照速率匹配方式确定的起始位置开始，采用正序和逆序交替的读取方式逐列读取子序列，直至读取M个比特，其中，正序和逆序交替的读取方式包括：先正序后逆序的读取方式，或者，先逆序后正序的读取方式。这里的正序可以理解为与写入的方向相同，也可以理解为与写入的方向相反。
交织方法二、
如图7所示，本申请实施例提供的交织方法的具体流程如下所述。
步骤701、获取Polar码编码后的编码比特，将编码比特按照执行速率匹配操作的优先级顺序进行排序，获得第一比特序列。
其中，第一比特序列中包括N个比特，第一比特序列中包括j个子序列，j为正整数。获得第一比特序列的方法可以但不限于选择上述排序方法一或排序方法二。
步骤702、将j个子序列中的部分子序列中的比特进行逆序排列，获得第二比特序列。
步骤703、在第二比特序列中选择M个比特，输出M个比特。
其中，M为Polar码目标码长，M为正整数。
交织方法一是采用不同列的读取顺序相反来达到交织的目的，而交织方法二是对第一比特序列中的部分子序列中的比特进行逆序排列，再按照顺序读取，两种方法都能够将交织和速率匹配有效结合，通过简单的交织设计实现比特的随机化，方便速率匹配的操作。
具体地，在交织方法二中，可以将j个子序列中的至少一个子序列中的比特进行逆序排列。可以但不限于采用以下方式选择逆序排列的子序列：每隔n个序号选择一个子序列进行逆序，n为正整数。或者，任意选择至少一个子序列中的比特进行逆序排列。
以每隔一个子序列选择一个子序列进行逆序为例，若j个子序列的序号为1～j，则将j个子序列中序号为奇数的部分子序列中的比特进行逆序排列，或者，将j个子序列中序号为偶数的部分子序列中的比特进行逆序排列，获得第二比特序列。
假设第一比特序列长度为16，第一比特序列表示为{0,1,2,3,4,5,6,7,8,9,10，11,12,13,14,15}，如果平均分成四段，即j＝4，则4个子序列分别为{0,1,2,3}、{4,5,6,7}、{8,9,10，11}、{12,13,14,15}。对序号为奇数的部分子序列中的比特进行逆序排列后，获得的第二比特序列为{3,2,1,0,4,5,6,7,11,10,9,8,12,13,14,15}；对序号为偶数的部分子序列中的比特进行逆序排列后，获得的第二比特序列为{0,1,2,3,7,6,5,4,8,9,10,11,15,14,13,12}。
在对部分子序列进行逆序排列后，第二比特序列较第一比特序列起到了交织目的，采用交织器或者缓存器从第二比特序列中选择M个比特，达到速率匹配的目的。
若采用交织器，将第二比特序列写入i行j列的交织器，从交织器中读取M个比特。其中，交织器中的一列中的比特包含j个子序列中的一个子序列；每一列的读取顺序相同。
类似的，若速率匹配的方式为打孔，则从交织器的第j列的最后一个比特开始，依次读取M个比特，或者，从交织器的第1列中的第一个比特开始跳过P个比特位置，从第(P+1)个比特开始依次读取M个比特。
若速率匹配的方式为缩短，则从交织器的第1列的第一个比特开始，依次读取M个比特，或者从交织器的第j列中的最后一个比特开始跳过P个比特位置，从第(P+1)个比特开始依次读取M个比特。
若采用缓存器，则将第二比特序列逐比特输入缓存器，从缓存器中读取M个比特。
其中，若速率匹配的方式为打孔，则从缓存器中的最后一个比特开始，依次读取M个比特，或者，从缓存器中的第一个比特开始跳过P个比特位置，从第(P+1)个比特开始依次读取M个比特。
若速率匹配的方式为缩短，则从缓存器中的第一个比特开始，依次读取M个比特，或者，从缓存器中的最后一个比特开始跳过P个比特位置，从第(P+1)个比特开始依次读取M个比特。
如图8所示，将第二比特序列从P0开始写入循环的缓存器中，P0既是循环的缓存器的开始位置，也是结束位置。若采用打孔的速率匹配方式，从P0开始按照与写入相反的方向读出M个比特作为速率匹配和交织后的比特。若采用缩短的速率匹配方式，从P0开始按照与写入相同的方向读出M个比特作为速率匹配和交织后的比特。
需要说明的是，本申请实施例以上提供的交织方法中，使用交织器的写入读取方式为列入列出，可选的，还可以应用行入行出的读取方式。
其中，在交织器列入列出的方式中，若固定行数i，则i的取值可以为正奇数或者为正质数。例如可以选择的行数i为5、或7、或11，等。
下面通过举例对上述交织方法做进一步详细的介绍。
如图9所示，假设获取第一比特序列的方法为上述排序方法一，将编码比特分为4段：B0、B1、B2、B3，将第2段B1中的比特与第3段B2中的比特进行逐比特交叉的交织处理。假设如图9中所示，第一排序序列的长度为80，每一段的长度20。将交织处理后获得的第一比特序列按照图9所示实线箭头方向逐列写入交织器，B1中的比特和B2中的比特为逐比特交叉放置的。若采用打孔的方式进行速率匹配，则从最后一个比特开始，从后向前按顺序读出M个比特，在图9中表示为：在交织器的最后一列，按照虚线箭头方向逐列读取，图9中的交织读取方式为一列正序一列逆序的方式。
本申请实施例在译码端，译码流程大致为：对接收到的待译码序列进行解交织和解速率匹配，并对获得的序列进行Polar码译码。类似的，译码端可以根据编码端交织方式获得解交织方式，按照获得的解交织方式进行解交织操作，重复之处在此不再赘述。
基于图6所示的交织方法，如图10所示，本申请实施例还提供了一种交织装置1000，交织装置1000用于执行图6所示的方法，交织装置1000包括：
获取单元1001，用于获取Polar码编码后的编码比特，将编码比特按照执行速率匹配操作的优先级顺序进行排序，获得第一比特序列。
第一比特序列中包括j个子序列，j为正整数。
交织单元1002，用于将第一比特序列写入i行j列的交织器；以及，用于从交织器中逐列读出比特，直至读取M个比特，其中，交织器中的一列中的比特包含j个子序列中的一个子序列，至少两列相邻的读出方向相反，M为Polar码目标码长。
可选的，若速率匹配的方式为打孔，则交织单元1002用于：从交织器的第j列的最后一个比特开始，逐列读出比特，直至读取M个比特；或者，从交织器的第1列中的第一个比特开始跳过P个比特位置，从第(P+1)个比特开始，逐列读出除P个比特位置之外的比特，直至读取M个比特。
可选的，若速率匹配的方式为缩短，则交织单元1002用于：从交织器的第1列的第一个比特开始，逐列读出比特，直至读取M个比特；或者，从交织器的第j列中的最后一个比特开始跳过P个比特位置，从第(P+1)个比特开始，逐列读出除P个比特位置之外的比特，直至读取M个比特。
可选的，交织单元1002用于：采用正序和逆序交替的读取方式逐列读出比特，直至读取M个比特；
其中，正序和逆序交替的读取方式包括：先正序后逆序的读取方式，或者，先逆序后正序的读取方式。
基于图7所示的交织方法，如图11所示，本申请实施例还提供了一种交织装置1100，交织装置1100用于执行图7所示的方法，交织装置1100包括：
获取单元1101，获取Polar码编码后的编码比特，将编码比特按照执行速率匹配操作的优先级顺序进行排序，获得第一比特序列，第一比特序列中包括N个比特，第一比特序列中包括j个子序列，j为正整数；
交织单元1102，用于将获取单元获取的j个子序列中的部分子序列中的比特进行逆序排列，获得第二比特序列；以及，用于在第二比特序列中选择M个比特，输出M个比特，其中，M为Polar码目标码长，M为正整数。
可选的，交织单元1102用于：
若j个子序列的序号为1～j，则将j个子序列中序号为奇数的部分子序列中的比特进行逆序操作，或者，将j个子序列中序号为偶数的部分子序列中的比特进行逆序操作，获得第二比特序列。
可选的，交织单元1102用于：
将第二比特序列写入i行j列的交织器，其中，交织器中的一列中的比特包含j个子序列中的一个子序列；
从交织器中读取M个比特。
可选的，若速率匹配的方式为打孔，则交织单元1102用于：
从交织器的第j列的最后一个比特开始，依次读取M个比特；或者，
从交织器的第1列中的第一个比特开始跳过P个比特位置，从第(P+1)个比特开始依次读取M个比特。
可选的，若速率匹配的方式为缩短，则交织单元1102用于：
从交织器的第1列的第一个比特开始，依次读取M个比特；或者，
从交织器的第j列中的最后一个比特开始跳过P个比特位置，从第(P+1)个比特开始依次读取M个比特。
可选的，交织单元1102用于：将第二比特序列逐比特输入缓存器；从缓存器中读取M个比特。
可选的，若速率匹配的方式为打孔，则交织单元1102用于：从缓存器中的最后一个比特开始，依次读取M个比特；或者，从缓存器中的第一个比特开始跳过P个比特位置，从从第(P+1)个比特开始依次读取M个比特。
可选的，若速率匹配的方式为缩短，则交织单元1102用于：从缓存器中的第一个比特开始，依次读取M个比特；或者，从缓存器中的最后一个比特开始跳过P个比特位置，从从第(P+1)个比特开始依次读取M个比特。
基于图6所示的交织方法的同一发明构思，如图12所示，本申请实施例中还提供一种交织装置1200，该交织装置1200用于执行图6所示的交织方法。图6所示的交织方法中的部分或全部可以通过硬件来实现也可以通过软件来实现，当通过硬件实现时，交织装置1200包括：输入接口电路1201，用于获取Polar码编码后的编码比特；逻辑电路1202，用于执行上述图6所示的方法中除获取比特和输出比特的步骤，具体请见前面方法实施例中的描述，此处不再赘述；输出接口电路1203，用于输出M个比特。
可选的，交织装置1200在具体实现时可以是芯片或者集成电路。
可选的，当上述实施例的交织方法中的部分或全部通过软件来实现时，如图13所示，交织装置1300包括：存储器1301，用于存储程序；处理器1302，用于执行存储器1301存储的程序，当程序被执行时，使得交织装置1300可以实现上述图6实施例提供的交织方法。
可选的，上述存储器1301可以是物理上独立的单元，也可以与处理器1302集成在一起。
可选的，当上述图6实施例的交织方法中的部分或全部通过软件实现时，交织装置1300也可以只包括处理器1302。用于存储程序的存储器1301位于交织装置1300之外，处理器1302通过电路/电线与存储器1301连接，用于读取并执行存储器1301中存储的程序。
处理器1302可以是中央处理器(central processing unit，CPU)，网络处理器(network processor，NP)或者CPU和NP的组合。
处理器1302还可以进一步包括硬件芯片。上述硬件芯片可以是专用集成电路(application-specific integrated circuit，ASIC)，可编程逻辑器件(programmablelogic device，PLD)或其组合。上述PLD可以是复杂可编程逻辑器件(complexprogrammable logic device，CPLD)，现场可编程逻辑门阵列(field-programmable gatearray，FPGA)，通用阵列逻辑(generic array logic,GAL)或其任意组合。
存储器1301可以包括易失性存储器(volatile memory)，例如随机存取存储器(random-access memory，RAM)；存储器1301也可以包括非易失性存储器(non-volatilememory)，例如快闪存储器(flash memory)，硬盘(hard disk drive，HDD)或固态硬盘(solid-state drive，SSD)；存储器1301还可以包括上述种类的存储器的组合。
基于图7所示的交织方法的同一发明构思，如图14所示，本申请实施例中还提供一种交织装置1400，该交织装置1400用于执行图7所示的交织方法。图7所示的交织方法中的部分或全部可以通过硬件来实现也可以通过软件来实现，当通过硬件实现时，交织装置1400包括：输入接口电路1401，用于获取Polar码编码后的编码比特；逻辑电路1402，用于执行上述图7所示的方法中除获取比特和输出比特的步骤，具体请见前面方法实施例中的描述，此处不再赘述；输出接口电路1403，用于输出M个比特。
可选的，交织装置1400在具体实现时可以是芯片或者集成电路。
可选的，当上述实施例的交织方法中的部分或全部通过软件来实现时，如图15所示，交织装置1500包括：存储器1501，用于存储程序；处理器1502，用于执行存储器1501存储的程序，当程序被执行时，使得交织装置1500可以实现上述图7实施例提供的交织方法。
可选的，上述存储器1501可以是物理上独立的单元，也可以与处理器1502集成在一起。
可选的，当上述图7实施例的交织方法中的部分或全部通过软件实现时，交织装置1500也可以只包括处理器1502。用于存储程序的存储器1501位于交织装置1500之外，处理器1502通过电路/电线与存储器1501连接，用于读取并执行存储器1501中存储的程序。
处理器1502可以是中央处理器(central processing unit，CPU)，网络处理器(network processor，NP)或者CPU和NP的组合。
处理器1502还可以进一步包括硬件芯片。上述硬件芯片可以是专用集成电路(application-specific integrated circuit，ASIC)，可编程逻辑器件(programmablelogic device，PLD)或其组合。上述PLD可以是复杂可编程逻辑器件(complexprogrammable logic device，CPLD)，现场可编程逻辑门阵列(field-programmable gatearray，FPGA)，通用阵列逻辑(generic array logic,GAL)或其任意组合。
存储器1501可以包括易失性存储器(volatile memory)，例如随机存取存储器(random-access memory，RAM)；存储器1501也可以包括非易失性存储器(non-volatilememory)，例如快闪存储器(flash memory)，硬盘(hard disk drive，HDD)或固态硬盘(solid-state drive，SSD)；存储器1501还可以包括上述种类的存储器的组合。
本申请实施例还提供了一种计算机存储介质，存储有计算机程序，该计算机程序包括用于执行图6或图7所示的交织方法。
本申请实施例还提供了一种包含指令的计算机程序产品，当其在计算机上运行时，使得计算机执行图6或图7所示的交织方法。
本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。
显然，本领域的技术人员可以对本申请实施例进行各种改动和变型而不脱离本申请实施例的精神和范围。这样，倘若本申请实施例的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (24)

1.一种交织方法，其特征在于，包括：
获取Polar码编码后的编码比特，将所述编码比特按照执行速率匹配操作的优先级顺序进行排序，获得第一比特序列，所述第一比特序列包含N个比特，所述第一比特序列中包括j个子序列，j为正整数；
将所述第一比特序列写入i行j列的交织器，其中，所述交织器中的一列中的比特包含所述j个子序列中的一个子序列，i为正整数；从所述交织器中逐列读出比特，直至读取M个比特，其中，至少两列相邻的读出方向相反，M为Polar码目标码长。
2.如权利要求1所述的方法，其特征在于，若所述速率匹配的方式为打孔，则从所述交织器中逐列读出比特，直至读取M个比特，包括：
从所述交织器的第j列的最后一个比特开始，逐列读出比特，直至读取M个比特；或者，
从所述交织器的第1列中的第一个比特开始跳过P个比特位置，从第(P+1)个比特开始，逐列读出除所述P个比特位置之外的比特，直至读取M个比特。
3.如权利要求1所述的方法，其特征在于，若所述速率匹配的方式为缩短，则从所述交织器中逐列读出比特，直至读取M个比特，包括：
从所述交织器的第1列的第一个比特开始，逐列读出比特，直至读取M个比特；或者，
从所述交织器的第j列中的最后一个比特开始跳过P个比特位置，从第(P+1)个比特开始，逐列读出除所述P个比特位置之外的比特，直至读取M个比特。
4.如权利要求1～3任一项所述的方法，其特征在于，所述逐列读出比特，直至读取M个比特，包括：
采用正序和逆序交替的读取方式逐列读出比特，直至读取M个比特；
其中，所述正序和逆序交替的读取方式包括：先正序后逆序的读取方式，或者，先逆序后正序的读取方式。
5.一种交织方法，其特征在于，包括：
获取Polar码编码后的编码比特，将所述编码比特按照执行速率匹配操作的优先级顺序进行排序，获得第一比特序列，所述第一比特序列包含N个比特，所述第一比特序列中包括j个子序列，j为正整数；
将所述j个子序列中的部分子序列中的比特进行逆序排列，获得第二比特序列；
从所述第二比特序列中读出M个比特，其中，M为Polar码目标码长，M为正整数。
6.如权利要求5所述的方法，其特征在于，所述将所述j个子序列中的部分子序列中的比特进行逆序排列，获得第二比特序列，包括：
将所述j个子序列中序号为奇数的部分子序列中的比特进行逆序排列，或者，将所述j个子序列中序号为偶数的部分子序列执行子序列中的比特进行逆序排列，获得第二比特序列。
7.如权利要求5或6所述的方法，其特征在于，从所述第二比特序列中读出M个比特，包括：
将所述第二比特序列写入i行j列的交织器，其中，所述交织器中的一列中的比特包含所述j个子序列中的一个子序列；
从所述交织器中读取M个比特。
8.如权利要求7所述的方法，其特征在于，若所述速率匹配的方式为打孔，则从所述交织器中读取M个比特，包括：
从所述交织器的第j列的最后一个比特开始，依次读取M个比特；或者，
从所述交织器的第1列中的第一个比特开始跳过P个比特位置，从第(P+1)个比特开始依次读取M个比特。
9.如权利要求7所述的方法，其特征在于，若所述速率匹配的方式为缩短，则从所述交织器中读取M个比特，包括：
从所述交织器的第1列的第一个比特开始，依次读取M个比特；或者，
从所述交织器的第j列中的最后一个比特开始跳过P个比特位置，从第(P+1)个比特开始依次读取M个比特。
10.如权利要求5或6所述的方法，其特征在于，所述按照所述速率匹配的方式从所述第二比特序列中读出M个比特，包括：
将所述第二比特序列写入缓存器；
从所述缓存器中读取M个比特。
11.如权利要求10所述的方法，其特征在于，若所述速率匹配的方式为打孔，则从所述缓存器中读取M个比特，包括：
从所述缓存器中的最后一个比特开始，依次读取M个比特；或者，
从所述缓存器中的第一个比特开始跳过P个比特位置，从第(P+1)个比特开始依次读取M个比特。
12.如权利要求10所述的方法，其特征在于，若所述速率匹配的方式为缩短，则从所述缓存器中读取M个比特，包括：
从所述缓存器中的第一个比特开始，依次读取M个比特；或者，
从所述缓存器中的最后一个比特开始跳过P个比特位置，从从第(P+1)个比特开始依次读取M个比特。
13.一种交织装置，其特征在于，包括：
获取单元，用于获取Polar码编码后的编码比特，将所述编码比特按照执行速率匹配操作的优先级顺序进行排序，获得第一比特序列，所述第一比特序列包含N个比特，所述第一比特序列中包括j个子序列，j为正整数；
交织单元，用于将所述第一比特序列写入i行j列的交织器，其中，所述交织器中的一列中的比特包含所述j个子序列中的一个子序列；以及，
用于从所述交织器中逐列读出比特，直至读取M个比特，其中，至少两列相邻的读出方向相反，M为Polar码目标码长。
14.如权利要求13所述的装置，其特征在于，若所述速率匹配的方式为打孔，则所述交织单元用于：
从所述交织器的第j列的最后一个比特开始，逐列读出比特，直至读取M个比特；或者，
从所述交织器的第1列中的第一个比特开始跳过P个比特位置，从第(P+1)个比特开始，逐列读出除所述P个比特位置之外的比特，直至读取M个比特。
15.如权利要求13所述的装置，其特征在于，若所述速率匹配的方式为缩短，则所述交织单元用于：
从所述交织器的第1列的第一个比特开始，逐列读出比特，直至读取M个比特；或者，
从所述交织器的第j列中的最后一个比特开始跳过P个比特位置，从第(P+1)个比特开始，逐列读出除所述P个比特位置之外的比特，直至读取M个比特。
16.如权利要求13～15任一项所述的装置，其特征在于，所述交织单元用于：
采用正序和逆序交替的读取方式逐列读出比特，直至读取M个比特；
其中，所述正序和逆序交替的读取方式包括：先正序后逆序的读取方式，或者，先逆序后正序的读取方式。
17.一种交织装置，其特征在于，包括：
获取单元，获取Polar码编码后的编码比特，将所述编码比特按照执行速率匹配操作的优先级顺序进行排序，获得第一比特序列，所述第一比特序列包含N个比特，所述第一比特序列中包括j个子序列，j为正整数；
交织单元，用于将所述获取单元获取的j个子序列中的部分子序列中的比特进行逆序排列，获得第二比特序列；以及，
用于从所述第二比特序列中读出M个比特，输出所述M个比特，其中，M为Polar码目标码长，M为正整数。
18.如权利要求17所述的装置，其特征在于，所述交织单元用于：
若所述j个子序列的序号为1～j，则将所述j个子序列中序号为奇数的部分子序列中的比特进行逆序排列，或者，将所述j个子序列中序号为偶数的部分子序列中的比特进行逆序排列，获得第二比特序列。
19.如权利要求17或18所述的装置，其特征在于，所述交织单元用于：
将所述第二比特序列写入i行j列的交织器，其中，所述交织器中的一列中的比特包含所述j个子序列中的一个子序列；
从所述交织器中读取M个比特。
20.如权利要求19所述的装置，其特征在于，若所述速率匹配的方式为打孔，则所述交织单元用于：
从所述交织器的第j列的最后一个比特开始，依次读取M个比特；或者，
从所述交织器的第1列中的第一个比特开始跳过P个比特位置，从第(P+1)个比特开始依次读取M个比特。
21.如权利要求19所述的装置，其特征在于，若所述速率匹配的方式为缩短，则所述交织单元用于：
从所述交织器的第1列的第一个比特开始，依次读取M个比特；或者，
从所述交织器的第j列中的最后一个比特开始跳过P个比特位置，从第(P+1)个比特开始依次读取M个比特。
22.如权利要求17或18所述的装置，其特征在于，所述交织单元用于：
将所述第二比特序列写入缓存器；
从所述缓存器中读取M个比特。
23.如权利要求22所述的装置，其特征在于，若所述速率匹配的方式为打孔，则所述交织单元用于：
从所述缓存器中的最后一个比特开始，依次读取M个比特；或者，
从所述缓存器中的第一个比特开始跳过P个比特位置，从从第(P+1)个比特开始依次读取M个比特。
24.如权利要求22所述的装置，其特征在于，若所述速率匹配的方式为缩短，则所述交织单元用于：
从所述缓存器中的第一个比特开始，依次读取M个比特；或者，
从所述缓存器中的最后一个比特开始跳过P个比特位置，从从第(P+1)个比特开始依次读取M个比特。
CN201710687842.2A 2017-08-11 2017-08-11 一种交织方法及装置 Active CN109391363B (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN201710687842.2A CN109391363B (zh) 2017-08-11 2017-08-11 一种交织方法及装置
PCT/CN2018/100067 WO2019029726A1 (zh) 2017-08-11 2018-08-10 一种交织方法及装置
EP18843661.2A EP3605903A4 (en) 2017-08-11 2018-08-10 NESTING METHOD AND DEVICE
US16/787,045 US11245423B2 (en) 2017-08-11 2020-02-11 Interleaving method and apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710687842.2A CN109391363B (zh) 2017-08-11 2017-08-11 一种交织方法及装置

Publications (2)

Publication Number Publication Date
CN109391363A true CN109391363A (zh) 2019-02-26
CN109391363B CN109391363B (zh) 2020-08-25

Family

ID=65273261

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710687842.2A Active CN109391363B (zh) 2017-08-11 2017-08-11 一种交织方法及装置

Country Status (4)

Country Link
US (1) US11245423B2 (zh)
EP (1) EP3605903A4 (zh)
CN (1) CN109391363B (zh)
WO (1) WO2019029726A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112104380A (zh) * 2020-09-21 2020-12-18 Oppo广东移动通信有限公司 速率匹配方法、芯片及终端
CN112291051A (zh) * 2020-12-31 2021-01-29 江苏正赫通信息科技有限公司 一种ofdm系统中的低时延高效交织方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108282260A (zh) * 2017-01-06 2018-07-13 株式会社Ntt都科摩 编码方法和编码器
WO2019200607A1 (en) * 2018-04-20 2019-10-24 Qualcomm Incorporated Harq of polar codes with parity check bits

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102594485A (zh) * 2011-01-07 2012-07-18 中兴通讯股份有限公司 一种传输信道的传输级处理方法、装置及设备
CN103023618A (zh) * 2013-01-11 2013-04-03 北京邮电大学 一种任意码长的极化编码方法
WO2015139248A1 (zh) * 2014-03-19 2015-09-24 华为技术有限公司 极性码的速率匹配方法和速率匹配装置
WO2015139297A1 (zh) * 2014-03-21 2015-09-24 华为技术有限公司 极性码的速率匹配方法和速率匹配装置
CN106817195A (zh) * 2015-12-02 2017-06-09 华为技术有限公司 用于极化码的速率匹配的方法和装置
WO2017101631A1 (zh) * 2015-12-18 2017-06-22 华为技术有限公司 用于处理极化码的方法和通信设备
CN107005690A (zh) * 2014-11-27 2017-08-01 华为技术有限公司 极化码的速率匹配的方法、装置和无线通信设备

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8537755B2 (en) * 2010-05-11 2013-09-17 Qualcomm Incorporated Rate matching device
US9362956B2 (en) * 2013-01-23 2016-06-07 Samsung Electronics Co., Ltd. Method and system for encoding and decoding data using concatenated polar codes
CN109861694B (zh) 2013-11-20 2021-10-26 华为技术有限公司 极化码的处理方法和设备
CA2935256A1 (en) 2014-02-21 2015-08-27 Huawei Technologies Co., Ltd. Rate matching method and apparatus for polar code
CN107425941B (zh) * 2017-06-16 2022-11-18 华为技术有限公司 速率匹配和解速率匹配的方法及装置
WO2018231026A1 (ko) * 2017-06-16 2018-12-20 엘지전자 주식회사 정보 전송 방법 및 전송 장치
US11139836B2 (en) * 2017-08-08 2021-10-05 Lg Electronics Inc. Information transmission method and transmission device, and information reception method and reception device
JP7074853B2 (ja) * 2017-11-16 2022-05-24 エルジー エレクトロニクス インコーポレイティド Ｐｂｃｈ送信方法および送信装置、ならびにｐｂｃｈ受信方法および受信装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102594485A (zh) * 2011-01-07 2012-07-18 中兴通讯股份有限公司 一种传输信道的传输级处理方法、装置及设备
CN103023618A (zh) * 2013-01-11 2013-04-03 北京邮电大学 一种任意码长的极化编码方法
WO2015139248A1 (zh) * 2014-03-19 2015-09-24 华为技术有限公司 极性码的速率匹配方法和速率匹配装置
WO2015139297A1 (zh) * 2014-03-21 2015-09-24 华为技术有限公司 极性码的速率匹配方法和速率匹配装置
US20170012739A1 (en) * 2014-03-21 2017-01-12 Huawei Technologies Co., Ltd. Polar code rate matching method and apparatus
CN107005690A (zh) * 2014-11-27 2017-08-01 华为技术有限公司 极化码的速率匹配的方法、装置和无线通信设备
CN106817195A (zh) * 2015-12-02 2017-06-09 华为技术有限公司 用于极化码的速率匹配的方法和装置
WO2017101631A1 (zh) * 2015-12-18 2017-06-22 华为技术有限公司 用于处理极化码的方法和通信设备

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
NTT DOCOMO: ""Interleaving design of Polar codes"", 《3GPP TSG RAN WG1 NR AD-HOC#2，R1-1711128》 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112104380A (zh) * 2020-09-21 2020-12-18 Oppo广东移动通信有限公司 速率匹配方法、芯片及终端
CN112104380B (zh) * 2020-09-21 2024-03-19 Oppo广东移动通信有限公司 速率匹配方法、芯片及终端
CN112291051A (zh) * 2020-12-31 2021-01-29 江苏正赫通信息科技有限公司 一种ofdm系统中的低时延高效交织方法

Also Published As

Publication number Publication date
US11245423B2 (en) 2022-02-08
CN109391363B (zh) 2020-08-25
US20200177206A1 (en) 2020-06-04
EP3605903A1 (en) 2020-02-05
EP3605903A4 (en) 2020-07-22
WO2019029726A1 (zh) 2019-02-14

Similar Documents

Publication Publication Date Title
CN109391363A (zh) 一种交织方法及装置
CN110113132A (zh) 一种编译码方法和终端
CN108880566A (zh) 一种Polar码传输方法及装置
CN108683477B (zh) 极性码的速率匹配方法及设备
CN108234081B (zh) 编码方法及装置
CN108667568B (zh) 一种Polar码编码方法及装置
CN109286404A (zh) 一种Polar码编码方法及装置
CN109150383A (zh) 一种Polar码的编码方法及装置
CN108737021A (zh) Polar码传输方法及装置
CN108809332A (zh) 一种Polar码传输方法及装置
CN108574494A (zh) 编译码方法及装置
CN109257140A (zh) 一种极化信道可靠度排序的方法、极化码编码方法及装置
CN109474373A (zh) 交织方法和交织装置
CN116707540A (zh) 极性Polar码的速率匹配处理方法及装置
CN108923889B (zh) 编码方法及装置
CN108880743A (zh) 一种Polar码传输方法及装置
CN107733439A (zh) 一种ldpc编码方法、编码装置及通信设备
CN109391365A (zh) 一种交织方法及装置
CN110022158A (zh) 一种译码方法及装置
CN109150200A (zh) 一种信道交织的方法和装置
CN109391353A (zh) 一种速率匹配的方法和装置
CN109412749A (zh) 数据传输方法及装置
CN102227097A (zh) 一种可变长度s随机交织器的生成方法
WO2019052578A1 (zh) 交织方法和交织装置
CN109495208B (zh) 编码方法及装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant