CN112104380A - 速率匹配方法、芯片及终端 - Google Patents

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CN112104380A CN202010997111.XA CN202010997111A CN112104380A CN 112104380 A CN112104380 A CN 112104380A CN 202010997111 A CN202010997111 A CN 202010997111A CN 112104380 A CN112104380 A CN 112104380A
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Abstract

本申请实施例提供了一种速率匹配方法、芯片及终端。所述方法应用于芯片，所述方法包括：接收速率匹配请求；根据速率匹配请求，获取比特选择过程的输出数据量；根据比特选择过程的输出数据量，获取第一地址信息，第一地址信息用于指示目标数据在第一存储数据中的位置；基于第一地址信息，将第一存储数据中的数据作为目标数据。本申请根据比特选择过程的输出比特个数E，获取速率匹配的输出序列中的各个数据在第一存储数据中的比特序列号，从第一存储数据中直接获取速率匹配的输出序列中的各个数据，不需要进行比特交织，从而减少了polar码的速率匹配花费的时间，提高了polar码的速率匹配效率。

Description

速率匹配方法、芯片及终端
技术领域
本申请实施例涉及通信技术领域，特别涉及一种速率匹配方法、芯片及终端。
背景技术
随着通信技术的发展，polar(极化)编码作为控制信道的一种编码方式，已经在5G(5th Generation，简称第五代移动通信技术)中应用。
其中，polar码的速率匹配过程通常包括比特选择和比特交织。在相关技术中，对于polar码的速率匹配过程，首先进行比特选择，按照比特选择过程的输入比特的个数N以及比特选择过程的输出比特的个数E，从存储有K个polar编码结果的存储器中读取输入数据(即，比特选择过程的输入比特)，并将读取到的输入数据存储到比特选择存储器中，再进行比特交织，按照预设顺序将比特选择存储器中存储的数据读出，从而完成polar码的速率匹配。
对于上述polar码的速率匹配方案，由于在执行完比特选择后才能执行比特交织，造成polar码的速率匹配过程时间长、效率低的问题。
发明内容
本申请实施例提供一种速率匹配方法、芯片及终端，可以在速率匹配过程中将比特交织的步骤省略，直接从存储polar编码结果的存储器中获取速率匹配的输出序列中的各个数据，从而提高polar码的速率匹配的效率。所述技术方案如下：
一方面，本申请实施例提供一种速率匹配方法，所述方法应用于芯片中，所述方法包括：
接收速率匹配请求，所述速率匹配请求用于指示对第一存储数据进行速率匹配；
根据所述速率匹配请求，获取比特选择过程的输出数据量；
根据所述比特选择过程的输出数据量，获取第一地址信息，所述第一地址信息用于指示目标数据在所述第一存储数据中的位置；
基于所述第一地址信息，将所述目标数据作为输出序列中的数据。
另一方面，本申请实施例提供了一种速率匹配芯片，其特征在于，所述速率匹配芯片用于：
接收速率匹配请求，所述速率匹配请求用于指示对第一存储数据进行速率匹配；
根据所述速率匹配请求，获取比特选择过程的输出数据量；
根据所述比特选择过程的输出数据量，获取第一地址信息，所述第一地址信息用于指示目标数据在所述第一存储数据中的位置；
基于所述第一地址信息，将所述目标数据作为输出序列中的数据。
又一方面，本申请实施例提供一种终端，所述终端包括如上述一个方面所述的芯片。
本申请实施例提供的技术方案可以带来如下有益效果：
在芯片接收到对第一存储数据进行速率匹配的请求后，根据该请求获取比特选择过程的输出数据量，并根据比特选择过程的输出数据量，获取目标数据在第一存储数据中的位置，将该位置的第一存储数据作为目标数据读出。本申请根据比特选择过程的输出数据量，获取速率匹配的输出序列中的各个数据在第一存储数据中的位置，从第一存储数据中直接获取速率匹配的输出序列中的各个数据，不需要进行比特交织，从而减少了polar码的速率匹配花费的时间，提高了polar码的速率匹配效率。
附图说明
图1是本申请一示例性实施例涉及的一种交织数据的结构示意图；
图2是本申请一示例性实施例涉及的一种Polar编码的速率匹配流程的流程示意图；
图3是本申请一个实施例提供的一种速率匹配方法的方法流程图；
图4是本申请一个实施例提供的一种速率匹配方法的方法流程图；
图5是本申请一示例性实施例涉及的一种交织变量中各个比特位的位置坐标的示意图；
图6是本申请一示例性实施例提供的一种速率匹配芯片的结构示意图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。
在本文中提及的“多个”是指两个或两个以上。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。字符“/”一般表示前后关联对象是一种“或”的关系。
为了方便理解，下面对本申请实施例中涉及的一些名词和应用场景进行说明。
比特交织：是指在传输前，将比特流中的比特重新排列，使差错随机化的过程。
速率匹配(Rate Matching)：是指传输信道上的比特被重发(repeated)或者被打孔(punctured)，以匹配物理信道的承载能力，信道映射时达到传输格式所要求的比特速率。
随着通信技术的发展，polar(极化)编码作为控制信道的一种编码方式，已经在5G(5th Generation，简称第五代移动通信技术)中应用。其中，在5G场景中，由于芯片传输的数据量越来越大，需要传输的时间越来越短，Polar编解码以及速率匹配均由硬件完成。在NR(New Radio，新空口)协议中，规定的Polar速率匹配中的比特选择过程如下，
其中，以yk为比特选择过程的输入比特，ek为比特选择过程的输出比特，N为比特选择过程的输入比特个数，E为比特选择过程的输出比特个数，K为polar编码结果包含的比特个数；
其中，如果E大于等于N，则对速率匹配前的序列重复多次。
在一种情况下，如果K/E小于等于7/16，则丢弃速率匹配前序列头部比特。
如果K/E大于7/16，则丢弃速率匹配前序列尾部比特。
另外，在NR协议中，规定Polar速率匹配中的比特交织过程如下：
首先，需要向三角形结构的交织变量vi，j中写入待交织数据，其中，交织变量vi，j可以看做是用于容纳待交织数据的各个比特位组成的容器，可选地，交织变量vi，j可以由上述比特选择过程的输出比特个数E得到。
其中，比特选择过程中可以根据公式T(T+1)/2≥E计算出T的最小正整数，T的物理意义可以表示为三角形结构的交织变量一行或者一列可以包含的最大比特数。
可选地，以上述N＝32，E＝116为例，如果比特选择的输入序列是{p0,p1,…,p30,p31}，比特交织的输入序列为{s0,s1,…,s114,s115}，其中，s0为比特交织过程中输入的第一个bit，s115为比特交织过程中输入的最后一个bit，请参考图1，其示出了本申请一示例性实施例涉及的一种交织数据的结构示意图。其中，对应上述N＝32，E＝116，则存入vi，j的序列可以如图1所示。
可选地，在比特交织后，Polar码的速率匹配的输出序列可以按照上述交织变量中的交织数据得到。其中，可以将vi，j中的数据按照按列读出，顺序为从下到上，从左到右。可选地，按照上述图1所示的vi，j，那么，该示例中，Polar码的速率匹配的输出序列为{s0,s15,…,s114,s1,s16,…,s115,…,s13,s28,s14}。
由上述内容可知，在相关技术中，针对Polar编码的速率匹配过程，是将速率匹配中的比特选择(Bit Selection)和比特交织(Bit Interleaving)分开进行处理。
请参考图2，其示出了本申请一示例性实施例涉及的一种Polar编码的速率匹配流程的流程示意图。如图2所示，该Polar编码的速率匹配流程可以包括如下几个步骤：
步骤201，芯片将极化编码结果存储到第一存储器中。
可选地，第一存储器用于存储Polar编码器得到的编码结果。第一存储器可以是ENC MEM(ENC Memory，ENC存储器)。
步骤202，芯片根据参数E、N、K进行比特选择。
其中，参数E、N、K与上述介绍的含义相同，此处不再赘述。
步骤203，芯片将比特选择结果存储到第二存储器中。
其中，第二存储器用于存储比特选择得到的各个数据。第一存储器可以是BitSelMEM(BitSel Memory，比特选择存储器)。
步骤204，芯片进行比特交织，得到极化码的速率匹配的输出序列。
芯片对按行写入到BitSel MEM中的数据按列读出，顺序为从下到上，从左到右(例如上述示例)。
步骤205，芯片将极化码的速率匹配的输出序列输入至多路复用模块。
即，芯片将极化码的速率匹配的输出序列输入至其他模块，从而使得需要速率匹配的输出序列的模块进行工作。
可选地，上述ENC MEM的容量为1024bit，对应Polar编码的最大输出bit数N＝1024。BitSel MEM的容量为8192bit，对应速率匹配后的最大输出bit数为E＝8192。可选地，上述提到的芯片具有实现极化编码的功能，例如，该芯片可以是ASIC(ApplicationSpecific Integrated Circuit，专用集成电路)、SOC(System on Chip，系统级芯片)、基带芯片等，本申请实施例对此不作限定。
由上述相关技术中涉及的polar码的速率匹配方案可知，由于上述方案在执行完比特选择后，再按照按列读出的方式执行比特交织，得到速率匹配的输出序列，该方案polar码的速率匹配过程执行的步骤多，造成了polar码的速率匹配的时间长、效率低的问题。
为了解决上述相关技术中存在的技术问题，提高polar码的速率匹配的效率，本申请提供了一种速率匹配方法，可以不免上述步骤中将第一存储器中的数据写入到第二存储器中，然后再进行比特交织，获取速率匹配的输出序列的步骤。请参考图3，其示出了本申请一个实施例提供的一种速率匹配方法的方法流程图，该方法应用于上述的芯片中，如图3所示，该方法可以包括如下几个步骤：
步骤301，接收速率匹配请求，速率匹配请求用于指示对第一存储数据进行速率匹配。
可选地，芯片可以接收到其他芯片发送的指示对第一存储数据进行速率匹配的速率匹配请求，或者，芯片也可以自身生成指示对第一存储数据进行速率匹配的速率匹配请求。其中，第一存储数据是经过极化编码器进行编码存储到存储器中的具有比特序列号的数据。
步骤302，根据速率匹配请求，获取比特选择过程的输出数据量。
可选地，在芯片接收到速率匹配请求后，芯片可以从速率匹配请求中获取到比特选择过程的输出数据量。
步骤303，根据比特选择过程的输出数据量，获取第一地址信息。
其中，第一地址信息用于指示目标数据在第一存储数据中的位置。目标数据是速率匹配的输出序列中的数据，即，目标数据是速率匹配后得到的输出序列中包含的数据。其中，在上述图2中，第二存储器中存储的序列都是比特选择的输入序列的重复或截断，即，是对应第一存储器中的数据的重复或截断，因此，本申请中，芯片可以根据比特选择过程的输出数据量推导出速率匹配的输出序列中的各个数据对应在第一存储器中的位置。
步骤304，基于第一地址信息，将第一存储数据中的数据作为目标数据。
即，本申请将第一存储数据中对应第一地址信息的存储数据，作为速率匹配的输出序列中的数据。
其中，芯片将第一存储数据中对应第一地址信息的存储数据，获取为速率匹配的输出序列中对应的目标数据。比如，第一存储数据中对应第一地址信息的存储数据是序列号为3的数据，目标数据是速率匹配的输出序列中序列为4的数据，那么，芯片可以直接将第一存储数据中序列号为3的数据作为在速率匹配的输出序列为4对应的数据。
综上所述，在芯片接收到对第一存储数据进行速率匹配的请求后，根据该请求获取比特选择过程的输出数据量，并根据比特选择过程的输出数据量，获取目标数据在第一存储数据中的位置，将该位置的第一存储数据作为目标数据读出。本申请根据比特选择过程的输出数据量，获取速率匹配的输出序列中的各个数据在第一存储数据中的位置，从第一存储数据中直接获取速率匹配的输出序列中的各个数据，不需要进行比特交织，从而减少了polar码的速率匹配花费的时间，提高了polar码的速率匹配效率。
在一种可能实现的方式中，上述芯片在获取第一地址信息时，会计算相对地址与偏移地址，并根据相对地址与偏移地址之和，计算第一地址信息。其中，相对地址也用于指示第一存储数据的比特序列号，偏移地址指示目标数据在第一存储数据中的相对地址的偏移量。请参考图4，其示出了本申请一示例性实施例提供的速率匹配方法的流程图，该方法可以应用于上述的芯片中，如图4所示，该方法可以包括如下几个步骤：
步骤401，根据极化编码器进行编码，获取包含比特序列号的第一存储数据。
可选地，芯片中可以包括极化编码器，该极化编码器可以生成一定数量的比特的比特序列。其中，该一定数量可以由实际需求确定，比如，利用极化编码器生成100个比特的比特序列{s0,s15,…,s114,s1,s16,…,s115,…,s13,s28,s99}。其中，比特序列中的各个比特的比特序列号可以分别是0至99。
步骤402，将第一存储数据存储。
可选地，芯片通过上述极化编码器得到编码后的第一存储数据后，将第一存储数据存储到存储器中，可选地，该存储器可以是上述图2中的ENC存储器。即，芯片在ENC存储器中存储极化编码器编码后的数据。
步骤403，接收速率匹配请求，速率匹配请求用于指示对第一存储数据进行速率匹配。
可选地，在极化编码器进行编码完成后，芯片可以接收到速率匹配请求，对上述ENC存储器中存储的第一存储数据进行速率匹配。可选地，速率匹配请求中可以包含比特选择过程的输出比特个数E，还可以包含比特选择过程的输入比特个数N以及polar编码结果包含的比特个数K。
步骤404，根据速率匹配请求，获取比特选择过程的输出比特个数E。
其中，芯片可以从接收到的速率匹配请求中，获取比特选择过程的输出比特个数E。
步骤405，根据比特选择过程的输出比特个数E，获取交织变量中各个比特位的位置坐标。
其中，交织变量用于指示比特交织得到的交织数据。
其中，芯片在获取到比特选择过程的输出比特个数E之后，可以根据比特选择过程的输出比特个数E，确定出三角形结构的交织变量中的各个比特位，从而对交织变量中各个比特位的位置进行坐标表示，获取到交织变量中各个比特位的位置坐标。
可选地，芯片可以根据比特选择过程的输出比特个数E，确定第一数量，第一数量是交织变量包含的各个比特位的总数量。即，芯片根据上述得到的E，获取交织变量包含的各个比特位的总数量。
在一种可能实现的方式中，芯片可以根据比特选择过程的输出比特个数E，确定交织变量；然后根据交织变量，获取第一数量。例如，芯片可以根据获取到的比特选择过程的输出比特个数E以及上述公式：T(T+1)/2≥E，获取到T的值，即得到三角形结构的交织变量中一行或者一列可以包含的最大比特数，从而确定出交织变量。以E＝116为例，本步骤中得到的T可以为15，那么，在三角形变量中，确定的交织变量是一行或者一列包含的最大比特数为15的交织变量。相应的，芯片可以根据得到的交织变量，获取到该交织变量包含的各个比特位的总数量为120。
可选地，芯片继续根据比特选择过程的输出比特个数E以及第一数量，确定第二数量，第二数量用于指示交织变量中包含的空闲比特位。其中，芯片可以在第一数量的基础上减去E得到第二数量。即，第二数量是，如果在交织变量中填入E个待交织数据后，该交织变量中剩余的空闲比特位的个数。比如，以E＝116为例，上述得到的第一数量为120，那么，第二数量为120减去116的差值，即，第二数量为4。
可选地，芯片根据第二数量，确定交织变量的行高以及交织变量中每行包含的比特数。其中，芯片可以根据第二数量与交织变量的行高之间的对应关系，获取到第二数量对应的交织变量的行高。其中，该行高用于指示在交织变量中填入待交织数据后，实际的三角形结构的交织变量的高度。请参考表1，其示出了本申请一示例性实施例涉及的一种第二数量与交织变量的行高之间的对应关系表。
第二数量 行高
0 T
1至2 T-1
3至5 T-2
6至9 T-3
…… ……
表1
可选地，芯片在得到上述第二数量后，可以通过查询上述表1，得到与第二数量对应的行高。比如，上述E＝116，第一数量＝120，第二数量＝4，那么，芯片得到的行高为15-2＝13行。
可选地，芯片在得到上述行高后，还可以根据第二数量以及行高得到交织变量中每行包含的比特数。比如，在本申请实施例中，在三角形交织结构中，从下往上分别为第一行、第二行、第三行等……，上述E＝116，第一数量＝120，第二数量＝4，那么，交织变量中除去空闲比特位后，剩余的比特位组成的交织变量中的第一行包含的比特数为15，第二行包含的比特数为14，第三行包含的比特数为13，第四行包含的比特数为12……第十二行包含的比特数为4，第十三行包含的比特数为2等等。
可选地，芯片继续根据交织变量的行高以及交织变量中每行包含的比特数，获取交织变量中各个比特位的位置坐标。在一种可能是实现的方式中，交织变量中每行的行号从下向上递增，交织变量中每列的列号从左向右递增；芯片将交织变量中每行的行号获取为交织变量中各个比特位的纵坐标；将交织变量中每列的列号获取为交织变量中各个比特位的横坐标。
请参考图5，其示出了本申请一示例性实施例涉及的一种交织变量中各个比特位的位置坐标的示意图。如图5所示，交织变量中各个比特位的位置坐标分别按照各自的行号、列号表示。其中，第一行至第十三行的行号分别用0-12表示，第一列至第十三列的列号分别用0-14表示。
步骤406，根据交织变量中各个比特位的位置坐标，计算第一地址信息。
其中，目标数据是速率匹配的输出序列中的数据，第一地址信息用于指示目标数据在第一存储数据中的位置。在一种可能实现的方式中，第一地址信息用于指示第一存储数据的比特序列号。可选地，由上述图2所示的方案可知，在进行比特交织后，交织变量中各个比特位的数据按照按列读出，顺序为从下到上，从左到右的方式进行读出，从而生成速率匹配的输出序列。那么，对应于交织变量中任意一个比特位的位置坐标，其中填入的待交织数据就是速率匹配的输出序列中的任意一个数据。该待交织数据通过从存储器中存储的第一存储数据中读取。其中，该读取规则按照比特选择过程的输入比特个数N对K个polar编码结果进行截取，得到N个第一存储数据，将这N个第一存储数据按照行填入规则依次填入至交织变量中的各个比特位中，如上述图1所示。
在本申请中，不需要芯片在交织变量中的各个比特位中重复填入N个第一存储数据，而是通过交织变量中的各个比特位的位置坐标，计算出该比特位在第一存储器中的第一地址信息，从而指示该比特位对应的待交织数据是第一存储器中的第一地址信息对应的数据。
在一种可能实现的方式中，根据交织变量中各个比特位的位置坐标，计算各个比特位中对应的目标数据在第一存储数据中的第一地址信息可以如下：芯片可以根据交织变量中各个比特位的位置坐标，计算各个比特位中对应的目标数据在第一存储数据中的相对地址。
其中，以上述交织变量中各个比特位的位置坐标为(Xn，Yn)，各个比特位中对应的目标数据在第一存储数据中的相对地址用addrn表示，其中，Xn是行号，Yn是列号。芯片根据交织变量中各个比特位的位置坐标，计算各个比特位中对应的目标数据在第一存储数据中的相对地址时，采用如下方式进行计算：
当X0＝0，Y0＝0时，addr0＝0，即位置坐标是(X0，Y0)的相对地址是0，并且，当Yn-1不是每列的最后一个，那么，addrn＝addrn-1+(T-Yn)+Xn；如果Yn-1是每列的最后一个，那么，addrn＝Xn，以此类推计算出各个比特位的位置坐标对应的相对地址。
即，芯片根据交织变量中各个比特位的位置坐标，计算各个比特位中对应的目标数据在第一存储数据中的相对地址时，是按照递归方式计算各个比特位中对应的目标数据在第一存储数据中的相对地址。
可选地，芯片还可以根据速率匹配请求，获取目标偏移量。根据目标偏移量，计算偏移地址，目标偏移量用于指示目标数据在第一存储数据中的相对地址的偏移量；根据相对地址与偏移地址，计算第一地址信息。
其中，目标偏移量也可以包含在速率匹配请求中，由芯片通过速率匹配请求获取到，根据得到的目标偏移量，计算偏移地址。例如，如果该目标偏移量是5，那么，偏移地址也可以是5。在计算出上述相对地址后，可以将相对地址与偏移地址相加，计算出第一地址信息。例如，交织变量中位置坐标为(0,0)对应的相对地址是5，通过目标偏移量得到的偏移地址也可以是5，那么，第一地址信息为10。
步骤407，基于第一地址信息，将第一存储数据中的数据作为目标数据。
可选地，芯片按照交织变量中各个比特的位置坐标，获取第一地址信息后，按照按列读出，顺序为从下到上，从左到右依次获取各个比特的位置坐标对应的第一地址信息，通过第一地址信息将第一存储数据中对应的存储数据，作为速率匹配的输出序列中的各个数据。
综上所述，在芯片接收到对第一存储数据进行速率匹配的请求后，根据该请求获取比特选择过程的输出数据量，并根据比特选择过程的输出数据量，获取目标数据在第一存储数据中的位置，将该位置的第一存储数据作为目标数据读出。本申请根据比特选择过程的输出数据量，获取速率匹配的输出序列中的各个数据在第一存储数据中的位置，从第一存储数据中直接获取速率匹配的输出序列中的各个数据，不需要进行比特交织，从而减少了polar码的速率匹配花费的时间，提高了polar码的速率匹配效率。
另外，本申请实施例通过直接计算第一地址信息的方式，获取第一存储数据中对应第一地址信息的存储数据，不需要上述图2中的第二存储器，减少了对存储空间的需求，降低了存储器的占用空间。
请参考图6，其示出了本申请一示例性实施例提供的一种速率匹配芯片的结构示意图。如图6所示，该速率匹配芯片600中包含坐标计算单元601，第一地址计算单元602，第二地址计算单元603，存储单元604，极化编码单元605，第三地址计算单元606，多路复用单元607。
其中，坐标计算单元601可以用于对交织变量中的各个比特进行坐标表示，上述图4实施例中的步骤406可以由坐标计算单元601执行，此处不再赘述。
第一地址计算单元602用于根据坐标计算单元601中表示后的坐标，计算每个比特对应在存储单元604中的相对地址。第二地址计算单元603用于根据目标偏移量计算偏移地址。第三地址计算单元606用于计算相对地址与偏移地址之和，从而得到每个比特对应在存储单元604中的实际地址，并根据实际地址将速率匹配的输出序列进行读出。其中，上述图4实施例中的步骤406至步骤407可以由第一地址计算单元602，第二地址计算单元603以及第三地址计算单元606执行，此处不再赘述。
极化编码单元605用于执行极化编码，得到编码后的第一存储数据，并将第一存储数据存储到存储单元604中。其中，上述图4实施例中的步骤401至步骤402可以由极化编码单元605执行，此处不再赘述。
存储单元604用于对极化编码单元605编码后的数据进行存储。
多路复用单元607用于接收第三地址计算单元606输出的速率匹配的输出序列。
综上所述，在芯片接收到对第一存储数据进行速率匹配的请求后，根据该请求获取比特选择过程的输出数据量，并根据比特选择过程的输出数据量，获取目标数据在第一存储数据中的位置，将该位置的第一存储数据作为目标数据读出。本申请根据比特选择过程的输出数据量，获取速率匹配的输出序列中的各个数据在第一存储数据中的位置，从第一存储数据中直接获取速率匹配的输出序列中的各个数据，不需要进行比特交织，从而减少了polar码的速率匹配花费的时间，提高了polar码的速率匹配效率。
本申请实施例还提供了一种速率匹配芯片，该速率匹配芯片，用于：
接收速率匹配请求，所述速率匹配请求用于指示对第一存储数据进行速率匹配；
根据所述速率匹配请求，获取比特选择过程的输出数据量；
根据所述比特选择过程的输出数据量，获取第一地址信息，所述第一地址信息用于指示目标数据在所述第一存储数据中的位置；
基于所述第一地址信息，将所述第一存储数据中的数据作为所述目标数据。
可选地，所述输出数据量是比特选择过程的输出比特个数E，所述速率匹配芯片用于：
根据所述比特选择过程的输出比特个数E，获取交织变量中各个比特位的位置坐标，所述交织变量用于指示比特交织得到的交织数据；
根据所述交织变量中各个比特位的位置坐标，计算所述第一地址信息。
可选地，所述速率匹配芯片用于：
根据所述比特选择过程的输出比特个数E，确定第一数量，所述第一数量是所述交织变量包含的所述各个比特位的总数量；
根据所述比特选择过程的输出比特个数E以及所述第一数量，确定第二数量，所述第二数量用于指示所述交织变量中包含的空闲比特位；
根据所述第二数量，确定所述交织变量的行高以及所述交织变量中每行包含的比特数；
根据所述交织变量的行高以及所述交织变量中每行包含的比特数，获取交织变量中各个比特位的位置坐标。
可选地，所述交织变量中每行的行号从下向上递增，所述交织变量中每列的列号从左向右递增；
所述速率匹配芯片用于：
将所述交织变量中每行的行号获取为所述交织变量中各个比特位的纵坐标；
将所述交织变量中每列的列号获取为所述交织变量中各个比特位的横坐标。
可选地，所述速率匹配芯片用于：
根据所述比特选择过程的输出比特个数E，确定所述交织变量；
根据所述交织变量，获取所述第一数量。
可选地，所述速率匹配芯片用于：
根据所述交织变量中各个比特位的位置坐标，计算所述各个比特位中对应的所述目标数据在所述第一存储数据中的相对地址；
根据目标偏移量，计算偏移地址，所述目标偏移量用于指示所述目标数据在所述第一存储数据中的相对地址的偏移量；
根据所述相对地址与所述偏移地址，计算所述第一地址信息。
可选地，所述速率匹配芯片用于：
根据所述交织变量中各个比特位的位置坐标，按照递归方式计算所述各个比特位中对应的所述目标数据在所述第一存储数据中的相对地址。
可选地，所述速率匹配芯片还用于：
在所述根据目标偏移量，计算偏移地址之前，根据所述速率匹配请求，获取所述目标偏移量。
可选地，所述第一地址信息用于指示所述第一存储数据的比特序列号。
可选地，所述速率匹配芯片还用于：在所述接收速率匹配请求之前，根据极化编码器进行编码，获取包含所述比特序列号的所述第一存储数据；
将所述第一存储数据存储。
综上所述，在芯片接收到对第一存储数据进行速率匹配的请求后，根据该请求获取比特选择过程的输出数据量，并根据比特选择过程的输出数据量，获取目标数据在第一存储数据中的位置，将该位置的第一存储数据作为目标数据读出。本申请根据比特选择过程的输出数据量，获取速率匹配的输出序列中的各个数据在第一存储数据中的位置，从第一存储数据中直接获取速率匹配的输出序列中的各个数据，不需要进行比特交织，从而减少了polar码的速率匹配花费的时间，提高了polar码的速率匹配效率。
在可能的实现方式中，本申请实施例还提供了一种终端，该终端包括上述实施例所述的芯片。示例性地，终端可以是指用户设备(User Equipment，UE)、接入终端、用户单元、用户站、移动站、移动台、远方站、远程终端、移动设备、手机、用户终端、无线通信设备、用户代理或用户装置、蜂窝电话、无绳电话、会话启动协议(Session InitiationProtocol，SIP)电话、无线本地环路(Wireless Local Loop，WLL)站、个人数字处理(Personal Digital Assistant，PDA)、具有无线通信功能的手持设备、计算设备或连接到无线调制解调器的其它处理设备、车载设备、可穿戴设备，NR网络中的终端设备或者未来演进的陆上公用移动通信网(Public Land Mobile Network，PLMN)网络中的终端等。本申请实施例对终端的类型不作限定。
应理解，本申请实施例的技术方案可以应用于各种通信系统，例如：NR(NewRadio，新空口)系统、LTE(Long Term Evolution，长期演进)系统、3GPP(the thirdGeneration Partnerip Project，第三代合作伙伴计划)、GSM(Global System of MobileCommunication，全球移动通讯)系统、UMTS(Universal Mobile TelecommunicationSystem，通用移动通信系统)等。
应当理解的是，在本文中提及的“多个”是指两个或两个以上。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。字符“/”一般表示前后关联对象是一种“或”的关系。
以上所述仅为本申请的示例性实施例，并不用以限制本申请，凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (12)

1.一种速率匹配方法，其特征在于，所述方法应用于芯片中，所述方法包括：
接收速率匹配请求，所述速率匹配请求用于指示对第一存储数据进行速率匹配；
根据所述速率匹配请求，获取比特选择过程的输出数据量；
根据所述比特选择过程的输出数据量，获取第一地址信息，所述第一地址信息用于指示目标数据在所述第一存储数据中的位置；
基于所述第一地址信息，将所述第一存储数据中的数据作为所述目标数据。
2.根据权利要求1所述的方法，其特征在于，所述输出数据量是比特选择过程的输出比特个数E，所述根据所述比特选择过程的输出数据量，获取第一地址信息，包括：
根据所述比特选择过程的输出比特个数E，获取交织变量中各个比特位的位置坐标，所述交织变量用于指示比特交织得到的交织数据；
根据所述交织变量中各个比特位的位置坐标，计算所述第一地址信息。
3.根据权利要求2所述的方法，其特征在于，所述根据所述比特选择过程的输出比特个数E，获取交织变量中各个比特位的位置坐标，包括：
根据所述比特选择过程的输出比特个数E，确定第一数量，所述第一数量是所述交织变量包含的所述各个比特位的总数量；
根据所述比特选择过程的输出比特个数E以及所述第一数量，确定第二数量，所述第二数量用于指示所述交织变量中包含的空闲比特位；
根据所述第二数量，确定所述交织变量的行高以及所述交织变量中每行包含的比特数；
根据所述交织变量的行高以及所述交织变量中每行包含的比特数，获取交织变量中各个比特位的位置坐标。
4.根据权利要求3所述的方法，其特征在于，所述交织变量中每行的行号从下向上递增，所述交织变量中每列的列号从左向右递增；
所述根据所述交织变量的行高以及所述交织变量中每行包含的比特数，获取交织变量中各个比特位的位置坐标，包括：
将所述交织变量中每行的行号获取为所述交织变量中各个比特位的纵坐标；
将所述交织变量中每列的列号获取为所述交织变量中各个比特位的横坐标。
5.根据权利要求3所述的方法，其特征在于，所述根据所述比特选择过程的输出比特个数E，确定第一数量，包括：
根据所述比特选择过程的输出比特个数E，确定所述交织变量；
根据所述交织变量，获取所述第一数量。
6.根据权利要求2所述的方法，其特征在于，所述根据所述交织变量中各个比特位的位置坐标，计算所述第一地址信息，包括：
根据所述交织变量中各个比特位的位置坐标，计算所述各个比特位中对应的所述目标数据在所述第一存储数据中的相对地址；
根据目标偏移量，计算偏移地址，所述目标偏移量用于指示所述目标数据在所述第一存储数据中的相对地址的偏移量；
根据所述相对地址与所述偏移地址，计算所述第一地址信息。
7.根据权利要求6所述的方法，其特征在于，所述根据所述交织变量中各个比特位的位置坐标，计算所述各个比特位中对应的所述目标数据在所述第一存储数据中的相对地址，包括：
根据所述交织变量中各个比特位的位置坐标，按照递归方式计算所述各个比特位中对应的所述目标数据在所述第一存储数据中的相对地址。
8.根据权利要求6所述的方法，其特征在于，在所述根据目标偏移量，计算偏移地址之前，还包括：
根据所述速率匹配请求，获取所述目标偏移量。
9.根据权利要求1至8任一所述的方法，其特征在于，所述第一地址信息用于指示所述第一存储数据的比特序列号。
10.根据权利要求1至8任一所述的方法，其特征在于，在所述接收速率匹配请求之前，所述方法还包括：
根据极化编码器进行编码，获取包含所述比特序列号的所述第一存储数据；
将所述第一存储数据存储。
11.一种速率匹配的芯片，其特征在于，所述速率匹配芯片用于执行如权利要求1至10任一所述的速率匹配方法。
12.一种终端，其特征在于，所述终端包括如权利要求11所述的芯片。
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