CN113472363A - 编码方法及装置 - Google Patents

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Abstract

本申请实施例提供一种编码方法及装置，该方法包括：获取待编码比特序列，先对所述待编码比特序列进行极化编码，得到第一比特序列，再对所述第一比特序列进行卷积码编码，得到第二比特序列，并输出所述第二比特序列。上述过程中，由于在极化编码之后级联卷积码编码，使得对待编码比特序列的编码过程更加充分，从而能够提升译码性能。

Description

编码方法及装置
技术领域
本申请涉及通信技术领域，尤其涉及一种编码方法及装置。
背景技术
通信系统通常采用信道编译码(forward error correction，FEC)提高数据传输的可靠性，以保证通信的质量。土耳其教授Arikan提出的极化码(Polar codes)是第一个理论上可以达到香农容量且具有低编译码复杂度的好码。因此，Polar码具有很大的发展和应用前景。
Polar码的编码过程为x＝u·Fn。其中，u是长度为n的二进制向量，Fn为克罗内克(Kronecker)变换矩阵，同时也是极化码的生成矩阵G。其中，
Figure BDA0002434100030000011
为n个矩阵
Figure BDA0002434100030000012
的克罗内克乘积。通过该方法生成的编码，会产生极化现象，可以通过串行抵消(successive cancellation，SC)译码方法来译码。
然而，现有的Polar码编码方法，其译码性能还有待提高。
发明内容
本申请实施例提供一种编码方法及装置，能够提升译码性能。
第一方面，本申请实施例提供一种编码方法，包括：获取待编码比特序列；对所述待编码比特序列进行极化编码，得到第一比特序列；对所述第一比特序列进行卷积码编码，得到第二比特序列；输出所述第二比特序列。
在上述过程中，先对待编码比特序列进行极化编码，得到第一比特序列，然后再对第一比特序列进行卷积码编码，得到第二比特序列。由于在极化编码之后级联卷积码编码，使得对待编码比特序列的编码过程更加充分，从而能够提升译码性能。
在一种可能的实施方式中，所述卷积码编码通过前馈移位寄存器实现；其中，所述前馈移位寄存器包括m个寄存器和k个抽头，所述m个寄存器的初始比特为所述第一比特序列的最后m个比特，所述k为奇数。
在上述过程中，前馈移位寄存器满足如下两个条件：抽头的数量k为奇数；m个寄存器中的初始比特为第一比特序列的最后m个比特，能够保证编码结果能够被接收设备成功译出。
在一种可能的实施方式中，所述第二比特序列中的每个比特是通过对所述k个抽头所抽取的比特进行模2求和运算得到的。
在一种可能的实施方式中，所述第一比特序列的长度为n，n>m；所述对所述第一比特序列进行卷积码编码，得到第二比特序列，包括：将所述第一比特序列中的最后m个比特，初始化至所述m个寄存器中，并对所述k个抽头所抽取的比特进行模2求和运算，得到输出比特x0；按照所述第一比特序列中的比特顺序，对所述m个寄存器中的比特进行第i次移位更新，并针对所述第i次移位更新后的所述k个抽头所抽取的比特进行模2求和运算，得到所述第i次移位更新对应的输出比特xi，i依次取1、2、……、n-1；所述第二比特序列为x＝{x0,x1,x2,…,xn-1}。
在一种可能的实施方式中，对所述m个寄存器中的比特进行第i次移位更新，包括：将所述m个寄存器中的比特右移一位。
在上述过程中，通过对前馈移位寄存器进行初始化和移位更新的过程，可以准确地将第一比特序列卷积编码为第二比特序列，提升编码效果，并提升译码性能。
在一种可能的实施方式中，所述m为大于或者等于5的正整数。
通过将m设置为大于或者等于5的正整数，能够提升对第一比特序列的编码效果，提升译码性能。
在一种可能的实施方式中，所述卷积码编码为咬尾卷积码编码；其中，所述咬尾卷积码对应的多项式中，系数1的数量为奇数。
由于咬尾卷积码编码把待编码比特的最后几个比特作为寄存器的初始状态，迫使每次编码起始和终止于相同的状态，这样可以提高编码效率。
在一种可能的实施方式中，所述第二比特序列的长度与所述第一比特序列的长度相同。
第二方面，本申请实施例提供一种编码装置，包括：获取模块、第一编码模块、第二编码模块和输出模块，其中，
获取模块，用于获取待编码比特序列；第一编码模块，用于对所述待编码比特序列进行极化编码，得到第一比特序列；第二编码模块，用于对所述第一比特序列进行卷积码编码，得到第二比特序列；输出模块，用于输出所述第二比特序。
在一种可能的实施方式中，所述卷积码编码通过前馈移位寄存器实现；其中，所述前馈移位寄存器包括m个寄存器和k个抽头，所述m个寄存器的初始比特为所述第一比特序列的最后m个比特，所述k为奇数。
在一种可能的实施方式中，所述第二比特序列中的每个比特是通过对所述k个抽头所抽取的比特进行模2求和运算得到的。
在一种可能的实施方式中，所述第一比特序列的长度为n，n>m；所述第二编码模块具体用于：将所述第一比特序列中的最后m个比特，初始化至所述m个寄存器中，并对所述k个抽头所抽取的比特进行模2求和运算，得到输出比特x0；按照所述第一比特序列中的比特顺序，对所述m个寄存器中的比特进行第i次移位更新，并针对所述第i次移位更新后的所述k个抽头所抽取的比特进行模2求和运算，得到所述第i次移位更新对应的输出比特xi，i依次取1、2、……、n-1；所述第二比特序列为x＝{x0,x1,x2,…,xn-1}。
在一种可能的实施方式中，所述第二编码模块具体用于：将所述m个寄存器中的比特右移一位。
在一种可能的实施方式中，所述m为大于或者等于5的正整数。
在一种可能的实施方式中，所述卷积码编码为咬尾卷积码编码；其中，所述咬尾卷积码对应的多项式中，系数1的数量为奇数。
在一种可能的实施方式中，所述第二比特序列的长度与所述第一比特序列的长度相同。
第三方面，本申请实施例提供一种编码装置，包括：存储器和处理器，所述存储器用于存储计算机程序，所述处理器运行所述计算机程序执行如第一方面任一项所述的编码方法。
在一种可能的实施方式中，所述存储器和所述处理器集成在一起。
第四方面，本申请实施例提供一种编码装置，包括：输入接口、逻辑电路和输出接口，其中，
所述输入接口，用于获取待编码比特序列；
所述逻辑电路，用于对所述待编码比特序列进行极化编码，得到第一比特序列，并对所述第一比特序列进行卷积码编码，得到第二比特序列；
所述输出接口，用于输出所述第二比特序列。
在一些可能的实施方式中，所述逻辑电路还用于执行如第一方面任意一种可行的实现方式中的编码方法。
第五方面，本申请实施例提供一种存储介质，所述存储介质包括计算机程序，所述计算机程序用于实现如第一方面任一项所述的编码方法。
本申请实施例提供的编码方法及装置，该方法包括：获取待编码比特序列，先对所述待编码比特序列进行极化编码，得到第一比特序列，再对所述第一比特序列进行卷积码编码，得到第二比特序列，并输出所述第二比特序列。上述过程中，由于在极化编码之后级联卷积码编码，使得对待编码比特序列的编码过程更加充分，从而能够提升译码性能。
附图说明
图1为本申请实施例涉及的通信系统的架构示意图；
图2为本申请实施例提供的信息传输的流程示意图；
图3为本申请实施例中Polar码的编码过程的示意图；
图4为本申请实施例提供的编码方法的流程示意图；
图5为本申请实施例提供的一种级联编码过程的示意图；
图6为本申请实施例提供的一种前馈移位寄存器的示意图；
图7A至图7H为本申请实施例提供的采用前馈移位寄存器进行卷积码编码的过程示意图；
图8为本申请实施例提供的另一种前馈移位寄存器的示意图；
图9为本申请实施例提供的另一种级联编码过程的示意图；
图10为本申请实施例提供的另一种级联编码过程的示意图；
图11为本申请实施例提供的译码性能的仿真结果示意图；
图12为本申请实施例提供的一种编码装置的结构示意图；
图13为本申请实施例提供的另一种编码装置的结构示意图；
图14为本申请实施例提供的又一种编码装置的结构示意图。
具体实施方式
本申请实施例描述的网络架构以及业务场景是为了说明本申请实施例的技术方案，并不构成对于本申请实施例提供的技术方案的限定。本领域普通技术人员可知，随着网络架构的演变和新业务场景的出现，本申请实施例提供的技术方案对于类似的技术问题，同样适用。
本申请实施例可以应用于无线通信系统，需要说明的是，本申请实施例提及的无线通信系统包括但不限于：全球移动通讯(global system of mobile communication，GSM)系统、码分多址(code division multiple access，CDMA)系统、宽带码分多址(wideband code division multiple access，WCDMA)系统、通用分组无线业务(generalpacket radio service，GPRS)、长期演进(long term evolution，LTE)系统、高级的长期演进LTE-A(LTE advanced)系统、LTE频分双工(frequency division duplex，FDD)系统、LTE时分双工(time division duplex，TDD)、通用移动通信系统(universal mobiletelecommunication system，UMTS)等、第五代移动通信技术(5th generation mobilenetworks，简称5G)通信系统、新空口(new radio，NR)通信系统以及未来的第六代移动通信技术(6th generation mobile networks，简称6G)通信系统、蓝牙系统、WiFI系统、卫星通信系统、设备对设备(device-to-device，D2D)通信系统、机器通信系统、车联网甚至更高级的通信系统等。
本申请涉及的通信装置主要包括网络设备或者终端设备。本申请中的发送设备可以为网络设备，则接收设备为终端设备。本申请中的发送设备为终端设备，则接收设备为网络设备。
在本申请实施例中，终端设备(terminal device)包括但不限于移动台(mobilestation，MS)、移动终端(mobile terminal)、移动电话(mobile telephone)、手机(handset)及便携设备(portable equipment)等，该终端设备可以经无线接入网(radioaccess network，RAN)与一个或多个核心网进行通信，例如，终端设备可以是移动电话(或称为“蜂窝”电话)、具有无线通信功能的计算机等，终端设备还可以是带无线收发功能的电脑、虚拟现实(virtual reality，VR)终端设备、增强现实(augmented reality，AR)终端设备、工业控制(industrial control)中的无线终端、无人驾驶(self driving)中的无线终端、远程医疗(remote medical)中的无线终端、智能电网(smart grid)中的无线终端、运输安全(transportation safety)中的无线终端、智慧城市(smart city)中的无线终端、智慧家庭(smart home)中的无线终端等等。在不同的网络中终端可以叫做不同的名称，例如：用户设备，移动台，用户单元，站台，蜂窝电话，个人数字助理，无线调制解调器，无线通信设备，手持设备，膝上型电脑，无绳电话，无线本地环路台等。为描述方便，本申请中简称为终端设备。
在本申请实施例中，网络设备可以是用于与终端设备进行通信的设备，例如，可以是GSM系统或CDMA中的基站(base transceiver station，BTS)，也可以是WCDMA系统中的基站(nodeB，NB)，还可以是LTE系统中的演进型基站(evolutional nodeB，eNB或eNodeB)，在新空口(new radio，NR)网络中收发点(transmission reception point，TRP)或者下一代节点B(generation nodeB，gNB)，或者该网络设备可以为卫星、中继站、接入点、车载设备、可穿戴设备以及5G网络中的网络侧设备、基站或未来演进的公共陆地移动网络(publicland mobile network，PLMN)中的网络设备等，或者在其他多种技术融合的网络中的网络设备。需要说明的是，当本申请实施例的方案应用于未来可能出现的其他系统时，基站、终端的名称可能发生变化，但这并不影响本申请实施例方案的实施。
本申请实施例涉及通信场景下，用于提高信息传输可靠性，保证通信质量的信道编解码技术，可以应用于对信息进行编码和译码的场景，例如可以应用于对增强型移动宽带(enhanced mobile broad band，eMBB)上行控制信息和下行控制信息进行编码和译码的场景，也可应用于其他场景，例如应用于通信标准TS 36.212的5.1.3的信道编码(channelcoding)、上行控制信息、下行控制信息以及Sidelink信道的信道编码部分，本申请实施例不做限定。
本申请实施例不仅适应于无线通信，还适用于有线通信、数据存储等一些列需要编解码的应用场景，对于本申请实施例所适用的场景，本实施例此处不再赘述。
图1为本申请实施例涉及的通信系统的架构示意图，如图1所示，本申请的通信系统可以包括发送设备和接收设备。
可选的，当发送设备为终端设备时，则接收设备为网络设备。当发送设备为网络设备时，则接收设备为终端设备。
发送设备也可以称为编码端。发送设备中包括编码器，发送设备可以通过编码器进行编码，并将编码后的序列通过信道传输至接收设备。
接收设备也可以称为译码端。接收设备中包括译码器，接收设备可以通过译码器对接收到的序列进行译码。
需要说明的是，图1只是以示例的形式示意一种通信系统的架构图，并非对通信系统的架构图的限定。
图2为本申请实施例提供的信息传输的流程示意图。如图2所示，在信息传输的过程中，发送设备对待发送信息(也可以称为信息比特序列、待编码比特序列或者信源)进行信源编码以及信道编码，得到编码后比特序列。编码后比特经数字调制后在信道上传输至接收设备。接收设备对接收到的序列进行数字解调得到待译码比特序列(即上述的编码后比特序列)。接着，接收设备对待译码比特序列进行信道译码、信源译码得到译码后的信息(也可以称为译码后比特序列或者信宿)。其中，信道编译码(forward error correction，FEC)是通信系统关键技术之一，对信息传输的可靠性、系统灵敏性、抗干扰能力等起到至关重要的作用。
目前，在5G移动通信系统，采用的编码方式主要为Polar(极化)码编码方式。Polar码是第一个理论上可以达到香农容量且具有低编译码复杂度的好码。因此，Polar码具有很大的发展和应用前景。
其中，Polar码的编码过程为x＝u·Fn。其中，u是长度为n的二进制向量，Fn为克罗内克(Kronecker)变换矩阵，同时也是极化码的生成矩阵G。其中，
Figure BDA0002434100030000051
为n个矩阵
Figure BDA0002434100030000052
的克罗内克乘积。通过该方法生成的编码，会产生极化现象，可以通过串行抵消(successive cancellation，SC)译码方法来译码。利用极化现象，将u中的一部分比特经过一个等效高可靠信道并以高概率被译出，剩下的比特经过一个等效低可靠信道并以低概率被译出。相应的，将高可靠信道用于信息传输，将低可靠信道对应的比特置零(冻结)，不传输数据。
Polar码的编码过程中，u中的一部分比特用来携带信息，称为信息比特，这些比特的索引的集合记作A；另外的一部分比特置为收发端预先约定的固定值，称之为冻结比特(固定比特)，其索引的集合用A的补集Ac表示。不失一般性，这些冻结比特通常被设为0。但是，应理解，只需要收发端预先约定，冻结比特可以被任意设置。
Polar码基于串行抵消(successive cancellation，SC)译码算法或串行抵消列表(SC list，SCL)译码算法等进行译码。其中，SC译码算法，即从第1个比特开始顺序译码。串行抵消列表(successive cancellation list，SCL)译码算法是对SC译码算法的改进，在每个比特保留多个候选译码路径，完成全部比特的译码后根据一定准则对列表中所有候选译码路径进行选择，得到最终译码结果。
图3为本申请实施例中Polar码的编码过程的示意图。如图3所示，将{u1,u2,u3,u5}设置为冻结比特，将{u4，u6，u7，u8}设置为信息比特。将长度为4的信息向量中的4位信息比特编码成长度为8的编码后比特{x1，x2，x3，x4，x5，x6，x7，x8}。示例性的，图3中冻结比特全部设置为0。圆加符号表示模2加法。在上述编码后，将编码后比特经过调制后从噪声信道发出。
然而，上述的Polar码编码方法，其译码性能还有待提高。为此，本申请实施例提供一种级联编码方法，将Polar编码和卷积码编码进行级联，先对待编码信息比特进行Polar编码得到第一比特序列，然后再对第一比特序列进行卷积码编码，得到第二比特序列，将第二比特序列作为编码结果进行输出，从而提升译码性能。
下面以具体地实施例对本申请的技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例不再赘述。
图4为本申请实施例提供的编码方法的流程示意图。本实施例的方法由发送设备(编码端)执行。如图4所示，本实施例的方法，可以包括：
S401：获取待编码比特序列。
其中，待编码比特序列可以是发送设备待发送的信息比特的序列。信息比特是指用于携带信息的比特。
S402：对待编码比特序列进行极化编码，得到第一比特序列。
发送设备对待编码比特序列进行极化(Polar)编码的过程，可以采用现有的Polar编码方法，此处不作详述。
示例性的，发送设备将待编码比特序列作为信息比特，对信息比特和冻结比特进行Polar编码，编码后得到第一比特序列。本实施例对信息比特和冻结比特进行编码所采用的编码构造方式不做特别限制。
应理解，第一比特序列为二进制比特序列。即，第一比特序列中的每个比特取值为0或者1。
S403：对第一比特序列进行卷积码编码，得到第二比特序列。
S404：输出第二比特序列。
第一比特序列是对待编码比特序列进行Polar编码之后得到的比特序列。本实施例中，得到第一比特序列之后，再对第一比特序列进行卷积码编码，得到第二比特序列，将第二比特序列作为最终的编码结果进行输出。
本实施例中，通过在Polar编码之后级联卷积码编码，得到编码结果，使得对待编码比特序列的编码更加充分，从而能够提升译码性能。
一种可能的实施方式中，S403中的卷积码编码可以通过前馈移位寄存器实现。
也就是说，发送设备在进行信道编码时，可以通过在polar编码之后级联前馈移位寄存器来实现。图5为本申请实施例提供的一种级联编码过程的示意图。如图5所示，对待编码比特序列进行polar编码，得到第一比特序列。采用前馈移位寄存器对第一比特序列进行卷积码编码，得到第二比特序列，将第二比特序列作为编码结果。
其中，前馈移位寄存器包括m个寄存器和k个抽头。图6为本申请实施例提供的一种前馈移位寄存器的示意图。示例性的，图6中假设前馈移位寄存器中包括6个寄存器和3个抽头，即m＝6，k＝3。
结合图6，第一比特序列中的比特被移位至前馈移位寄存器中，以对寄存器中的比特进行更新。抽头1用于抽取寄存器2中的比特，抽头2用于抽取寄存器3中的比特，抽头3用于抽取寄存器6中的比特。对上述3个抽头所抽取的比特进行模2求和运算，得到的运算结果即为第二比特序列中的一个比特。
应理解，第二比特序列为二进制比特序列。即，第二比特序列中的每个比特取值为0或者1。
可选的，所述第二比特序列的长度与所述第一比特序列的长度相同。即，假设第一比特序列中包括n个比特，采用前馈移位寄存器对第一比特序列进行卷积码编码，得到的第二比特序列中也包括n个比特。
本实施例中，为了保证编码结果能够被接收设备成功译出，前馈移位寄存器需要满足如下条件：
条件1：抽头的数量k为奇数。
条件2：m个寄存器中的初始比特为第一比特序列的最后m个比特。
下面首先对采用前馈移位寄存器对第一比特序列进行卷积编码的过程进行描述，然后再对前馈移位寄存器所需满足的上述两个条件进行解释。
一种可能的实施方式中，可以采用如下方式对第一比特序列进行卷积编码得到第二比特序列：
将第一比特序列中的最后m个比特，初始化至所述m个寄存器中，并对所述k个抽头所抽取的比特进行模2求和运算，得到输出比特x0。
按照第一比特序列中的比特顺序，对所述m个寄存器中的比特进行第i次移位更新，并针对所述第i次移位更新后的所述k个抽头所抽取的比特进行模2求和运算，得到所述第i次移位更新对应的输出比特xi，i依次取1、2、……、n-1。
可选的，在进行第i次移位更新时，将m个寄存器中的比特依次右移一位。即，最左侧寄存器中的比特是从第一比特序列中新移入的比特，其余寄存器中的比特依次右移一位，最右侧寄存器中的比特被移出。
经过上述初始化和移位更新的过程，得到的输出比特序列x＝{x0，x1，x2，…，xn-1}，即为第二比特序列。也就是说，第二比特序列中的每个比特是通过对所述k个抽头所抽取的比特进行模2求和运算得到的。
下面结合图7A至图7H对第一比特序列进行卷积码编码的过程进行举例说明。
图7A至图7H为本申请实施例提供的采用前馈移位寄存器进行卷积码编码的过程示意图。假设第一比特序列为p＝{p0，p1，p2，p3,p4,p5,p6,p7}＝{1，1，1，0，0,0，1,1}，以图6所示的前馈移位寄存器为例，对第一比特序列进行卷积码编码的过程进行举例说明。
(1)采用第一比特序列的最后6个比特{p2，p3,p4，p5，p6,p7}，对6个寄存器进行初始化。其中，按照上述6个比特由后到前的顺序依次对6个寄存器进行初始化，即，用p7初始化寄存器1，用p6初始化寄存器2，用p5初始化寄存器3，用p4初始化寄存器4，用p3初始化寄存器5，用p2初始化寄存器6。
例如，参见图7A，按照上述6个比特由由后到前的顺序对6个寄存器依次进行初始化后，寄存器1中的比特为1，寄存器2中的比特为1，寄存器3中的比特为0，寄存器4中的比特为0，寄存器5中的比特为0，寄存器6中的比特为1。在该初始状态下，抽头1抽取寄存器2中的比特1，抽头2抽取寄存器3中的比特0，抽头3抽取寄存器6中的比特1，对上述3个抽头所抽取的比特进行模2求和运算，得到的输出比特为：x0＝0。
上述的步骤(1)描述的是对6个寄存器进行初始化的过程。下面的步骤(2)至(8)描述的是按照第一比特序列中的比特顺序，对6个寄存器进行移位更新的过程。
(2)对6个寄存器中的比特进行第1次移位更新。参见图7B，将第一比特序列中的p0移入寄存器1，其余寄存器中的比特依次右移一位。这时，寄存器6中的比特被移出。
经过第1次移位更新之后，寄存器1中的比特为1，寄存器2中的比特为1，寄存器3中的比特为1，寄存器4中的比特为0，寄存器5中的比特为0，寄存器6中的比特为0。在该移位更新后的状态下，抽头1抽取寄存器2中的比特1，抽头2抽取寄存器3中的比特1，抽头3抽取寄存器6中的比特0，对上述3个抽头所抽取的比特进行模2求和运算，得到的输出比特为：x1＝0。
(3)对6个寄存器中的比特进行第2次移位更新。参见图7C，将第一比特序列中的p1移入寄存器1，其余寄存器中的比特依次右移一位。这时，寄存器6中的比特被移出。
经过第2次移位更新之后，寄存器1中的比特为1，寄存器2中的比特为1，寄存器3中的比特为1，寄存器4中的比特为1，寄存器5中的比特为0，寄存器6中的比特为0。在该移位更新后的状态下，抽头1抽取寄存器2中的比特1，抽头2抽取寄存器3中的比特1，抽头3抽取寄存器6中的比特0，对上述3个抽头所抽取的比特进行模2求和运算，得到的输出比特为：x2＝0。
(4)对6个寄存器中的比特进行第3次移位更新。参见图7D，将第一比特序列中的p2移入寄存器1，其余寄存器中的比特依次右移一位。这时，寄存器6中的比特被移出。
经过第3次移位更新之后，寄存器1中的比特为1，寄存器2中的比特为1，寄存器3中的比特为1，寄存器4中的比特为1，寄存器5中的比特为1，寄存器6中的比特为0。在该移位更新后的状态下，抽头1抽取寄存器2中的比特1，抽头2抽取寄存器3中的比特1，抽头3抽取寄存器6中的比特0，对上述3个抽头所抽取的比特进行模2求和运算，得到的输出比特为：x3＝0。
(5)对6个寄存器中的比特进行第4次移位更新。参见图7E，将第一比特序列中的p3移入寄存器1，其余寄存器中的比特依次右移一位。这时，寄存器6中的比特被移出。
经过第4次移位更新之后，寄存器1中的比特为0，寄存器2中的比特为1，寄存器3中的比特为1，寄存器4中的比特为1，寄存器5中的比特为1，寄存器6中的比特为1。在该移位更新后的状态下，抽头1抽取寄存器2中的比特1，抽头2抽取寄存器3中的比特1，抽头3抽取寄存器6中的比特1，对上述3个抽头所抽取的比特进行模2求和运算，得到的输出比特为：x4＝1。
(6)对6个寄存器中的比特进行第5次移位更新。参见图7F，将第一比特序列中的p4移入寄存器1，其余寄存器中的比特依次右移一位。这时，寄存器6中的比特被移出。
经过第5次移位更新之后，寄存器1中的比特为0，寄存器2中的比特为0，寄存器3中的比特为1，寄存器4中的比特为1，寄存器5中的比特为1，寄存器6中的比特为1。在该移位更新后的状态下，抽头1抽取寄存器2中的比特0，抽头2抽取寄存器3中的比特1，抽头3抽取寄存器6中的比特1，对上述3个抽头所抽取的比特进行模2求和运算，得到的输出比特为：x5＝0。
(7)对6个寄存器中的比特进行第6次移位更新。参见图7G，将第一比特序列中的p5移入寄存器1，其余寄存器中的比特依次右移一位。这时，寄存器6中的比特被移出。
经过第6次移位更新之后，寄存器1中的比特为0，寄存器2中的比特为0，寄存器3中的比特为0，寄存器4中的比特为1，寄存器5中的比特为1，寄存器6中的比特为1。在该移位更新后的状态下，抽头1抽取寄存器2中的比特0，抽头2抽取寄存器3中的比特0，抽头3抽取寄存器6中的比特1，对上述3个抽头所抽取的比特进行模2求和运算，得到的输出比特为：x6＝1。
(8)对6个寄存器中的比特进行第7次移位更新。参见图7H，将第一比特序列中的p6移入寄存器1，其余寄存器中的比特依次右移一位。这时，寄存器6中的比特被移出。
经过第7次移位更新之后，寄存器1中的比特为1，寄存器2中的比特为0，寄存器3中的比特为0，寄存器4中的比特为0，寄存器5中的比特为1，寄存器6中的比特为1。在该移位更新后的状态下，抽头1抽取寄存器2中的比特0，抽头2抽取寄存器3中的比特0，抽头3抽取寄存器6中的比特1，对上述3个抽头所抽取的比特进行模2求和运算，得到的输出比特为：x7＝1。
上述步骤(1)至(8)得到的输出比特序列即为第二比特序列，即，第二比特序列x＝{x0，x1，x2，…，xn-1}＝{0，0,0,0,1，0，1，1}。
由图7A至图7H所示的编码过程可知，采用移位寄存器对第一比特序列p＝{p0,p1，p2,p3,p4,p5，p6，p7}＝{1,1,1,0,0,0,1,1}进行卷积码编码，得到的编码结果为第二比特序列x＝{x0,x1,x2,…,xn-1}＝{0,0,0,0,1,0,1,1}。
本实施例中，当S403中的卷积码编码通过前馈移位寄存器实现时，可以根据卷积码编码的生成多项式来确定移位寄存器的结构，或者说，移位寄存器可以通过卷积码编码的生成多项式来表示。
其中，卷积码编码的生成多项式可以采用二进制表示形式，还可以采用八进制表示形式，或者，十进制表示形式，或者，16进制表示形式。
当采用二进制表示形式时，可以根据二进制表示形式中的比特数量，确定出前馈移位寄存器中寄存器的个数，可以根据二进制表示形式中比特1的位置和数量，确定出前馈移位寄存器中抽头的位置和数量。
以卷积码编码的生成多项式G(X)＝X6+X4+X3+X+1为例，首先将该生成多项式转换为二进制表示形式。多项式中X的最高次幂为6，则二进制表示中共有7个比特，从左到右每个比特分别为多项式中X的6、5、4、3、2、1、0次幂对应的系数。因此，该生成多项式对应的二进制表示形式为1011011。该生成多项式对应的16进制表示形式为5B。
上述卷积码编码的生成多项式对应的前馈移位寄存器可以采用图8所示的结构。图8为本申请实施例提供的另一种前馈移位寄存器的示意图。上述多项式的二进制表示形式(1011011)中比特数量为7，则可以确定移位寄存器中寄存器的数量为6。参见图8，移位寄存器中包括寄存器1、寄存器2、寄存器3、寄存器4、寄存器5、寄存器6。该二进制表示形式(1011011)中从左到右第1、3、4、6、7个比特为1，则可以确定出移位寄存器中包括5个抽头，分别位于寄存器1、寄存器3、寄存器4、寄存器6之前，以及寄存器6之后。因此，根据卷积码编码的生成多项式G(X)＝X6+X4+X3+X+1，确定出的移位寄存器的结构如图8所示。或者说，图8所示的移位寄存器可以采用二进制多项式1011011表示。
类似的，图6所示的移位寄存器可以采用二进制多项式0011001表示。
当采用八进制表示形式，或者，十进制表示形式，或者，16进制表示形式时，可以将上述表示形式转换为二进制表示形式，进而根据二进制表示形式确定出前馈移位寄存器中的寄存器的数量以及抽头的位置和数量。
可选的，本实施例中可以采用如下多项式表示的移位寄存器，下述各项所表示的移位寄存器中均满足抽头数量为奇数：
23,25,31,37,3B,3D
43,4F,6D,79,57,59,5B,5F,75
12D,16F,199,1C3,1CF
847,A31,AA7,C57,C6D,CDF,D03,D41,D6F,D7B,DF5,F37,FE9
1173F,13425,1458F,14CF7,14D69,15483,16353,17835,178D1,178EB,19E61,1A1FD,1AE97,1AF93,1D4F3,1D5F1,1F687
需要说明的是，上述多项式采用的是16进制的表示形式。能够理解，上述多项式还可以采用其他进制来表示，此处不作列举。另外，上述列举的多项式仅为一些可能的示例，并不构成对本申请实施例中移位寄存器的限定。实际应用中，发送设备和接收设备根据约定选择相同的移位寄存器即可。
可选的，将上述十六进制表示形式转化为二进制表示形式后，按照从左到右的比特顺序或者按照从右到左的比特顺序均可以作为卷积码编码的生成多项式。例如，以16进制表示形式23为例，其转换为二进制表示形式为：00100011。可以将00100011作为卷积码编码的生成多项式，还可以将11000100作为卷积码编码的生成多项式。或者说，可以用00100011来表示前馈移位寄存器，还可以用11000100来表示前馈移位寄存器。
可选的，前馈移位寄存器中寄存器的数量为m，m为大于或者等于5的整数。
根据上述前馈移位寄存器的编码过程，当寄存器的数量m较大时，能够提升对第一比特序列的编码效果，提升译码性能。
可选的，前馈移位寄存器中寄存器的数量为m，m为大于或者等于5的质数。
通过将前馈移位寄存器中的寄存器数量设置为质数，能够提升译码的性能。
一种可能的实施方式中，S403中的卷积码编码可以为咬尾卷积码(tail bitingCC，TBCC)编码。咬尾卷积码编码把待编码比特的最后几个比特作为寄存器的初始状态，迫使每次编码起始和终止于相同的状态，这样可以提高编码效率。
图9为本申请实施例提供的另一种级联编码过程的示意图。如图9所示，对待编码比特序列进行Polar编码，得到第一比特序列。对第一比特序列进行咬尾卷积码编码，得到第二比特序列，将第二比特序列作为编码结果。
可选的，咬尾卷积码编码也可以通过前馈移位寄存器实现。其中，前馈移位寄存器中的寄存器的数量以及抽头的位置和数量，可以通过咬尾卷积码对应的多项式确定。例如，将多项式转换为二进制表示形式，可以根据二进制表示形式中比特数量确定出前馈移位寄存器中寄存器的个数，可以根据二进制表示形式中比特1的位置和数量确定出前馈移位寄存器中抽头的位置和数量。
例如，假设咬尾卷积码编码的生成多项式为G(X)＝X6+X4+X3+X+1，将该生成多项式转换为二进制表示形式为1011011，根据该二进制表示形式确定出的移位寄存器的结构如图8所示。
应理解，采用图8所示的移位寄存器对第一比特序列进行咬尾卷积码编码的过程与图7所示类似，此处不作赘述。
本实施例中，当采用咬尾卷积码编码时，由于咬尾卷积码编码本身已经限制了把待编码比特的最后几个比特作为寄存器的初始状态，相当于满足上述的条件2。为了保证编码结果能够被接收设备成功译出，本实施例中，当采用咬尾卷积码编码时，咬尾卷积码对应的多项式中，系数1的数量为奇数，或者说，咬尾卷积码对应的多项式二进制表示中，比特1的数量为奇数。这样，相当于也满足上述的前馈移位寄存器的条件1。
因此，本实施例中在Polar编码之后级联咬尾卷积码编码时，只要尾卷积码对应的多项式中，系数1的数量为奇数，或者说，咬尾卷积码对应的多项式二进制表示中，比特1的数量为奇数，即可保证编码结果能够被接收设备成功译出。
示例性的，例如咬尾卷积码对应的多项式为G(X)＝X6+X4+X3+X+1，该多项式中X的6次幂项、4次幂项、3次幂项、1次幂项、0次幂项对应的系数为1，X的5次幂项、2次幂项对应的系数为0。可见，系数1的数量为5。该多项式的二进制表示为1011011，其中比特1的数量为5。因此，本实施例中，在Polar编码之后级联上述多项式对应的咬尾卷积码编码，得到的编码结果可以被接收设备成功译出。
上述任一实施例中，前馈移位寄存器均需要满足条件1和条件2。下面对前馈移位寄存器需要满足的两个条件进行解释。
针对条件1：前馈移位寄存器中抽头的数量k为奇数。
根据图5所示的级联编码过程，假设polar码编码对应的编码矩阵为G，前馈移位寄存器对应的编码矩阵为P，则整个级联编码对应的编码矩阵Q＝G*P。
假设第一比特序列(即Polar编码后的比特序列)的长度为8，则polar编码的编码矩阵G如下所示：
Figure BDA0002434100030000111
由上述的polar编码的编码矩阵G可知，由于G中存在全为1的行，如果该行对应的位置被选为信息比特，若前馈移位寄存器中存在偶数个抽头，前馈移位寄存器对应的编码矩阵P中每列/列存在偶数个1，会使得编码矩阵Q中存在全0行，进而导致译码端进行译码时，无论信噪比多高，都会有比特无法被译出。而若前馈移位寄存器中存在奇数个抽头，前馈移位寄存器对应的编码矩阵P中每列/列存在奇数个1，这样编码矩阵Q中不会存在全0行，因此，在译码端进行译码时每个比特都能够被译出。
下面分别针对抽头数量为偶数和奇数两种情况进行举例说明。
(1)前馈移位寄存器中包括偶数个抽头的情况。例如抽头数量为4，假设前馈移位寄存器的生成多项式采用二进制表示为：101011。
若采用该前馈移位寄存器对第一比特序列进行卷积码编码，将该前馈移位寄存器中的初始比特设置为第一比特序列的最后m个比特，则该前馈移位寄存器对应的编码矩阵P1如下所示：
Figure BDA0002434100030000112
因此，整个联合编码过程对应的编码矩阵Q1如下所示：
Figure BDA0002434100030000113
上述的编码矩阵Q1中，最后一行全为0。因此，经过上述联合编码过程得到的编码结果，在译码端进行译码时，无论信噪比多高，都会有一个比特无法被译出。
(2)前馈移位寄存器中包括奇数个抽头的情况。例如抽头数量为5，假设前馈移位寄存器的生成多项式采用二进制表示为：101111。
若采用该前馈移位寄存器对第一比特序列进行卷积码编码，将该前馈移位寄存器中的初始比特设置为第一比特序列的最后m个比特，则该前馈移位寄存器对应的编码矩阵P2如下所示：
Figure BDA0002434100030000121
因此，整个联合编码过程对应的编码矩阵Q2如下所示：
Figure BDA0002434100030000122
上述的编码矩阵Q2中，不存在全0的行。因此，经过上述联合编码过程得到的编码结果，在译码端进行译码时每个比特都能够被译出。
针对条件2：m个寄存器中的初始比特为第一比特序列的最后m个比特。
在译码端采用经典的SCL译码算法进行译码的情况下，如果编码端采用条件2所述的初始化方式，能够使得SCL译码时当前译码信息比特只与之前已经译码得到的信息比特有关。如果编码端不将m个寄存器中的比特初始化为第一比特序列中的最后m个比特，译码端在进行译码时，会使得当前译码信息比特与未译码得出的信息比特有关，从而导致无法采用SCL译码算法进行译码。
在上述任意一个实施例的基础上，本实施例的编码方法还可以包括速率匹配的步骤。
其中，速率匹配是指对信道上的待传输比特序列进行处理，使得处理后的比特序列能够匹配物理信道的承载能力。本实施例中速率匹配步骤可以在S403之后进行。
图10为本申请实施例提供的另一种级联编码过程的示意图。如图10所示，发送设备对待编码比特序列进行polar编码，得到第一比特序列。采用前馈移位寄存器对第一比特序列进行卷积码编码，得到第二比特序列。然后，对第二比特序列进行速率匹配，得到第三比特序列。发送设备将第三比特序列作为编码结果进行输出。例如，发送设备将第三比特序列调制到信道中进行发送。
可选的，本实施例中的速率匹配可以采用基于打孔或者缩短的速率匹配方式。
本实施例中，通过对待编码比特序列进行极化编码和卷积码编码得到的第二比特序列进行速率匹配，使得编码结果能够匹配物理信道的承载能力。
在上述任意一个实施例的基础上，下面，结合图11所示仿真数据，对本申请实施例中的级联编码方法对应的译码性能进行说明。
图11为本申请实施例提供的译码性能的仿真结果示意图。图11中示例了本申请实施例所示的级联编码方式对应的译码性能，以及传统的单独Polar码编码方式对应的译码性能。针对上述两种编码方式，均采用SCL256译码算法进行仿真。图11所示的是在如表1所示的仿真参数下进行仿真测试的结果。
表1
码长N 128
信息比特长度K 64
仿真信道 加性高斯白噪声(additive white gaussian noise，AWGN)
调制方式 正交相移键控(quadrature phase shift keying，QPSK)
译码算法 SCL256
如图11所示，横轴表示信噪比，采用EsN0(即信号功率除以噪声功率，Es指符号功率，N0指噪声功率)表示。纵轴表示误帧率(Frame Error Rate，FER)。在相同EsN0的信道条件下，采用本申请实施例中的级联编码方式得到译码FER均小于采用传统的单独Polar码编码方式得到的译码FER，即，采用本申请实施例中级联编码方式，可以明显的降低译码过程中的误帧率。在达到相同译码FER的情况下，采用本申请实施例中级联编码方式对信道EsN0的要求均低于采用传统的单独Polar码编码方式对信道EsN0的要求，即，采用本申请实施例中级联编码方式，可以明显的降低对信道EsN0的要求。由此可见，本申请实施例提供的级联编码方式能够提升译码性能。
图12为本申请实施例提供的一种编码装置的结构示意图。如图12所示，本实施例提供的编码装置10，可以包括：获取模块11、第一编码模块12、第二编码模块13和输出模块14。
其中，
获取模块11，用于获取待编码比特序列；第一编码模块12，用于对所述待编码比特序列进行极化编码，得到第一比特序列；第二编码模块13，用于对所述第一比特序列进行卷积码编码，得到第二比特序列；输出模块14，用于输出所述第二比特序。
可选的，获取模块11可以执行图4实施例中的S401。
可选的，第一编码模块12可以执行图4实施例中的S402。
可选的，第二编码模块13可以执行图4实施例中的S403。
可选的，输出模块14可以执行图4实施例中的S404。
本申请实施例提供的编码装置10可以执行上述方法实施例所示的技术方案，其实现原理以及有益效果类似此处不再进行赘述。
在一种可能的实施方式中，所述卷积码编码通过前馈移位寄存器实现；其中，所述前馈移位寄存器包括m个寄存器和k个抽头，所述m个寄存器的初始比特为所述第一比特序列的最后m个比特，所述k为奇数。
在一种可能的实施方式中，所述第二比特序列中的每个比特是通过对所述k个抽头所抽取的比特进行模2求和运算得到的。
在一种可能的实施方式中，所述第一比特序列的长度为n，n>m；所述第二编码模块13具体用于：将所述第一比特序列中的最后m个比特，初始化至所述m个寄存器中，并对所述k个抽头所抽取的比特进行模2求和运算，得到输出比特x0；按照所述第一比特序列中的比特顺序，对所述m个寄存器中的比特进行第i次移位更新，并针对所述第i次移位更新后的所述k个抽头所抽取的比特进行模2求和运算，得到所述第i次移位更新对应的输出比特xi，i依次取1、2、……、n-1；所述第二比特序列为x＝{x0,x1,x2,…,xn-1}。
在一种可能的实施方式中，所述第二编码模块13具体用于：将所述m个寄存器中的比特右移一位。
在一种可能的实施方式中，所述m为大于或者等于5的正整数。
在一种可能的实施方式中，所述卷积码编码为咬尾卷积码编码；其中，所述咬尾卷积码对应的多项式中，系数1的数量为奇数。
在一种可能的实施方式中，所述第二比特序列的长度与所述第一比特序列的长度相同。
本申请实施例提供的编码装置10可以执行上述方法实施例所示的技术方案，其实现原理以及有益效果类似此处不再进行赘述。
图13为本申请实施例提供的另一种编码装置的结构示意图。如图13所示，本实施例提供的编码装置20，可以包括：处理器21以及存储器22；其中，
存储器22，用于存储计算机程序，有时还用于存储中间数据；
处理器21，用于执行存储器22存储的计算机程序，以实现上述编码方法中的各个步骤。具体可以参见前面方法实施例中的相关描述。
可选地，存储器22既可以是独立的，也可以跟处理器21集成在一起。在有些实施方式中，存储器22甚至还可以位于编码装置20之外。
当所述存储器22是独立于处理器21之外的器件时，所述编码装置20还可以包括总线23，用于连接所述存储器22和处理器21。
可选的，编码装置20还可以进一步包括接收器和发送器。例如，接收器用于获取待编码比特，发送器可以用于输出编码后的第二比特序列。
本实施例提供的编码装置20可以为终端设备，或者也以为网络设备，可用于执行上述方法实施例中的编码方法，其实现方式和技术效果类似，本实施例此处不再赘述。
图14为本申请实施例提供的又一种编码装置的结构示意图。如图14所示，本实施例的编码装置30，可以包括：输入接口31、逻辑电路32和输出接口33，其中，
所述输入接口31，用于获取待编码比特序列；
所述逻辑电路32，用于用于对所述待编码比特序列进行极化编码，得到第一比特序列，并对所述第一比特序列进行卷积码编码，得到第二比特序列；
所述输出接口33，用于输出所述第二比特序列。
可选的，输入接口31可以具有图12实施例中的获取模块11的功能。逻辑电路32可以具有图12实施例中的第一编码模块12和第二编码模块13的功能。输出接口33可以具有图12实施例中的输出模块14的功能。
可选的，输入接口31可以具有图13实施例中的接收器的功能。逻辑电路32可以具有图13实施例中的处理器21的功能。输出接口33可以具有图13实施例中的发送器的功能。
可选的，逻辑电路32还可以执行编码方法中其它的步骤，例如，逻辑电路32还可以执行图4实施例中S402-S403中所描述的步骤。
本申请实施例提供的编码装置30可以执行上述方法实施例所示的技术方案，其实现原理以及有益效果类似此处不再进行赘述。
本申请实施例还提供一种存储介质，所述存储介质包括计算机程序，所述计算机程序用于实现如上实施例所述的编码方法。
本申请实施例还提供一种芯片或者集成电路，包括：存储器和处理器；
所述存储器，用于存储程序指令，有时还用于存储中间数据；
所述处理器，用于调用所述存储器中存储的所述程序指令以实现如上所述的编码方法。
可选的，存储器可以是独立的，也可以跟处理器集成在一起。在有些实施方式中，存储器还可以位于所述芯片或者集成电路之外。
本申请实施例还提供一种程序产品，所述程序产品包括计算机程序，所述计算机程序存储在存储介质中，所述计算机程序用于实现上述的编码方法。
结合本发明实施例公开内容所描述的方法或者算法的步骤可以硬件的方式来实现，也可以是由处理器执行软件指令的方式来实现。软件指令可以由相应的软件模块组成，软件模块可以被存放于随机存取存储器(Random Access Memory，RAM)、闪存、只读存储器(Read Only Memory，ROM)、可擦除可编程只读存储器(Erasable Programmable ROM，EPROM)、电可擦可编程只读存储器(Electrically EPROM，EEPROM)、寄存器、硬盘、移动硬盘、只读光盘(CD-ROM)或者本领域熟知的任何其它形式的存储介质中。一种示例性的存储介质耦合至处理器，从而使处理器能够从该存储介质读取信息，且可向该存储介质写入信息。当然，存储介质也可以是处理器的组成部分。处理器和存储介质可以位于ASIC中。另外，该ASIC可以位于基站或终端中。当然，处理器和存储介质也可以作为分立组件存在于接收设备中。
应理解，上述处理器可以是中央处理单元(英文：Central Processing Unit，简称：CPU)，还可以是其他通用处理器、数字信号处理器(英文：Digital Signal Processor，简称：DSP)、专用集成电路(英文：Application Specific Integrated Circuit，简称：ASIC)等。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。结合发明所公开的方法的步骤可以直接体现为硬件处理器执行完成，或者用处理器中的硬件及软件模块组合执行完成。
存储器可能包含高速RAM存储器，也可能还包括非易失性存储NVM，例如至少一个磁盘存储器，还可以为U盘、移动硬盘、只读存储器、磁盘或光盘等。
总线可以是工业标准体系结构(Industry Standard Architecture，ISA)总线、外部设备互连(Peripheral Component，PCI)总线或扩展工业标准体系结构(ExtendedIndustry Standard Architecture，EISA)总线等。总线可以分为地址总线、数据总线、控制总线等。为便于表示，本申请附图中的总线并不限定仅有一根总线或一种类型的总线。
上述存储介质可以是由任何类型的易失性或非易失性存储设备或者它们的组合实现，如静态随机存取存储器(SRAM)，电可擦除可编程只读存储器(EEPROM)，可擦除可编程只读存储器(EPROM)，可编程只读存储器(PROM)，只读存储器(ROM)，磁存储器，快闪存储器，磁盘或光盘。存储介质可以是通用或专用计算机能够存取的任何可用介质。
本申请中，“至少一个”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B的情况，其中A,B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“以下至少一项(个)”或其类似表达，是指的这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a,b,或c中的至少一项(个)，可以表示：a,b,c,a-b,a-c,b-c,或a-b-c，其中a,b,c可以是单个，也可以是多个。
本领域技术人员应该可以意识到，在上述一个或多个示例中，本发明实施例所描述的功能可以用硬件、软件、固件或它们的任意组合来实现。当使用软件实现时，可以将这些功能存储在计算机可读介质中或者作为计算机可读介质上的一个或多个指令或代码进行传输。计算机可读介质包括计算机存储介质和通信介质，其中通信介质包括便于从一个地方向另一个地方传送计算机程序的任何介质。存储介质可以是通用或专用计算机能够存取的任何可用介质。
在本发明所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过其它的方式实现。例如，以上所描述的设备实施例仅仅是示意性的，例如，所述模块的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个模块可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或模块的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的模块可以是或者也可以不是物理上分开的，作为模块显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。
另外，在本发明各个实施例中的各功能模块可以集成在一个处理单元中，也可以是各个模块单独物理存在，也可以两个或两个以上模块集成在一个单元中。上述模块成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。

Claims (21)

1.一种编码方法，其特征在于，包括：
获取待编码比特序列；
对所述待编码比特序列进行极化编码，得到第一比特序列；
对所述第一比特序列进行卷积码编码，得到第二比特序列；
输出所述第二比特序列。
2.根据权利要求1所述的方法，其特征在于，所述卷积码编码通过前馈移位寄存器实现；其中，所述前馈移位寄存器包括m个寄存器和k个抽头，所述m个寄存器的初始比特为所述第一比特序列的最后m个比特，所述k为奇数。
3.根据权利要求2所述的方法，其特征在于，所述第二比特序列中的每个比特是通过对所述k个抽头所抽取的比特进行模2求和运算得到的。
4.根据权利要求2或3所述的方法，其特征在于，所述第一比特序列的长度为n，n>m；所述对所述第一比特序列进行卷积码编码，得到第二比特序列，包括：
将所述第一比特序列中的最后m个比特，初始化至所述m个寄存器中，并对所述k个抽头所抽取的比特进行模2求和运算，得到输出比特x0；
按照所述第一比特序列中的比特顺序，对所述m个寄存器中的比特进行第i次移位更新，并针对所述第i次移位更新后的所述k个抽头所抽取的比特进行模2求和运算，得到所述第i次移位更新对应的输出比特xi，i依次取1、2、……、n-1；
所述第二比特序列为x＝{x0,x1,x2,…,xn-1}。
5.根据权利要求4所述的方法，其特征在于，所述对所述m个寄存器中的比特进行第i次移位更新，包括：
将所述m个寄存器中的比特右移一位。
6.根据权利要求2至5任一项所述的方法，其特征在于，所述m为大于或者等于5的正整数。
7.根据权利要求1至6任一项所述的方法，其特征在于，所述卷积码编码为咬尾卷积码编码；其中，所述咬尾卷积码对应的多项式中，系数1的数量为奇数。
8.根据权利要求1至7任一项所述的方法，其特征在于，所述第二比特序列的长度与所述第一比特序列的长度相同。
9.一种编码装置，其特征在于，包括：
获取模块，用于获取待编码比特序列；
第一编码模块，用于对所述待编码比特序列进行极化编码，得到第一比特序列；
第二编码模块，用于对所述第一比特序列进行卷积码编码，得到第二比特序列；
输出模块，用于输出所述第二比特序。
10.根据权利要求9所述的装置，其特征在于，所述卷积码编码通过前馈移位寄存器实现；其中，所述前馈移位寄存器包括m个寄存器和k个抽头，所述m个寄存器的初始比特为所述第一比特序列的最后m个比特，所述k为奇数。
11.根据权利要求10所述的装置，其特征在于，所述第二比特序列中的每个比特是通过对所述k个抽头所抽取的比特进行模2求和运算得到的。
12.根据权利要求10或11所述的装置，其特征在于，所述第一比特序列的长度为n，n>m；所述第二编码模块具体用于：
将所述第一比特序列中的最后m个比特，初始化至所述m个寄存器中，并对所述k个抽头所抽取的比特进行模2求和运算，得到输出比特x0；
按照所述第一比特序列中的比特顺序，对所述m个寄存器中的比特进行第i次移位更新，并针对所述第i次移位更新后的所述k个抽头所抽取的比特进行模2求和运算，得到所述第i次移位更新对应的输出比特xi，i依次取1、2、……、n-1；
所述第二比特序列为x＝{x0,x1,x2,…,xn-1}。
13.根据权利要求12所述的装置，其特征在于，所述第二编码模块具体用于：将所述m个寄存器中的比特右移一位。
14.根据权利要求10至13任一项所述的装置，其特征在于，所述m为大于或者等于5的正整数。
15.根据权利要求9至14任一项所述的装置，其特征在于，所述卷积码编码为咬尾卷积码编码；其中，所述咬尾卷积码对应的多项式中，系数1的数量为奇数。
16.根据权利要求9至15任一项所述的装置，其特征在于，所述第二比特序列的长度与所述第一比特序列的长度相同。
17.一种编码装置，其特征在于，包括：存储器和处理器，所述存储器用于存储计算机程序，所述处理器运行所述计算机程序执行如权利要求1-8任一项所述的编码方法。
18.根据权利要求17所述的装置，其特征在于，所述存储器和所述处理器集成在一起。
19.一种编码装置，其特征在于，包括：输入接口、逻辑电路和输出接口，其中，
所述输入接口，用于获取待编码比特序列；
所述逻辑电路，用于对所述待编码比特序列进行极化编码，得到第一比特序列，并对所述第一比特序列进行卷积码编码，得到第二比特序列；
所述输出接口，用于输出所述第二比特序列。
20.根据权利要求19所述的装置，其特征在于，所述逻辑电路还用于执行权利要求2-8任一项所述的编码方法。
21.一种存储介质，其特征在于，所述存储介质用于存储计算机程序，所述计算机程序用于实现权利要求1-8任一项所述的编码方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117650872A (zh) * 2024-01-30 2024-03-05 深圳市鼎阳科技股份有限公司 一种NR Polar编码的简化实现方法及计算机可读存储介质
WO2024092515A1 (en) * 2022-11-01 2024-05-10 Zte Corporation Methods and apparatus for information and data transmission

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102468856A (zh) * 2010-11-09 2012-05-23 中国电子科技集团公司第五十四研究所 高速并行级联码编码译码器
CN103746708A (zh) * 2013-10-25 2014-04-23 中国农业大学 一种Polar-LDPC级联码的构造方法
WO2020014988A1 (en) * 2018-07-20 2020-01-23 Nokia Shanghai Bell Co., Ltd. Polar encoding and decoding

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2571587C2 (ru) * 2014-04-10 2015-12-20 Самсунг Электроникс Ко., Лтд. Способ и устройство кодирования и декодирования данных в скрученном полярном коде
CN106888025B (zh) * 2017-01-19 2018-03-20 华中科技大学 一种基于极化码的级联纠错编译码方法和系统

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102468856A (zh) * 2010-11-09 2012-05-23 中国电子科技集团公司第五十四研究所 高速并行级联码编码译码器
CN103746708A (zh) * 2013-10-25 2014-04-23 中国农业大学 一种Polar-LDPC级联码的构造方法
WO2020014988A1 (en) * 2018-07-20 2020-01-23 Nokia Shanghai Bell Co., Ltd. Polar encoding and decoding

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024092515A1 (en) * 2022-11-01 2024-05-10 Zte Corporation Methods and apparatus for information and data transmission
CN117650872A (zh) * 2024-01-30 2024-03-05 深圳市鼎阳科技股份有限公司 一种NR Polar编码的简化实现方法及计算机可读存储介质
CN117650872B (zh) * 2024-01-30 2024-05-07 深圳市鼎阳科技股份有限公司 一种NR Polar编码的简化实现方法及计算机可读存储介质

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