CN109390369B - 半导体存储器件及半导体存储器制造装置 - Google Patents

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Abstract

第一存储器件包括具有多个沉积层的第一磁阻单元。第二存储器件包括具有多个沉积层的第二磁阻单元。第二磁阻单元的所述多个沉积层的每个对应于第一磁阻单元的所述多个沉积层中的一个。第二磁阻单元的所述多个沉积层中的一个比第一磁阻单元的所述多个沉积层中的对应沉积层更薄。

Description

半导体存储器件及半导体存储器制造装置
技术领域
本发明构思涉及半导体存储器件及半导体存储器制造装置。
背景技术
磁存储器件包括磁隧道结(MTJ)。MTJ包括两个磁层和位于所述磁层之间的绝缘层。MTJ具有根据两个磁层的磁化方向而变化的电阻值。MTJ的电阻值在两个磁层的磁化方向彼此相反时增大，并且在两个磁层的磁化方向彼此平行时减小。数据利用根据两个磁层的磁化方向的MTJ的电阻值之间的差异被写入磁存储器件或从磁存储器件被读取。
发明内容
根据本发明构思的一示例性实施方式，一种半导体存储器件被提供如下。第一存储器件包括具有多个沉积层的第一磁阻单元。第二存储器件包括具有多个沉积层的第二磁阻单元。第二磁阻单元的所述多个沉积层的每个对应于第一磁阻单元的所述多个沉积层中的一个。第二磁阻单元的所述多个沉积层中的一个比第一磁阻单元的所述多个沉积层中的对应沉积层更薄。
根据本发明构思的一示例性实施方式，一种半导体存储器件被提供如下。位于第一存储区域中的第一存储器件包括第一磁阻单元。位于第二存储区域中的第二存储器件包括第二磁阻单元。第一存储器件具有比第二存储器件更高的操作速度和更低的保持特性。
根据本发明构思的一示例性实施方式，一种半导体存储器制造装置被提供如下。晶片支托部支撑半导体晶片。溅射靶支托部倾斜地安置在晶片支托部上方。遮蔽板插置在溅射靶支托部与晶片支托部之间。遮蔽板包括第一暴露区域和第二暴露区域。第一暴露区域大于第二暴露区域。
附图说明
通过参照附图详细描述本发明构思的示例性实施方式，本发明构思的这些及另外的特征将变得更加明显，附图中：
图1是根据本发明构思的一示例性实施方式的半导体存储器件的示意框图；
图2示出形成在图1的第一存储区域和第二存储区域中的存储器件的纵向剖视图；
图3是示出按照构成根据本发明构思的示例性实施方式的半导体存储器件的每个存储器件的盖层的厚度而测得的开关电压(Vsw)的曲线图；
图4是示出按照构成根据本发明构思的示例性实施方式的半导体存储器件的每个存储器件的盖层的厚度而测得的热稳定性的曲线图；
图5是根据本发明构思的一示例性实施方式的半导体存储器件的纵向剖视图；
图6是根据本发明构思的一示例性实施方式的半导体存储器件的纵向剖视图；
图7是根据本发明构思的一示例性实施方式的半导体存储器件的纵向剖视图；
图8A至8I是用于描述根据本发明构思的一示例性实施方式的制造半导体存储器件的工艺的纵向剖视图；
图9是根据本发明构思的一示例性实施方式的半导体存储器制造装置的纵向剖视图；
图10是由根据本发明构思的示例性实施方式的半导体存储器制造装置沉积的半导体晶片的俯视图。
图11A是图9的遮蔽板的俯视图，图11B是图11A的区域A的放大图，图11C是沿图11B的线B-B截取的纵向剖视图；
图12是示出在图10的半导体晶片安装于晶片支托部上之后遮蔽板的顶视图；
图13A是根据本发明构思的一示例性实施方式的遮蔽板的俯视图，图13B是图13A的区域C的放大图；以及
图14是示出图9的半导体存储器制造装置的遮蔽板的操作的局部纵向剖视图。
具体实施方式
在下文中，将描述根据本发明构思的示例性实施方式的半导体存储器件及制造其的装置。
首先，将描述根据本发明构思的一示例性实施方式的半导体存储器件。
图1是根据本发明构思的一示例性实施方式的半导体存储器件的示意框图，图2示出形成在图1的第一存储区域和第二存储区域中的存储器件的纵向剖视图。
参照图1和2，半导体存储器件100包括衬底110、下绝缘层120、下接触插塞130、第一存储器件140、第二存储器件150、上绝缘层160和上接触插塞170。半导体存储器件100还包括位线180。
半导体存储器件100包括第一存储区域100a、第二存储区域100b和逻辑区域100c。半导体存储器件100还包括射频(RF)区域100d。
半导体存储器件100可以形成为具有包括第一存储区域100a和第二存储区域100b的各种结构的半导体存储器件。半导体存储器件100可以形成为一个单独的存储芯片。半导体存储器件100可以用作芯片上系统(SoC)。半导体存储器件100可以形成为在RF区域100d中包括RF功能的SoC。在这种情况下，半导体存储器件100可以形成为包括诸如静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)的其操作速度或开关速度重要的存储器、以及诸如闪速存储器的其保持特性重要的存储器。
第一存储器件140位于第一存储区域100a中，第二存储器件150位于第二存储区域100b中。第一存储器件140具有低保持特性，并以相对小的能量操作而具有高操作速度。例如，第一存储器件140具有与SRAM或DRAM相同或相似的特性。第二存储器件150以相对大的能量操作而具有低操作速度并具有高保持特性。例如，第二存储器件150具有与闪速存储器相同或相似的特性。第一存储器件140可主要连同逻辑电路发送和接收数据，并且可以临时存储接收到的数据。第二存储器件150可主要连同第一存储器件140发送和接收数据，并且可以存储接收到的数据。
第一存储器件140和第二存储器件150每个包括含磁隧道结(MTJ)的磁阻单元。磁阻单元可以由多个沉积层形成。第一存储器件140和第二存储器件150每个具有相同的堆叠结构。因为第一存储器件140的磁阻单元的多个沉积层中的任意一个沉积层的厚度不同于第二存储器件150的磁阻单元的多个沉积层中的任意一个沉积层的厚度，所以第一存储器件140和第二存储器件150可以具有不同的特性。第一存储器件140和第二存储器件150可以通过一个工艺同时形成。第一存储器件140和第二存储器件150可以通过在下面描述的图9的半导体存储器制造装置所执行的沉积工艺中以不同的厚度沉积其任意一个沉积层而形成。在一示例性实施方式中，第二存储器件150的磁阻单元的沉积层的每个可以对应于第一存储器件140的磁阻单元的沉积层中的一个。
逻辑区域100c位于第一存储区域100a与第二存储区域100b之间。第一存储区域100a和第二存储区域100b位于逻辑区域100c的相反侧。逻辑区域100c可以包括用于控制半导体存储器件100的整体操作的电路。逻辑区域100c可以形成为控制半导体存储器件100中所需的各种操作。
RF区域100d可以包括用于发送和接收RF的各种电路。RF区域100d可以形成为控制半导体存储器件100中所需的通信。
衬底110可以由具有半导体特性的材料形成。衬底110可以是硅晶片、硅(Si)单晶衬底、锗(Ge)单晶衬底、硅锗(SiGe)单晶衬底或绝缘体上硅(SOI)衬底。衬底110可以是第一存储区域100a和第二存储区域100b在其中一体地形成的衬底。
下绝缘层120可以由绝缘材料形成。下绝缘层120可以由硅氧化物、硅氮化物或硅氮氧化物形成。下绝缘层120覆盖衬底110。例如，下绝缘层120可以完全地覆盖衬底110的上表面。下绝缘层120越过第一存储区域100a和第二存储区域100b一体地形成。下绝缘层120可以通过一个工艺形成在第一存储区域100a和第二存储区域100b中。
下接触插塞130可以由导电材料形成。下接触插塞130可以由诸如多晶硅、金属材料、金属硅化物或金属氮化物的导体形成。下接触插塞130垂直地穿过下绝缘层120以与衬底110的上表面接触。下接触插塞130形成在第一存储区域100a和第二存储区域100b的每个中，并且下接触插塞130的数量可以等于第一存储器件140的数量和第二存储器件150的数量的总和。
第一存储器件140可以包括第一下电极141、第一固定层142、第一隧道势垒层143、第一自由层144、第一盖层145和第一上电极146。第一固定层142、第一隧道势垒层143和第一自由层144可以形成MTJ。第一固定层142、第一隧道势垒层143、第一自由层144和第一盖层145可以自底部向顶部顺序地堆叠以形成第一存储器件140的第一磁阻单元。第一磁阻单元可以电连接到第一下电极141。第一磁阻单元可以电连接到第一上电极146。在第一磁阻单元中，额外的层可以形成在第一固定层142、第一隧道势垒层143、第一自由层144和第一盖层145之间。
第一存储器件140还可以包括围绕第一磁阻单元的侧表面的衬垫(未示出)。构成第一存储器件140的第一下电极141、第一固定层142、第一隧道势垒层143、第一自由层144、第一盖层145和第一上电极146可以布置为使得其侧表面彼此垂直地对准。多个第一存储器件140可以形成在第一存储区域100a中。
第一下电极141可以包括诸如多晶硅、金属、金属合金或金属硅化物的导电材料。第一下电极141可以包括诸如钛氮化物或钽氮化物的导电金属氮化物。第一下电极141可以形成在下绝缘层120上以具有拥有预定厚度和面积的板形状。第一下电极141可以电连接到下接触插塞130。
第一固定层142可以包括CoFeB、CoFe、CoFeTb、CoFeDy、CoFeGd、CoPt、CoFePt或FeB。第一固定层142可以形成为单层或双层。第一固定层142可以形成为多层。例如，第一固定层142包括第一下固定层142a、第一交换固定层142b和第一上固定层142c。第一固定层142还可以包括籽晶层(未示出)。
第一固定层142可以形成为被沉积在第一下电极141的上表面上。第一固定层142可以具有垂直于衬底110的上表面的磁化方向。第一固定层142的磁化方向可以被固定而不受外部磁场影响。第一固定层142的磁化方向可以被固定而不受形成于第一上电极146与第一下电极141之间的磁场影响。
籽晶层可以包括钽(Ta)或钌(Ru)。籽晶层可以形成为单层或双层。例如，籽晶层可以形成为包括钽(Ta)或钌(Ru)的单层。籽晶层可以形成为包括位于其下部的钽(Ta)层和位于钽(Ta)层上部的钌(Ru)层的双层。籽晶层可以形成为被沉积在第一下电极141的上表面上。籽晶层可以确定第一下固定层142a的结晶度或结晶取向。
第一下固定层142a可以包括CoPt、CoPd、FePt、FePd、CoFeTb、CoFeDy或CoFeGd。第一下固定层142a可以形成为单层或双层。例如，第一下固定层142a可以形成为钴-铂(CoPt)层或钴-钯(CoPd)层的单层。第一下固定层142a可以形成为其中堆叠钴-铂(CoPt)层和钴-钯(CoPd)层的双层。第一下固定层142a可以具有垂直于衬底110的上表面的磁化方向。第一下固定层142a可以形成为被沉积在籽晶层的上表面上。第一下固定层142a的磁化方向可以被固定而不受外部磁场影响。第一下固定层142a的磁化方向可以被固定而不受形成于第一上电极146与第一下电极141之间的磁场影响。
第一交换固定层142b可以形成为合成反铁磁(SAF)层。第一交换固定层142b可以包括诸如钌(Ru)、铱(Ir)或铑(Rh)的反铁磁金属。第一交换固定层142b可以形成为被沉积在第一下固定层142a的上表面上。
第一上固定层142c可以包括CoFeB、CoFeTa、CoFeTb、CoFeDy、CoFeGd、CoFePt、CoFe、CoPt或FeB。第一上固定层142c可以形成为单层或多层。第一上固定层142c可以包括钴-铁-硼(CoFeB)层/钽(Ta)层/钴-铁-硼(CoFeB)层。第一上固定层142c可以形成为具有包括钴(Co)层/硼(B)层/钴-铁-硼(CoFeB)层或钴(Co)层/钨(W)层/钴-铁-硼(CoFeB)层/钨(W)层/钴-铁-硼(CoFeB)层的多层结构。第一上固定层142c可以形成为被沉积在第一交换固定层142b的上表面上。第一上固定层142c可以具有垂直于衬底110的上表面的磁化方向。第一上固定层142c的磁化方向可以被固定而不受外部磁场影响。第一上固定层142c的磁化方向可以被固定而不受形成在第一上电极146与第一下电极141之间的磁场影响。
第一隧道势垒层143可以包括镁(Mg)氧化物膜。第一隧道势垒层143可以包括钛(Ti)氧化物膜、铝(Al)氧化物膜、镁-锌(Mg-Zn)氧化物膜或镁-硼(Mg-B)氧化物膜。第一隧道势垒层143可以通过沉积金属然后氧化该金属而形成。例如，第一隧道势垒层143可以通过在第一上固定层142c的上表面上沉积镁(Mg)然后氧化镁(Mg)而形成。第一隧道势垒层143可以位于第一自由层144与具有铁磁性的第一固定层142之间。当电压在垂直于第一隧道势垒层143的接合表面的方向上被施加到第一固定层142和第一自由层144的每个时，由于隧道效应，电流可以流过MTJ。MTJ的电阻值可以在第一固定层142的自旋极化具有与第一自由层144的自旋极化的方向相同的方向时减小，并且可以在第一固定层142的自旋极化具有与第一自由层144的自旋极化的方向相反的方向时增大。
第一自由层144可以包括CoFeB、FeB、CoFe或Co2FeSi。第一自由层144可以形成为单层或多层。例如，第一自由层144可以形成为钴-铁-硼(CoFeB)层的单层。第一自由层144可以形成为包括钴-铁-硼(CoFeB)层/钨(W)层/钴-铁-硼(CoFeB)层的多层。第一自由层144可以形成为被沉积在第一隧道势垒层143的上表面上。第一自由层144可以具有垂直于衬底110的上表面的磁化方向。第一自由层144的磁化方向可以被改变。例如，第一自由层144的磁化方向可以受到形成于第一上电极146与第一下电极141之间的磁场的影响而改变。
第一盖层145可以包括钽(Ta)、镁(Mg)或钛(Ti)。第一盖层145可以包括铜(Cu)、铝(Al)或钌(Ru)。在金属膜通过溅射工艺被沉积之后，第一盖层145可以通过氧化工艺以金属氧化物膜形成。第一盖层145可以在第一自由层144的上表面上形成为具有第一盖厚度t1。第一盖厚度t1可以范围从0.7nm到1.5nm。第一盖层145的第一盖厚度t1可以通过调节溅射金属的厚度而被调节。第一盖厚度t1可以影响改变MTJ中包括的第一自由层144的磁化方向所需的能量。当第一盖厚度t1较厚时，改变MTJ的磁化方向所需的能量减少，因而其操作速度可以提高并且其保持特性可以降低。当第一盖厚度t1较薄时，改变MTJ的磁化方向所需的能量增加，因而其操作速度可以降低并且其保持特性可以提高。第一盖层145的第一盖厚度t1可以形成为相对较厚。在这种情况下，第一磁阻单元的操作速度可以相对较高，并且其保持特性可以较低。
第一上电极146可以由诸如金属材料或金属硅化物的导体形成。第一上电极146可以形成为被沉积在第一盖层145的上表面上。
第二存储器件150包括第二下电极151、第二固定层152、第二隧道势垒层153、第二自由层154、第二盖层155和第二上电极156。第二固定层152可以形成为多层。例如，第二固定层152包括第二下固定层152a、第二交换固定层152b和第二上固定层152c。多个第二存储器件150可以形成在第二存储区域100b中。第二存储器件150的第二固定层152、第二隧道势垒层153、第二自由层154和第二盖层155可以形成第二存储器件150的第二磁阻单元。第二磁阻单元可以电连接到第二下电极151。第二磁阻单元可以电连接到第二上电极156。在第二磁阻单元中，额外的层可以形成在第二固定层152、第二隧道势垒层153、第二自由层154和第二盖层155之间。
第二存储器件150可以形成为具有与第一存储器件140相同的堆叠结构，并且可以通过一个工艺与第一存储器件140同时形成。第二存储器件150的第二下电极151、第二固定层152、第二隧道势垒层153、第二自由层154、第二盖层155和第二上电极156可以由与第一存储器件140的第一下电极141、第一固定层142、第一隧道势垒层143、第一自由层144、第一盖层145和第一上电极146相同的材料形成。第二存储器件150可以形成为具有与第一存储器件140相同的堆叠结构。因此，将省略对第二存储器件150的第二下电极151、第二固定层152、第二隧道势垒层153、第二自由层154、第二盖层155和第二上电极156的详细描述。
然而，第二存储器件150的第二磁阻单元中包括的至少一个沉积层可以形成为具有与第一存储器件140的第一磁阻单元的对应沉积层的厚度不同的厚度。第二磁阻单元的任意一个沉积层的厚度可以比第一磁阻单元的对应沉积层的厚度更薄。例如，具有第二盖厚度的第二盖层155比具有第一盖厚度t1的第一盖层145更薄。第二盖层155的第二盖厚度t2可以范围从0.1nm到0.7nm。第二盖层155的第二盖厚度t2可以比第一盖层145的第一盖厚度t1相对更薄。在这种情况下，第二磁阻单元的操作速度可以较低并且其保持特性可以较高。
图3是示出按照构成根据本发明构思的示例性实施方式的半导体存储器件的每个存储器件的盖层的厚度而测得的开关电压Vsw的曲线图。在图3中，X轴表示盖层的厚度，并且盖层的厚度在右方向上增大。存储器件的开关电压Vsw随着盖层的厚度增大而减小，并且随着盖层的厚度减小而增大。
图4是示出按照构成根据本发明构思的示例性实施方式的半导体存储器件的每个存储器件的盖层的厚度而测得的热稳定性的曲线图。在图4中，X轴表示盖层的厚度，并且盖层的厚度在右方向上增大。存储器件的热稳定性随着盖层的厚度增大而降低，并且随着盖层的厚度减小而提高。热稳定性可以影响存储器件的保持特性。
因此，当盖层的厚度越厚时，存储器件可以具有如同其操作速度或开关速度提高且保持特性降低的SRAM的特性。此外，当盖层的厚度越薄时，存储器件可以具有如同其操作速度降低且保持特性提高的闪速存储器的特性。
参照回图2，上绝缘层160形成在下绝缘层120上以围绕第一存储器件140和第二存储器件150。上绝缘层160可以由硅氧化物形成。
上接触插塞170垂直地穿过上绝缘层160，因而上接触插塞170的下端与第一存储器件140和第二存储器件150接触。例如，上接触插塞170可以电连接到第一存储器件140和第二存储器件150。上接触插塞170可以电连接到第一上电极146和第二上电极156，上接触插塞170的上端可以被暴露在上绝缘层160的上表面处。上接触插塞170可以由诸如多晶硅、金属材料和金属硅化物的导体形成。另一方面，当第一上电极146或第二上电极156与位线180接触时，上接触插塞170可以被省略。
位线180形成在上绝缘层160的上表面上，并连接到上接触插塞170。位线180可以由诸如多晶硅、金属材料和金属硅化物的导体形成。
接着，将描述根据本发明构思的示例性实施方式的半导体存储器件。
在下文中，相同的附图标记被分配给与根据本发明构思的一示例性实施方式的半导体存储器件的部件相同的根据本发明构思的示例性实施方式的半导体存储器件的部件，其详细描述将被省略，并且与其不同的部件将被主要描述。
图5是根据本发明构思的一示例性实施方式的半导体存储器件的纵向剖视图。
参照图5，半导体存储器件200包括衬底110、下绝缘层120、下接触插塞130、第一存储器件240、第二存储器件250、上绝缘层160和上接触插塞170。半导体存储器件200还包括位线180。
第一存储器件240的第一磁阻单元具有与图1和2的第一磁阻单元的堆叠结构相反的堆叠结构。例如，第一存储器件240具有其中第一盖层145、第一自由层144、第一隧道势垒层143和第一固定层142自衬底110顺序堆叠的结构。此外，第二存储器件150的第二磁阻单元具有与图1和2的第二磁阻单元的堆叠结构相反的堆叠结构。例如，第二存储器件250具有其中第二盖层155、第二自由层154、第二隧道势垒层153和第二固定层152自衬底110顺序堆叠的结构。
图6是根据本发明构思的一示例性实施方式的半导体存储器件的纵向剖视图。
参照图6，半导体存储器件300包括衬底310、下绝缘层120、下接触插塞130、开关器件390、第一存储器件140、第二存储器件150、上绝缘层160和上接触插塞170。半导体存储器件300还包括位线180和字线385。
衬底310包括源极区域311和漏极区域312。源极区域311和漏极区域312彼此隔开预定距离。源极区域311和漏极区域312可以通过掺杂以诸如硼、磷或砷的掺杂剂而形成。字线385可以电连接到源极区域311。下接触插塞130可以电连接到漏极区域312。
开关器件390可以形成为具有栅极结构。开关器件390包括栅极绝缘层391、栅电极392、栅极盖层393和栅极间隔物394。开关器件390在衬底310的上表面上位于源极区域311与漏极区域312之间。
栅极绝缘层391可以包括硅氧化物、硅氮化物或高电介质。栅极绝缘层391在衬底310的上表面上形成在源极区域311与漏极区域312之间。栅电极392可以包括诸如掺杂以杂质的多晶硅、金属、金属合金或金属硅化物的导体。栅电极392形成在栅极绝缘层391的上表面上。栅极盖层393可以包括诸如硅氧化物或硅氮化物的绝缘体。栅极盖层393形成在栅电极392的上表面上。栅极间隔物394可以由硅氮化物或硅氧化物形成。栅极间隔物394覆盖栅极绝缘层391、栅电极392和栅极盖层393的侧表面。栅极间隔物394还覆盖位于栅极绝缘层391的两侧的源极区域311和漏极区域312的每个的上表面的一部分。
字线385包括字接触插塞386和字电极387。字接触插塞386垂直地穿过下绝缘层120以与源极区域311接触。字接触插塞386的上端被暴露在下绝缘层120的上表面处。字接触插塞386可以由与下接触插塞130相同的材料形成。字电极387可以在下绝缘层120的上表面上电连接到字接触插塞386。字电极387可以在横向方向上延伸。字电极387可以包括多晶硅、金属、金属合金或金属硅化物。
图7是根据本发明构思的一示例性实施方式的半导体存储器件的纵向剖视图。
参照图7，半导体存储器件400包括衬底110、下绝缘层120、下接触插塞130、开关器件490、第一存储器件140、第二存储器件150、上绝缘层160和上接触插塞170。半导体存储器件400还包括位线180和字线485。
开关器件490可以包括二极管。例如，开关器件490包括正极491和负极492。开关器件490可以联接到下接触插塞130的中间部分。
字线485可以包括字电极。字线485位于衬底110与下接触插塞130之间。字线485的上表面与下接触插塞130接触，并且其下表面可以与衬底110接触。字线485位于衬底110的上表面上。本发明构思不限于此。例如，字线485可以嵌入在衬底110中。字线485可以在横向方向上延伸。字线485可以包括多晶硅、金属、金属合金或金属硅化物。
接着，将描述根据本发明构思的一示例性实施方式的制造半导体存储器件的工艺。
图8A至8I是用于描述根据本发明构思的一示例性实施方式的制造半导体存储器件的工艺的纵向剖视图。
在下文中，将主要描述在根据本发明构思的示例性实施方式的半导体存储器件中第一盖层145的厚度不同于第二盖层155的厚度的情况。即使当第一固定层142的厚度不同于第二固定层152的厚度时，即使当第一隧道势垒层143的厚度不同于第二隧道势垒层153的厚度时，或者即使当第一自由层144的厚度不同于第二自由层154的厚度时，也可以应用以下工艺。
参照图8A，下绝缘层120在衬底110的上表面上形成为具有预定厚度。下绝缘层120可以形成为单层或多层。下通孔120a在下绝缘层120中形成为垂直地穿过。下接触插塞130在下通孔120a中形成。下接触插塞130的下端连接到衬底110，并且其上端被暴露在下绝缘层120的上表面处。衬底110可以以硅晶片形成。下绝缘层120可以由硅氧化物形成。下接触插塞130可以由掺杂硅、多晶硅、金属或金属合金形成。
参照图8B，下电极膜141a和固定膜142d在下绝缘层120的上表面上形成。下电极膜141a可以通过一个工艺在第一存储区域100a和第二存储区域100b中同时形成。固定膜142d可以通过一个工艺在第一存储区域100a和第二存储区域100b中同时形成。固定膜142d可以形成以三层，但这里被示为一层。下电极膜141a可以形成为在第一存储区域100a和第二存储区域100b中具有相同的厚度。固定膜142d可以形成为在第一存储区域100a和第二存储区域100b中具有相同的厚度。下电极膜141a可以由诸如钛氮化物或钽氮化物的导电金属氮化物形成。下电极膜141a可以通过溅射工艺形成。固定膜142d可以由CoFeB形成。固定膜142d可以通过溅射工艺形成。
参照图8C，隧道势垒膜143a在固定膜142d的上表面上形成。隧道势垒膜143a可以通过一个工艺在第一存储区域100a和第二存储区域100b中同时形成。隧道势垒膜143a可以以镁氧化物膜形成。隧道势垒膜143a可以通过氧化沉积在固定膜142d的上表面上的镁金属层而形成。隧道势垒膜143a可以形成为在第一存储区域100a和第二存储区域100b中具有相同的厚度。隧道势垒膜143a可以通过溅射工艺形成。
参照图8D，自由膜144a在隧道势垒膜143a的上表面上形成。自由膜144a可以通过一个工艺在第一存储区域100a和第二存储区域100b中同时形成。自由膜144a可以形成为在第一存储区域100a和第二存储区域100b中具有相同的厚度。自由膜144a可以由CoFeB形成。自由膜144a可以通过溅射工艺形成。
参照图8E，盖膜145a在自由膜144a的上表面上形成。盖膜145a可以通过一个工艺在第一存储区域100a和第二存储区域100b中同时形成。盖膜145a可以通过溅射工艺形成。盖膜145a形成为在第一存储区域100a和第二存储区域100b中具有不同的厚度。为此，在溅射工艺期间，遮蔽板17(见图11A至11C)可以安置在自由膜144a上方。遮蔽板17可以包括位于第一存储区域100a上方的第一暴露区域18a和位于第二存储区域100b上方的第二暴露区域18b。第一暴露孔19a可以整个形成在第一暴露区域18a中，具有预定尺寸的多个第二暴露孔19b可以在第二暴露区域18b中形成为具有网格形状或条纹形状。因为在第一存储区域100a中自由膜144a的整个上表面通过第一暴露孔19a被暴露，所以溅射粒子可以直接到达自由膜144a的上表面。因为在第二存储区域100b中自由膜144a的上表面通过第二暴露孔19b被部分地遮蔽，所以一些溅射粒子可以被阻挡。因此，沉积在第二存储区域100b中的自由膜144a的上表面上的溅射粒子的数量可以减少，并且第二存储区域100b中的盖膜145a可以形成为具有相对薄的厚度。第一存储区域100a中的盖膜145a的厚度可以比第二存储区域100b中的盖膜145a的厚度更厚。
参照图8F，上电极膜146a在盖膜145a的上表面上形成。上电极膜146a可以通过一个工艺在第一存储区域100a和第二存储区域100b中同时形成。上电极膜146a可以形成为在第一存储区域100a和第二存储区域100b中具有相同的厚度。
参照图8G，在第一存储区域100a和第二存储区域100b的每个中，硬掩模146b在上电极膜146a上形成。硬掩模146b可以由金属形成。硬掩模146b可以形成为具有与第一磁阻单元和第二磁阻单元的每个的平面面积对应的面积。
参照图8H，第一存储器件140和第二存储器件150可以通过使用硬掩模146b作为蚀刻掩模蚀刻下电极膜141a、固定膜142d、隧道势垒膜143a、自由膜144a、盖膜145a和上电极膜146a而形成。第一存储器件140形成在第一存储区域100a中，第二存储器件150形成在第二存储区域100b中。
参照图8I，上绝缘层160被形成以覆盖第一存储器件140和第二存储器件150。上绝缘层160覆盖下绝缘层120的上表面以及第一存储器件140和第二存储器件150的每个的侧表面和上表面。上通孔160a在上绝缘层160中形成为垂直地穿过。上接触插塞170在上通孔160a中形成。上接触插塞170的下端连接到第一上电极146或第二上电极156，其上端被暴露在上绝缘层160的上表面处。上绝缘层160可以由硅氧化物形成。上接触插塞170可以由多晶硅、金属或金属合金形成。参照回图2，位线180在上绝缘层160的上表面上形成以电连接到上接触插塞170。
接着，将描述根据本发明构思的一示例性实施方式的半导体存储器制造装置。
图9是根据本发明构思的一示例性实施方式的半导体存储器制造装置的纵向剖视图。图10是由根据本发明构思的一示例性实施方式的半导体存储器制造装置沉积的半导体晶片的俯视图。图11A是图9的遮蔽板的俯视图，图11B是图11A的区域A的放大图，图11C是沿图11B的线B-B截取的纵向剖视图。图12是示出在图10的半导体晶片安装于晶片支托部上之后遮蔽板的顶视图。图13A是根据本发明构思的一示例性实施方式的遮蔽板的俯视图，图13B是图13A的区域C的放大图。图14是示出图9的半导体存储器制造装置的遮蔽板的操作的局部纵向剖视图。
参照图9至12，半导体存储器制造装置10包括处理室11、晶片支托部13、溅射靶支托部15和遮蔽板17。
半导体存储器制造装置10可以用于制造包括磁阻单元的半导体存储器件。半导体存储器制造装置10可以用于将位于一个半导体存储器件(或一个半导体存储芯片)内的不同区域中的磁阻单元(或MTJ)的任意沉积层沉积为在所述不同区域中具有不同的厚度。半导体存储器制造装置10可以通过一个工艺将位于不同区域中的磁阻单元的任意沉积层形成为在所述不同区域中同时具有不同的厚度。同时，除包括磁阻单元的半导体存储器件之外，半导体存储器制造装置10可以用于将具有相对小的厚度的沉积层局部地沉积为具有不同厚度的工艺。
参照图10，在半导体存储器制造装置10中使用的半导体晶片1中，布置在第一方向y上并在第二方向x上彼此间隔开的多个半导体存储器件100可以被形成。半导体存储器件100的每个可以包括第一存储区域100a和第二存储区域100b。多个第一存储区域100a可以在第一方向y上布置成直线，多个第二存储区域100b可以在第二方向x上与第一存储区域100a间隔开并在第一方向y上布置成直线。在半导体晶片1中，多个第一存储区域100a可以在第二方向x上彼此间隔开同时形成在第一方向y上延伸的矩形形状。在半导体晶片1中，多个第二存储区域100b可以与第一存储区域100a交替地安置同时形成在第一方向y上延伸的矩形形状。
处理室11具有中空的内部以容纳晶片支托部13、溅射靶支托部15和遮蔽板17。诸如氩(Ar)气的惰性气体可以被供应到处理室11中。处理室11可以形成为溅射工艺的处理室。
晶片支托部13包括支托部主体13a、主体支撑件13b和支撑条13c。晶片支托部13位于处理室11内部的下侧以支撑安装在其上表面上的半导体晶片1。晶片支托部13可以通过单独的旋转单元(未示出)旋转。
支托部主体13a形成为具有比半导体晶片1的面积更大的面积。支托部主体13a可以托住并支撑在其上表面上的半导体晶片1。
主体支撑件13b连接到支托部主体13a的下部以支撑支托部主体13a。主体支撑件13b可以在处理室11内部将支托部主体13a的高度调节到预定高度。例如，支托部主体13a可以通过升高或降低主体支撑件13b而被升高或降低。主体支撑件13b可以连接到单独的旋转单元(未示出)并旋转，因而支托部主体13a可以被旋转。
支撑条13c具有拥有预定长度的条形。支撑条13c在支托部主体13a的外周界表面处连接到支托部主体13a。支撑条13c支撑位于晶片支托部13上的遮蔽板17。
由多个溅射靶支托部15支托的多个溅射靶在相对于半导体晶片1的周界方向上被提供并彼此间隔开。溅射靶支托部15安置为使得其靶表面面对半导体晶片1。溅射靶支托部15的每个相对于半导体晶片1的平面以预定的倾斜角度θ倾斜。溅射靶支托部15可以支托用于溅射工艺的溅射靶。溅射靶支托部15的每个的倾斜角度θ可以考虑到半导体晶片1的直径、溅射靶支托部15的每个与半导体晶片1之间的距离、待形成的沉积层的厚度等而适当地确定。因此，通过溅射由溅射靶支托部15支托的溅射靶而产生的溅射粒子可以在倾斜方向上入射在半导体晶片1的上表面上。溅射靶可以由与构成半导体存储器件的磁阻单元的多个沉积层中的任意一个对应的材料形成。例如，溅射靶可以由构成固定层、隧道势垒层或自由层的材料形成。
遮蔽板17包括遮蔽框17a和遮蔽条17b。遮蔽板17包括第一暴露区域18a和第二暴露区域18b。第一暴露区域18a是一个第一暴露孔19a在其中形成为垂直地穿过整个区域的区域，第二暴露区域18b是多个第二暴露孔19b在其中形成为垂直地穿过整个区域的区域。第一暴露孔19a和第二暴露孔19b提供溅射粒子在溅射工艺中所穿过的路径。第一暴露区域18a可以大于第二暴露区域18b。例如，第一暴露区域18a可以形成为具有比第二暴露区域18b的每单位面积的暴露面积更大的每单位面积的暴露面积。这里，暴露面积可以是指第一暴露孔19a或第二暴露孔19b的面积。每单位面积的暴露面积可以是指第一暴露孔19a和第二暴露孔19b的每个的总面积与第一暴露区域18a和第二暴露区域18b的每个的总面积的比率。每单位面积的暴露面积可以是指溅射粒子穿过的面积与总面积的比率。
第一暴露区域18a是位于将形成为具有第一厚度的沉积层上的区域，并且第二暴露区域18b是位于将形成为具有小于第一厚度的第二厚度的沉积层上的区域。例如，当遮蔽板17用于制造根据图1的示例性实施方式的半导体存储器件的工艺时，第一暴露区域18a位于第一存储区域100a上，并且第二暴露区域18b位于第二存储区域100b上。因为第一暴露区域18a具有较大的每单位面积的暴露面积，所以第一暴露区域18a可以暴露第一存储区域100a的相对较大的面积。因为第二暴露区域18b具有较小的每单位面积的暴露面积，所以第二暴露区域18b可以暴露第二存储区域的较小的面积。
遮蔽板17安置在晶片支托部13上以与半导体晶片1的上表面间隔开。遮蔽板17可以联接到晶片支托部13的支撑条13c并且可以随晶片支托部13旋转。溅射粒子可以穿过第二暴露孔19b。例如，溅射粒子可以倾斜地入射在遮蔽板17的上表面上，穿过第二暴露孔19b，并沉积在半导体晶片1上。此外，因为遮蔽板17随晶片支托部13和半导体晶片1旋转，所以溅射粒子穿过第二暴露孔19b的角度可以连续地改变。因此，溅射粒子可以均匀地沉积在位于第一暴露区域18a下面的第一存储区域100a和位于第二暴露区域18b下面的第二存储区域100b的每个上。由于第一暴露孔19a和第二暴露孔19b的作用，沉积层可以在第一存储区域100a和第二存储区域100b上被沉积为具有不同的厚度。因为第二存储区域100b通过第二暴露孔19b被部分地遮蔽，所以沉积在第二存储区域100b上的沉积层可以被沉积为具有比沉积在第一存储区域100a上的沉积层相对更薄的厚度。
遮蔽板17可以与半导体晶片1的上表面隔开0.5cm至1.0cm的分离高度。例如，遮蔽板17可以以0.5cm至1.0cm之间的距离离开半导体晶片1的上表面。遮蔽板17的分离高度可以影响其中沉积溅射粒子的区域的沉积厚度、沉积层的沉积厚度、以及沉积厚度之间的偏差。分离高度可以考虑到第二暴露孔19b的尺寸、第二暴露孔19b之间的分离距离等被控制。当分离高度太低时，溅射粒子会主要沉积在第二暴露孔19b正下方的区域中，并且沉积厚度会增大。当分离高度太低时，第二暴露区域18b中的第二暴露孔19b下方的区域的沉积厚度与远离第二暴露孔19b的区域的沉积厚度之间的差异会增大。当分离高度太高时，穿过第一暴露孔19a和第二暴露孔19b的每个的溅射粒子会沉积在第二暴露区域18b和邻近于其的第一暴露区域18a的每个或另外的区域上。因此，第二暴露区域18b中的第二暴露孔19b下方的区域的沉积厚度与远离第二暴露孔19b的区域的沉积厚度之间的差异会减小。在一示例性实施方式中，遮蔽条17b的每个的宽度、遮蔽条17b中的两个相邻遮蔽条之间的分离距离、或遮蔽板17离半导体晶片1的上表面的分离高度可以被控制为使得将沉积在半导体晶片1上的沉积层具有预定厚度。
遮蔽框17a具有环形，并且第一暴露区域18a和第二暴露区域18b位于遮蔽框17a的内部。本发明构思不限于此。例如，根据衬底的形状，遮蔽框17a可以具有矩形环、六边形环等的形状。遮蔽框17a可以形成为使得其内部区域具有比对其执行溅射工艺的半导体晶片1的面积更大的面积。例如，遮蔽板17可以形成为具有比半导体晶片1的直径更大的内径或宽度。
遮蔽条17b具有拥有预定厚度的条形。遮蔽条17b的垂直于其纵向方向的形状可以是矩形形状。多个遮蔽条17b可以在第二暴露区域18b中在第一方向y上延伸并且可以在第二方向x上彼此间隔开。例如，遮蔽条17b可以安置为具有条纹形状或线形状。在这种情况下，第二暴露孔19b可以在第一方向y上延伸，可以在第二方向x上彼此间隔开，并且可以形成为具有拥有与遮蔽条17b的长度对应的长度的矩形形状。第二暴露孔19b可以安置为具有在第一方向y上延伸的线形状并且可以在第二方向x上彼此间隔开。位于第二暴露区域18b下面的第二存储区域100b中沉积的沉积层的厚度可以根据遮蔽条17b的宽度w1、多个遮蔽条17b中的两个相邻遮蔽条之间的分离距离w2、以及遮蔽板17离半导体晶片1的高度d而被调节。
当遮蔽条17b形成为具有矩形条形时，遮蔽条17b可以形成为具有5μm到50μm的宽度。当遮蔽条17b形成为具有圆形条形时，遮蔽条17b可以形成为具有5μm到50μm的直径。当遮蔽条17b的宽度w1或直径太小时，其强度会降低并且会难以均匀地形成第二暴露孔19b。当遮蔽条17b的宽度w1或直径太大时，溅射粒子穿过的第二暴露孔19b的每个的尺寸会减小，并且会难以确保沉积层所需的厚度。多个遮蔽条17b的分离距离w2可以是50μm到500μm。当多个遮蔽条17b的分离距离w2太小时，第二暴露孔19b的尺寸会减小并且会难以确保沉积层所需的沉积厚度。此外，第二暴露区域18b中的第二暴露孔19b下方的区域的沉积厚度与远离第二暴露孔19b的区域的沉积厚度之间的差异会增大。当遮蔽条17b的分离距离w2太大时，可位于第二暴露区域18b中的多个遮蔽条17b的数量会显著地减少。因此，当遮蔽条17b的分离距离w2太大时，会难以控制沉积层的沉积厚度。
根据一示例性实施方式，参照图13A和13B，遮蔽板27包括遮蔽框17a、第一遮蔽条27c和第二遮蔽条27d。遮蔽板27包括第一暴露区域28a和第二暴露区域28b。第一暴露区域28a是其中形成第一暴露孔29a的区域，第二暴露区域28b是其中形成第二暴露孔29b的区域。第一遮蔽条27c在第二方向x上延伸并且在第一方向y上彼此间隔开。第二遮蔽条27d在第一方向y上延伸并且在第二方向x上彼此间隔开。第一遮蔽条27c和第二遮蔽条27d被安置为形成网格形状。遮蔽板27的第二暴露孔29b具有矩形形状，并且布置为具有在第一方向y和第二方向x上彼此间隔开的网格形状。第一遮蔽条27c和第二遮蔽条27d的每个可以形成为具有与图11A至11C的遮蔽条17b的每个的宽度相同的宽度或与图11A至11C的遮蔽条17b的每个的分离距离相同的分离距离。第一遮蔽条27c和第二遮蔽条27d的每个可以形成为具有5μm到50μm的宽度。第一遮蔽条27c可以以50μm到500μm的分离距离彼此间隔开。第二遮蔽条27d可以以50μm到500μm的分离距离彼此间隔开。遮蔽板27可以减小沉积在第二存储区域100b上的沉积层的厚度，因为在第二暴露区域28b中被遮蔽的区域与图11B的遮蔽板17相比相对增加。
参照图14，在根据本发明构思的半导体存储器制造装置10中，位于第一暴露区域18a下面的第一存储区域100a上沉积的沉积层1a的沉积厚度和位于第二暴露区域18b下面的第二存储区域100b上沉积的沉积层1b的沉积厚度可以彼此不同。半导体存储器制造装置10可以沉积沉积层，使得第一存储区域100a上沉积的沉积层1a的沉积厚度大于第二存储区域100b上沉积的沉积层1b的沉积厚度。
在半导体存储器制造装置10中，来自溅射靶支托部15所支托的溅射靶的溅射粒子可以穿过第一暴露区域18a的第一暴露孔19a和第二暴露区域18b的第二暴露孔19b同时倾斜地入射在遮蔽板17的上表面上，并且可以沉积在半导体晶片1的上表面上。因为第一暴露区域18a包括一个第一暴露孔19a，所以入射在第一暴露区域18a上的溅射粒子可以均匀地沉积在第一存储区域100a上。因为第二暴露区域18b包括由遮蔽条17b划分的第二暴露孔19b，所以入射在第二暴露区域18b上的溅射粒子中的一些可以穿过第二暴露孔19b并且可以沉积在第二存储区域100b上，并且溅射粒子中的一些可以沉积在遮蔽条17b的上表面上。因为相对少量的溅射粒子沉积在第二存储区域100b上，所以第二存储区域100b中的沉积层1b的沉积厚度可以比第一存储区域100a中的沉积层1a的沉积厚度更薄。
因为溅射粒子倾斜地入射在遮蔽板17的上表面上，所以溅射粒子可以倾斜地穿过第二暴露孔19b。溅射粒子可以沉积在第二存储区域100b的在第二暴露孔19b下方的部分和第二存储区域100b的在遮蔽条17b下方的部分上。此外，因为遮蔽板17和半导体晶片1在溅射工艺期间不断地旋转，所以溅射粒子可以均匀地沉积在第二存储区域100b的整个区域上。当遮蔽板17和半导体晶片1位于预定位置时，溅射粒子(由虚线示出)可以从右上侧向左下侧倾斜地入射在其上并沉积在其上。当遮蔽板17和半导体晶片1旋转时，溅射粒子(由实线示出)可以从左上侧向右下侧倾斜地入射在其上并沉积在其上。因此，在第二存储区域100b中，溅射粒子可以均匀地入射在遮蔽条17b的下部上并沉积在其上。
根据本发明构思的一示例性实施方式，具有不同特性的存储器件可以通过一个工艺形成在一个半导体存储器件中。
根据本发明构思的一示例性实施方式，具有高保持特性的存储器件和具有高操作速度的存储器件可以通过一个工艺形成在一个半导体存储器件中。
虽然已经参照本发明构思的示例性实施方式显示和描述了本发明构思，但是对本领域普通技术人员将明显的是，可以在其中进行形式和细节上的各种各样的改变而不背离由所附权利要求限定的本发明构思的精神和范围。
本申请要求享有2017年8月8日在韩国知识产权局(KIPO)提交的韩国专利申请第10-2017-0100525号的优先权，其公开通过引用全文合并于此。

Claims (20)

1.一种半导体存储器件，包括：
第一存储器件，其包括具有多个沉积层的第一磁阻单元；以及
第二存储器件，其包括具有多个沉积层的第二磁阻单元，
其中所述第二磁阻单元的所述多个沉积层的每个对应于所述第一磁阻单元的所述多个沉积层中的一个，以及
其中所述第二磁阻单元的所述多个沉积层中的一个具有基本上均匀的厚度并且比所述第一磁阻单元的所述多个沉积层中的对应沉积层更薄，所述第一磁阻单元的所述多个沉积层中的所述对应沉积层具有基本上均匀的厚度。
2.根据权利要求1所述的半导体存储器件，还包括：
设置在衬底上的下绝缘层；
垂直地穿过所述下绝缘层以与所述衬底的上表面接触的第一下接触插塞和第二下接触插塞，
其中所述第一存储器件电连接到所述第一下接触插塞，以及
其中所述第二存储器件电连接到所述第二下接触插塞；
上绝缘层，其设置在所述下绝缘层上以覆盖所述第一存储器件和所述第二存储器件；
上接触插塞，其垂直地穿过所述上绝缘层以电连接到所述第一存储器件或所述第二存储器件；以及
开关器件，其电连接到所述第一下接触插塞。
3.根据权利要求1所述的半导体存储器件，其中：
所述第一磁阻单元的所述多个沉积层包括一个堆叠在另一个上的第一固定层、第一隧道势垒层、第一自由层和第一盖层；以及
所述第二磁阻单元的所述多个沉积层包括一个堆叠在另一个上的第二固定层、第二隧道势垒层、第二自由层和第二盖层。
4.根据权利要求3所述的半导体存储器件，
其中所述第二磁阻单元的所述多个沉积层中的所述一个是所述第二盖层，所述第一磁阻单元的所述多个沉积层中的所述对应沉积层是所述第一盖层。
5.根据权利要求3所述的半导体存储器件，
其中所述第一盖层具有0.7nm与1.5nm之间的厚度，所述第二盖层具有0.1nm与0.7nm之间的厚度。
6.根据权利要求3所述的半导体存储器件，
其中所述第二磁阻单元的所述多个沉积层中的所述一个和所述第一磁阻单元的所述多个沉积层中的所述对应沉积层通过一个工艺同时形成。
7.根据权利要求3所述的半导体存储器件，
其中所述第一盖层和所述第二盖层通过一个工艺同时形成。
8.根据权利要求1所述的半导体存储器件，其中：
所述第一磁阻单元包括一个堆叠在另一个上的第一盖层、第一自由层、第一隧道势垒层和第一固定层；
所述第二磁阻单元包括一个堆叠在另一个上的第二盖层、第二自由层、第二隧道势垒层和第二固定层；以及
所述第二磁阻单元的所述多个沉积层中的所述一个是所述第二盖层，所述第一磁阻单元的所述多个沉积层中的所述对应沉积层是所述第一盖层。
9.一种半导体存储器件，包括：
第一存储器件，其位于第一存储区域中并且包括具有多个沉积层的第一磁阻单元；以及
第二存储器件，其位于第二存储区域中并且包括具有多个沉积层的第二磁阻单元，
其中所述第一存储器件具有比所述第二存储器件更高的操作速度和更低的保持特性，
其中所述第二磁阻单元的所述多个沉积层的每个对应于所述第一磁阻单元的所述多个沉积层中的一个，以及
其中所述第二磁阻单元的所述多个沉积层中的一个具有基本上均匀的厚度并且比所述第一磁阻单元的所述多个沉积层中的对应沉积层更薄，所述第一磁阻单元的所述多个沉积层中的所述对应沉积层具有基本上均匀的厚度。
10.根据权利要求9所述的半导体存储器件，其中：
所述第一磁阻单元的所述多个沉积层包括一个堆叠在另一个上的第一固定层、第一隧道势垒层、第一自由层和第一盖层；
所述第二磁阻单元的所述多个沉积层包括一个堆叠在另一个上的第二固定层、第二隧道势垒层、第二自由层和第二盖层；以及
所述第一盖层和所述第二盖层通过一个工艺同时形成为具有不同的厚度。
11.根据权利要求10所述的半导体存储器件，
其中所述第二盖层比所述第一盖层更薄。
12.一种制造根据权利要求1或9所述的半导体存储器件的半导体存储器制造装置，包括：
晶片支托部，其被构造为支撑半导体晶片；
溅射靶支托部，其倾斜地安置在所述晶片支托部上方；以及
遮蔽板，其插置在所述溅射靶支托部与所述晶片支托部之间，
其中所述遮蔽板包括安置在将形成的所述第一存储器件上方的第一暴露区域和安置在将形成的所述第二存储器件上方的第二暴露区域，
其中所述第一暴露区域大于所述第二暴露区域。
13.根据权利要求12所述的半导体存储器制造装置，
其中所述遮蔽板包括在所述第一暴露区域中的第一暴露孔和在所述第二暴露区域中的多个第二暴露孔。
14.根据权利要求13所述的半导体存储器制造装置，其中：
所述遮蔽板包括在所述第二暴露区域中的多个遮蔽条；
所述多个遮蔽条在第一方向上延伸并且在第二方向上彼此间隔开；以及
由所述多个遮蔽条划分的所述多个第二暴露孔被布置成在所述第一方向上延伸的线形并且在所述第二方向上彼此间隔开。
15.根据权利要求14所述的半导体存储器制造装置，
其中所述多个遮蔽条的每个的宽度、所述多个遮蔽条中的两个相邻遮蔽条之间的分离距离、或所述遮蔽板离所述半导体晶片的上表面的分离高度被控制为使得将沉积在所述半导体晶片上的沉积层具有预定厚度。
16.根据权利要求14所述的半导体存储器制造装置，
其中所述多个遮蔽条的每个具有5μm与50μm之间的宽度。
17.根据权利要求14所述的半导体存储器制造装置，
其中所述多个遮蔽条中的两个相邻遮蔽条以50μm与500μm之间的距离隔开。
18.根据权利要求14所述的半导体存储器制造装置，
其中所述遮蔽板以0.5cm至1.0cm之间的距离离开所述半导体晶片的上表面。
19.根据权利要求13所述的半导体存储器制造装置，
其中所述第二暴露区域包括：
在第一方向上延伸并且在第二方向上彼此间隔开的多个第一遮蔽条；以及
在所述第二方向上延伸并且在所述第一方向上彼此间隔开的多个第二遮蔽条，以及
其中所述多个第一遮蔽条和所述多个第二遮蔽条彼此连接以形成具有所述多个第二暴露孔的网格形状，所述多个第二暴露孔的每个具有矩形形状。
20.根据权利要求12所述的半导体存储器制造装置，
其中所述遮蔽板被构造为旋转。
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