CN109314067B - 在逻辑及热点检验中使用z层上下文来改善灵敏度及抑制干扰的系统及方法 - Google Patents

在逻辑及热点检验中使用z层上下文来改善灵敏度及抑制干扰的系统及方法 Download PDF

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Abstract

本发明揭示用于从晶片的缺陷扫描去除干扰数据的系统及方法。处理器接收具有一或多个z层的对应于晶片的设计文件。所述处理器接收所述晶片的临界区域且指示子系统捕获所述晶片的对应图像。接收缺陷位置且对准所述设计文件与所述缺陷位置。使用潜在缺陷位置及所述所对准设计文件的所述一或多个z层来识别干扰数据。所述处理器接着从所述一或多个潜在缺陷位置去除所述所识别干扰数据。

Description

在逻辑及热点检验中使用Z层上下文来改善灵敏度及抑制干 扰的系统及方法
相关申请案的交叉参考
本申请案主张2016年6月29日申请的第62/356,499号美国临时申请案(目前待决)的优先权,所述申请案的揭示内容以引用方式并入本文中。
技术领域
本发明涉及缺陷检测,即,本发明涉及在逻辑及热点检验中使用z层上下文来改善灵敏度及抑制干扰的系统及方法。
背景技术
制造半导体装置(例如逻辑及存储器装置)通常包含使用大量半导体制造工艺来处理衬底(例如半导体晶片)以形成半导体装置的各种特征及多个层级。例如,光刻技术是涉及将图案从主光罩转印到布置在半导体晶片上的抗蚀剂的半导体制造工艺。半导体制造过程的额外实例包含但不限于化学机械抛光(CMP)、蚀刻、沉积及离子植入。多个半导体装置可呈某个布置制造在单个半导体晶片上且接着分成个别半导体装置。
在半导体制造过程期间,在各种步骤中使用检验过程以检测晶片上的缺陷来促进制造过程中的更高产率且因此促进更高利润。检验总是制造半导体装置(例如IC)的重要部分。然而,随着半导体装置的尺寸减小,因为较小缺陷可引起所述装置发生故障,所以对于成功制造可接受半导体装置来说检验甚至变得更重要。例如,随着半导体装置的尺寸减小,检测尺寸减小的缺陷已成为必要,这是因为即使相对小缺陷也可引起半导体装置中的多余像差。
然而,随着设计规则收紧,半导体制造过程可能接近于过程的性能能力的限制而操作。另外,随着设计规则收紧,较小缺陷可对装置的电参数具有影响,这推动更灵敏检验。因此,随着设计规则收紧,通过检验所检测的潜在产率相关缺陷的群体显著增大,且通过检验所检测的干扰缺陷的群体也显著增大。因此,可在晶片上检测到越来越多缺陷,且校正工艺以减少全部缺陷可困难且昂贵。因而,确定哪些缺陷实际上对装置的电参数及产率具有影响可允许工艺控制方法集中于那些缺陷同时很大程度上忽略其它缺陷。此外,在较小设计规则下,在一些情况中,工艺诱发的故障趋于系统性。即,工艺诱发的故障趋于在通常在设内计多次重复的预定设计图案处发生故障。消除空间系统性、电相关缺陷是重要的,这是因为消除此类缺陷可对产率具有显著整体影响。通常无法从上文所描述的检验、重检及分析过程确定缺陷是否影响装置参数及产率,这是因为这些过程不能确定缺陷相对于电设计的位置。
当前运行时间上下文映射临界区域缺乏z层信息。因而,无法实现基于z层信息分段成更准确临界区域。在一些情况中,可将z层信息用于干扰抑制,但仅使用设计属性。这可在过电弧用户接口水平处完成,其中仅重检少数缺陷以避免长处理时间。另外,这些技术需要图像处理器与图像数据获取子系统之间的过度通信量。
因此,当前干扰抑制方法需要更冷地执行(即,具有较高阈值)缺陷检测以限制缺陷计数。另外,现今可在逐核心基础上使用设计信息。在后处理中获取设计信息负面地影响处理量且需要更多存储器。最后,现有技术系统缺乏基于设计上下文执行图像分段的方式。因而,目前解决方案产生极小热点且需要在晶片的较大区域上运行图案搜索,且接着将所述热点手动调整成更小。
发明内容
本发明的实施例可被描述为一种用于去除干扰数据的方法。所述方法包括接收对应于晶片的设计文件。在处理器处接收所述设计文件。所述处理器可为多核心计算机的单个核心。所述设计文件具有一或多个z层。
所述方法进一步包括接收所述晶片的一或多个临界区域。在所述处理器处接收所述晶片的所述临界区域。所述晶片的所述临界区域可基于所述设计文件中的预定图案及/或先前所识别晶片缺陷。在一个实施例中,所述一或多个临界区域包括来自运行时间上下文映射的数据。
所述方法进一步包括指示图像数据获取子系统捕获对应于所述晶片的所述一或多个临界区域的一或多个图像。
所述方法进一步包括接收所述一或多个图像中的一或多个潜在缺陷位置。所述潜在缺陷位置对应于所述晶片的所述一或多个临界区域。在所述处理器处接收所述潜在缺陷位置。
所述方法进一步包括对准所述设计文件与对应于所述晶片的所述一或多个临界区域的所述一或多个潜在缺陷位置。使用所述处理器来执行所述对准。
所述方法进一步包括识别所述一或多个潜在缺陷位置中的干扰数据。基于每一潜在缺陷位置及所述所对准设计文件的所述一或多个z层识别干扰数据。使用所述处理器来执行所述识别。在一个实施例中,基于每一潜在缺陷位置的位置是否接近于所述所对准设计文件的每一z层中的图案数据识别所述干扰数据。
所述方法进一步包括从所述一或多个潜在缺陷位置去除所述所识别干扰数据。使用所述处理器来去除所述所识别干扰数据。可基于子像素缺陷位置、重叠百分比、到所述所对准设计文件中的所述一或多个z层的水平距离或垂直距离识别所述干扰数据。
在一个实施例中,所述方法进一步包括分析所述设计文件以基于预定设计规则确定所述晶片的所述一或多个临界区域。使用所述处理器来执行所述分析。
在另一实施例中,所述方法进一步包括基于所述设计文件及对应于所述晶片的所述一或多个临界区域的所述一或多个图像产生合成图像。使用所述处理器来产生所述合成图像。在此类实施例中,识别所述一或多个潜在缺陷位置中的干扰数据的步骤还基于所述合成图像。
在一个实施例中,所述方法进一步包括基于所述设计文件中的所述一或多个z层分段所述晶片的所述一或多个临界区域。可使用所述处理器来执行所述分段。
本发明的另一实施例可被描述为一种用于去除干扰数据的系统。所述系统包括图像数据获取子系统、设计文件数据库及多核心计算机。所述设计文件数据库包括与一或多个晶片相关联的多个设计文件。每一设计文件具有一或多个z层。所述多核心计算机与所述图像数据获取子系统电子通信。
所述多核心计算机具有多个处理器。每一处理器经配置以从对应于晶片的所述设计文件数据库接收设计文件。所述设计文件具有一或多个z层。
每一处理器进一步经配置以接收对应于所述晶片的一或多个临界区域的一或多个图像。所述晶片的所述临界区域可基于所述设计文件中的预定图案。所述晶片的所述临界区域可基于先前所识别晶片缺陷。所述一或多个临界区域可包括来自运行时间上下文映射的数据。
每一处理器进一步经配置以接收对应于所述晶片的所述一或多个临界区域的所述一或多个图像中的一或多个潜在缺陷位置。
每一处理器进一步经配置以对准所述设计文件与对应于所述晶片的所述一或多个临界区域的所述一或多个潜在缺陷位置。
每一处理器进一步经配置以基于每一潜在缺陷位置及所述所对准设计文件的所述一或多个z层识别所述一或多个潜在缺陷位置中的干扰数据。可基于每一潜在缺陷位置的位置是否接近于所述所对准设计文件的每一z层中的图案数据识别所述干扰数据。可基于子像素缺陷位置、重叠百分比、到所述所对准设计文件中的所述一或多个z层的水平距离或垂直距离识别所述干扰数据。
每一处理器进一步经配置以从所述一或多个潜在缺陷位置去除所述所识别干扰数据。
在一个实施例中,每一处理器进一步经配置以分析所述设计文件以基于预定设计规则确定所述晶片的所述一或多个临界区域。
在另一实施例中,每一处理器进一步经配置以基于所述设计文件及对应于所述晶片的所述一或多个临界区域的所述一或多个图像产生合成图像。在此类实施例中,基于所述合成图像识别所述一或多个潜在缺陷位置中的所述干扰数据。
在一个实施例中,每一处理器进一步经配置以基于所述设计文件中的所述一或多个z层分段所述晶片的所述一或多个临界区域。
本发明的另一实施例还可被描述为一种存储程序的非暂时性计算机可读媒体,所述程序经配置以指示处理器:接收对应于晶片的设计文件,所述设计文件具有一或多个z层;接收所述晶片的一或多个临界区域;指示图像数据获取子系统捕获对应于所述晶片的所述一或多个临界区域的一或多个图像;接收对应于所述晶片的所述一或多个临界区域的所述一或多个图像中的一或多个潜在缺陷位置;对准所述设计文件与对应于所述晶片的所述一或多个临界区域的所述一或多个潜在缺陷位置;基于每一潜在缺陷位置及所述所对准设计文件的所述一或多个z层识别所述一或多个潜在缺陷位置中的干扰数据;及从所述一或多个潜在缺陷位置去除所述所识别干扰数据。
附图说明
为更完全地理解本发明的本质及目的,应结合附图参考下文详细描述,其中:
图1是展示正确构造(中心)及缺陷(右边)的晶片中的图案及相同图案的图像的设计表示的实例性说明;
图2是将临界特征定位在设计文件中的实例性说明;
图3是用于收集图像的检验系统的图;
图4是展示存储可在计算机系统上执行以用于执行本发明的计算机实施方法的程序指令的非暂时性计算机可读媒体的图;
图5是无设计重叠的缺陷热点的实例性说明;
图6是具有设计重叠的缺陷热点的实例性说明;
图7是图5的缺陷热点中所识别的潜在缺陷的实例性说明;
图8是图6的缺陷热点中所识别的潜在缺陷的实例性说明,其中设计文件经重叠在缺陷热点上;
图9是基于缺陷热点上的所重叠设计文件识别且分类成关注缺陷及干扰缺陷的潜在缺陷的实例性说明;且
图10是展示根据本发明的一个实施例的方法的流程图。
具体实施方式
尽管将关于某些实施例描述所主张标的物,但其它实施例(包含不提供本文中所阐述的全部优点及特征的实施例)也在本发明的范围内。可在不背离本发明的范围的情况下作出各种结构、逻辑、过程步骤及电子改变。因此,仅参考所附权利要求书界定本发明的范围。
如本文中所使用,术语“晶片”通常指由半导体或非半导体材料形成的衬底。此半导体或非半导体材料的实例包含但不限于单晶硅、砷化镓及磷化铟。通常可在半导体制造设施中找到及/或处理此类衬底。
晶片可包含形成在衬底上的一或多层。例如,此类层可包含但不限于抗蚀剂、电介质材料及导电材料。所属领域中已知许多不同类型的此类层,且如本文中所使用的术语晶片希望涵盖包含全部类型的此类层的晶片。
形成在晶片上的一或多层可“经图案化”或“未经图案化”。例如,晶片可包含多个裸片,每一裸片具有可重复图案化特征。此类材料层的形成及处理最终可导致完成装置。许多不同类型的装置(例如集成电路(IC))可形成在晶片上,且如本文中所使用的术语晶片希望涵盖可在其上制造所属领域中已知的任何类型的装置的晶片。如本文中所使用,术语“芯片”可包括经设计用于特定目的的IC的集合。
尽管本文中关于晶片描述实施例,但应了解,实施例可用于例如主光罩的另一样本(其通常也可称为掩模或光掩模)。在所属领域中已知许多不同类型的主光罩,且如本文中所使用的术语“主光罩”、“掩模”、“光掩模”希望涵盖所属领域中已知的全部类型的主光罩。
检测晶片上的缺陷可涉及使用一或多种光学器件模式,包含使用一或多种光学器件模式及一或多种缺陷检测算法来对晶片执行热扫描。“热扫描”通常指晶片的扫描/检验,其经执行以通过应用相对积极检测设置(例如,实质上接近于本底噪声的阈值)来检测晶片上的缺陷。以这种方式,可执行热扫描以收集将用于调谐过程(光学器件选择及算法调谐)的晶片有关的检验数据。热扫描的目的在于以(若干)选定模式检测晶片上的全部缺陷及干扰类型的代表性样本。
本文中所描述的实施例可包含多个热扫描,例如,一个热扫描用于光学器件选择且另一热扫描用于参数调谐。可使用经选择用于晶片检验的(若干)光学模式来执行针对参数选择执行的热扫描。选择(若干)光学模式可包含通过总体计分来进行光学器件选择,所述总体计分自动计算指示模式或光学器件模式的组合在寻找DOI同时抑制给定缺陷集合的干扰方面的“优秀”程度的单个数字。这消除跨许多模式逐缺陷手动地比较信噪比的工作,且显著减少光学器件选择时间。
本文中所描述的实施例可利用一组处理器节点,其经配置以使用存储在存储媒体阵列及用于晶片的至少一个额外数据源中的图像数据来生成晶片的图像。以这种方式,所述组处理器节点可经配置以执行多通道图像融合。用于晶片的(若干)额外数据源可包含可在图像融合时获得的任何信息。此类数据源可包含但不限于设计数据、使用设计布局脱机生成的裸片上下文映射、从(若干)图像脱机生成的裸片上下文映射、缺陷检测结果、由检验系统的不同检测通道生成的图像数据生成的缺陷检测结果、由多个(不同)晶片扫描(使用检验系统的不同成像模式执行的多个扫描)生成的图像数据、关于用来将图案印刷在晶片上的主光罩的信息等。
图像融合可不包含简单地重叠多个数据源(尽管还可由本文中所描述的实施例执行此重叠)。相反,图像融合可包含组合多个数据源以生成复合图像。还可如陈(Chen)等人在2009年1月26日申请的共同拥有的第12/359,476号美国专利申请案中所描述,如2010年7月29日发表的第2010/0188657号美国专利申请公开案(其以引用的方式并入)般执行图像融合。
在一个实施例中,将由主光罩检验系统生成的主光罩的图像用作图像数据空间中的图像数据。以这种方式,可将由主光罩检验系统生成的主光罩的图像用作图像数据的替代物。这个实施例中所使用的主光罩的图像可包含由所属领域中已知的任何主光罩检验系统以任何合适方式生成的主光罩的任何合适图像。例如,主光罩的图像可为分别由高放大率光学主光罩检验系统或基于电子束的主光罩检验系统获取的主光罩的高放大率光学或电子束图像。替代地,主光罩的图像可为由空中成像主光罩检验系统获取的主光罩的空中图像。
术语“临界区域”通常可界定为用户出于一些原因而关注的晶片上的区域且因此应被检验。在当前所使用的临界区域的一个实例中,晶片的一个层的临界区域可经界定使得临界区域包含形成在所述层上的临界特征且不包含形成在所述层上的非临界特征。动态临界区域是基于在晶片上执行以供相同晶片上执行的后续检验或重检步骤使用的检验或自动缺陷重检步骤的结果生成的临界区域。
一种用于确定将检验的临界区域的方法包含获取由第一检验过程生成的晶片的检验结果。获取检验结果可包含实际上在晶片上执行第一检验过程(例如,通过使用检验工具来扫描晶片且使用通过扫描生成的输出来检测晶片上的缺陷)。然而,获取检验结果可不包含执行第一检验过程。例如,获取检验结果可包含从其中已通过另一方法或系统(例如,执行第一检验过程的另一方法或系统)存储检验结果的存储媒体获取检验结果。第一检验过程可包含含有本文中将进一步描述的那些检验过程中的任一者的任何合适检验过程。第一检验过程可包含在生成检验结果(例如缺陷位置)的所述第一检验过程中执行热配方。检验结果可包含可由检验过程生成的任何及全部检验结果。
在晶片上执行第一制造步骤之后且在晶片上执行第二制造步骤之前,可在晶片上执行第一检验过程。如本文中所使用的制造步骤通常指涉及以某种方式物理地、化学地、机械地等改变晶片的任何半导体制造过程。例如,制造步骤可包含光刻工艺、蚀刻工艺、化学机械抛光工艺及类似者。在此实例中,第一制造步骤可为光刻工艺,且第二制造步骤可为蚀刻工艺。可在晶片上相继执行第一制造步骤及第二步骤(例如,未在第一制造步骤与第二制造步骤之间在晶片上执行任何其它制造步骤的情况下)。相比之下,不包含意外地改变晶片的可在晶片上执行的过程包含检验及重检过程。
确定临界区域还可包含基于检验结果来确定第二检验过程的临界区域。在晶片上执行第二制造步骤之后,将在晶片上执行第二检验过程。确定临界区域可包含确定将检验的晶片上的位置或区域及将用来检测临界区域中的每一者中的缺陷的一或多个检验参数。针对一些临界区域确定的一或多个检验参数可与针对其它临界区域确定的一或多个检验参数不同。例如,所述方法允许具体晶片的选定区域中的给定检验步骤的灵敏度根据由较早步骤中的检验在那个具体晶片上所检测到的噪声及信号进行定制。换句话说,所述方法可利用来自一个检验步骤的检验结果来增强或解谐(若干)后续检验步骤中的晶片的灵敏度。以这种方式,所述方法可使在一个制造过程之后执行的检验步骤与在下一或另一制造过程之后执行的检验步骤相关。
在多数半导体制造设施中,检验配方相当冷地运行以向不影响产率的工艺中的小变化提供结果的稳定性。通过在每个晶片基础上选择性地增强区域中的灵敏度,可基于从那个晶片的早前检验记录的信号来较好地检测临界区域中的缺陷而不放弃稳定性。
使用可如本文中所描述那样配置的计算机系统来执行获取检验结果及确定临界区域。
为使本文中所描述的方案发挥其最大潜能,应将临界区域基本上准确地对准到设计空间。库尔卡尼(Kulkarni)等人共同拥有的第7,676,077号美国专利案中描述用于将设计空间对准到检验或晶片空间的方法及系统,所述专利案如本文中完全阐述那样以引用的方式并入。本专利中所描述的方法及系统中的任一者可用于本文中所描述的方法中以将设计空间对准到检验或晶片空间,且反之亦然。
在一个实施例中,检验结果包含噪声事件、边缘缺陷及所检测缺陷,且临界区域经确定使得临界区域包含至少一些噪声事件、边缘缺陷及所检测缺陷的位置。噪声事件通常可界定为具有高于本底噪声且更接近于本底噪声而非缺陷检测阈值的值的信号。边缘缺陷一般可经界定为具有低于缺陷检测阈值且更接近于缺陷检测阈值而非本底噪声的值的信号。噪声事件、边缘缺陷及所检测缺陷的位置可用来确定后续检验步骤的临界区域的位置。以这种方式,所述方法可包含利用来自一个检验步骤的检验结果以通过利用第一步骤中的缺陷或信号的空间位置而在后续检验步骤中敏化或减敏晶片的检验。
可生成运行时间上下文映射(RTCM)且可如上文参考库尔卡尼等人的专利中所描述那样执行基于上下文的检验(CBI)。可如扎菲尔(Zafar)等人在2009年8月4日发布的第7,570,796号共同拥有的美国专利中所描述那样执行DBC,所述专利案如本文中完全阐述般以引用的方式并入。
在一些实施例中,检验结果包含噪声事件、边缘缺陷及所检测缺陷。本发明的实施例可包含:针对至少一些噪声事件、边缘缺陷及所检测缺陷确定基于设计的信息;及根据基于设计的信息执行确定临界区域。
在一个实施例中,检验系统用来收集图像数据。例如,本文中所描述的光学及电子束输出获取子系统可配置为检验系统。在另一实施例中,图像数据获取子系统是缺陷重检系统。例如,本文中所描述的光学及电子束输出获取子系统可配置为缺陷重检系统。在进一步实施例中,图像数据获取子系统是计量系统。例如,本文中所描述的光学及电子束输出获取子系统可配置为计量系统。特定来说,可修改本文中所描述及图3中所展示的输出获取子系统的实施例的一或多个参数以取决于将使用所述参数的应用提供不同成像能力。在此实例中,图3中所展示的图像数据获取子系统可经配置以在其将用于缺陷重检或计量而非检验的情况下具有较高分辨率。换句话说,图3中所展示的图像数据获取子系统的实施例描述图像数据获取子系统的一些一般配置及各种配置,可以所属领域的技术人员将明白的多种方式定制图像数据获取子系统以产生具有或多或少适于不同应用的不同成像能力的输出获取子系统。
本发明的系统及方法可利用经配置用于样本(例如晶片及主光罩)的检验、缺陷重检及计量的输出获取子系统、缺陷重检输出获取子系统及计量图像数据获取子系统。例如,本文中所描述的实施例可经配置以使用扫描电子显微法(SEM)及光学图像用于掩模检验、晶片检验及晶片计量的目的。特定来说,本文中所描述的实施例可安装在计算机节点或计算机集群(其是图像数据获取子系统的组件或耦合到图像数据获取子系统,例如宽带等离子体检验器、电子束检验器或缺陷重检工具、掩模检验器、虚拟检验器等)上。以这种方式,本文中所描述的实施例可生成可用于包含但不限于晶片检验、掩模检验、电子束检验及重检、计量等的各种应用的输出。可基于图3中所展示的输出获取子系统将针对其生成实际输出的样本而如上文所描述那样修改输出获取子系统的特性。
此子系统包含至少含有能量源及检测器的图像数据获取子系统。能量源经配置以生成导引到晶片的能量。检测器经配置以从晶片检测能量且响应于所检测能量而生成输出。
在一个实施例中,导引到晶片的能量包含光,且从晶片检测的能量包含光。例如,在图3中所展示的系统的实施例中,图像数据获取子系统10包含经配置以将光导引到晶片14的照明子系统。照明子系统包含至少一个光源。例如,如图3中所展示,照明子系统包含光源16。在一个实施例中,照明子系统经配置以按一或多个入射角(其可包含一或多个斜角及/或一或多个法线角)将光引导到晶片。例如,如图3中所展示,导引来自光源16的光穿过光学元件18且接着穿过透镜20到分束器21,分束器21以法线入射角将光导引到晶片14。入射角可包含任何合适入射角,其可取决于(例如)晶片的特性而变化。
照明子系统可经配置以在不同时间以不同入射角将光引导到晶片。例如,图像数据获取子系统可经配置以改变照明子系统的一或多个元件的一或多个特性使得光可以与图3中所展示的入射角不同的入射角引导到所述晶片。在此实例中,图像数据获取子系统可经配置以移动光源16、光学元件18及透镜20使得光以不同入射角导引到晶片。
在一些实例中,图像数据获取子系统可经配置以同时以一个以上入射角将光引导到晶片。例如,照明子系统可包含一个以上照明通道,所述照明通道中的一者可包含如图3中所展示的光源16、光学元件18及透镜20且所述照明通道中的另一者(未展示)可包含可不同地或相同地配置的类似元件,或可至少包含光源及可能一或多个其它组件(例如本文进一步描述的那些组件)。如果此光与另一光同时引导到晶片,那么成不同入射角引导到晶片的光的一或多个特性(例如,波长、偏光等)可不同,使得可在(若干)检测器处彼此区别从以不同入射角照明晶片产生的光。
在另一实例中,照明子系统可仅包含一个光源(例如,图3中所展示的源16)且来自光源的光可通过照明子系统的一或多个光学元件(未展示)分离成不同光学路径(例如,基于波长、偏光等)。接着,不同光学路径中的每一者中的光可引导到晶片。多个照明通道可经配置以在相同时间或在不同时间(例如,当不同照明通道用来循序地照明晶片时)将光引导到晶片。在另一实例中,相同照明通道可经配置以在不同时间将具有不同特性的光引导到晶片。例如,在一些实例中,光学元件18可配置为光谱过滤器且光谱过滤器的性质可以各种不同方式(例如,通过交换光谱过滤器)改变,使得不同波长的光可在不同时间引导到晶片。照明子系统可具有所属领域中已知的用于循序地或同时将具有不同或相同特性的光以不同或相同入射角引导到晶片的任何其它合适配置。
在一个实施例中,光源16可包含宽带等离子体(BBP)光源。以这种方式,由光源生成且引导到晶片的光可包含宽带光。然而,光源可包含任何其它合适光源,例如激光。激光可包含所属领域中已知的任何合适激光且可经配置以生成任何合适波长或所属领域中已知的波长的光。另外,激光可经配置生成单色光或近单色光。以这种方式,激光可为窄带激光。光源还可包含生成多个离散波长或波带的光的多色光源。
来自光学元件18的光可通过透镜20聚焦到分束器21上。尽管透镜20在图3中被展示为单个折射光学元件,但应了解,实际上,透镜20可包含组合地将光从光学元件聚焦到晶片的多个折射及/或反射光学元件。图3中所展示及本文中所描述的照明子系统可包含任何其它合适光学元件(未展示)。此类光学元件的实例包含但不限于(若干)偏光组件、(若干)光谱过滤器、(若干)空间过滤器、(若干)反射光学元件、(若干)变迹器、(若干)分束器、(若干)孔隙及类似者,其可包含所属领域中已知的任何此类合适光学元件。另外,系统可经配置以基于将用于输出获取的照明的类型修改照明子系统的元件中的一或多者。
图像数据获取子系统还可包含经配置以引起光在晶片上扫描的扫描子系统。例如,图像数据获取子系统可包含在输出获取期间晶片14安置在其上的平台22。扫描子系统可包含可经配置以移动晶片使得光可在晶片上扫描的任何合适机械及/或机器人组合件(包含平台22)。另外或替代地,图像数据获取子系统可经配置使得图像数据获取子系统的一或多个光学元件在晶片上执行光的某种扫描。光可以任何合适方式在晶片上扫描。
图像数据获取子系统进一步包含一或多个检测通道。一或多个检测通道中的至少一者包含检测器,所述检测器经配置以归因于由图像数据获取子系统照明晶片而从晶片检测光且响应于所检测光而生成输出。例如,图3中所展示的图像数据获取子系统包含两个检测通道,一个检测通道是由收集器24、元件26及检测器28形成且另一检测通道是由收集器30、元件32及检测器34形成。如图3中所展示,两个检测通道经配置以按不同收集角收集且检测光。在一些实例中,一个检测通道经配置以检测镜面反射光,且另一检测通道经配置以从晶片检测非镜面反射(例如,散射、衍射等)光。然而,检测通道中的两者或两者以上可经配置以从晶片检测相同类型的光(例如,镜面反射光)。尽管图3展示包含两个检测通道的图像数据获取子系统的实施例,但图像数据获取子系统可包含不同数目的检测通道(例如,仅一个检测通道或两个或两个以上检测通道)。尽管收集器中的每一者在图3中被展示为单个折射光学元件,但应了解,收集器中的每一者可包含一或多个折射光学元件及/或一或多个反射光学元件。
一或多个检测通道可包含所属领域中已知的任何合适检测器。例如,检测器可包含光电倍增管(PMT)、电荷耦合装置(CCD)及时间延迟积分(TDI)摄像机。检测器还可包含所属领域中已知的任何其它合适检测器。检测器还可包含非成像检测器或成像检测器。以这种方式,如果检测器是非成像检测器,那么检测器中的每一者可经配置以检测散射光的某些特性(例如强度),但可不经配置以根据成像平面内的位置检测此类特性。因而,由图像数据获取子系统的检测通道中的每一者中包含的检测器中的每一者生成的输出可为信号或数据,而非图像信号或图像数据。在此类实例中,计算机子系统(例如系统的计算机子系统36)可经配置以从检测器的非成像输出生成晶片的图像。然而,在其它实例中,检测器可配置为经配置以生成成像信号或图像数据的成像检测器。因此,系统可经配置以按多种方式生成本文中所描述的图像。
应注意,本文中提供图3以大体上说明可在本文中所描述的系统实施例中包含的图像数据获取子系统的配置。显然,如同通常在设计商用系统时执行,可改变本文中所描述的图像数据获取子系统配置以优化系统的性能。另外,可使用既有输出获取系统(例如,通过将本文中所描述的功能添加到既有输出获取系统)(例如可从科磊公司(KLA-Tencor)商购的工具)来实施本文中所描述的系统。对于一些此类系统,本文中所描述的方法可提供为输出获取系统的任选功能(例如,除输出获取系统的其它功能外)。替代地,可“从头开始”设计本文中所描述的系统以提供全新系统。
系统的计算机子系统36可以任何合适方式(例如,经由一或多个传输媒体,其可包含“有线”及/或“无线”传输媒体)耦合到图像数据获取子系统的检测器,使得在扫描晶片期间,计算机子系统可接收由检测器生成的输出。计算机子系统36可经配置以使用如本文中所描述的检测器的输出来执行多个功能及本文中进一步描述的任何其它功能。这个计算机子系统可如本文中描述那样进一步配置。
这个计算机子系统(以及本文中所描述的其它计算机子系统)在本文中也可称为(若干)计算机系统。本文中所描述的(若干)计算机子系统或(若干)系统中的每一者可采用各种形式,包含个人计算机系统、图像计算机、主计算机系统、工作站、网络设备、因特网设备或其它装置。一般来说,术语“计算机系统”可广义地经定义以涵盖具有执行来自存储器媒体的指令的一或多个处理器的任何装置。(若干)计算机子系统或(若干)系统还可包含所属领域中已知的任何合适处理器,例如并行处理器。另外,(若干)计算机子系统或(若干)系统可包含具有高速处理及软件的计算机平台作为独立或联网工具。
如果系统包含一个以上计算机子系统,那么不同计算机子系统可彼此耦合使得可在如本文中进一步描述的计算机子系统之间发送图像、数据、信息、指令等。例如,计算机子系统36可通过任何合适传输媒体(其可包含所属领域中已知的任何合适有线及/或无线传输媒体)耦合到(若干)计算机子系统102。此类计算机子系统中的两者或两者以上还可通过共享计算机可读存储媒体(未展示)有效地耦合。
额外实施例设计一种存储可计算机系统上执行以用来执行用于模式选择及图像融合的计算机实施方法的程序指令的非暂时性计算机可读取媒体。图4中展示此实施例。特定来说,如图4中所展示,非暂时性计算机可读媒体1800包含可在计算机系统1804上执行的程序指令1802。计算机实施方法可包含本文中所描述的(若干)任何方法的(若干)任何步骤。
实施方法(例如本文中所描述的那些方法)的程序指令1802可存储在计算机可读媒体1800上。计算机可读媒体可为存储媒体,例如磁盘或光盘、磁带或所属领域中已知的任何其它合适非暂时性计算机可读媒体。
可以各种方式(尤其包含基于程序的技术、基于组件的技术及/或面向对象技术)中的任一者实施程序指令。例如,视需要,可使用ActiveX控件、C++对象、JavaBeans、微软基础类别(“MFC”)、SSE(流式SIMD扩展)或其它技术或方法实施程序指令。
可根据本文中所描述的实施例中的任一者配置计算机系统1804。
本文中所揭示的系统及方法可通过利用z层上下文信息来改善缺陷检测灵敏度。可通过RTCM数据使用z层上下文信息。本文中所揭示的系统及方法在逐核心基础上实现干扰抑制,其可在成像计算机或系统中的任何其它计算机中以最小处理单元执行。
在一个实施例中,本文中所揭示的系统及方法嵌入z层信息作为RTCM数据的部分且将信息作为上下文信息传递到处理器。处理器可处理这个信息用于区域分段,这导致较好灵敏度。
可通过组合多个设计层来产生Z层上下文。提供具有操作(例如生长及收缩)的工具且应用逻辑表达来产生上下文可帮助用户产生不同种类的z层上下文。
在一些实施例中,处理器可计算设计属性(例如重叠百分比、到z层上下文的水平/垂直距离)且将这些属性用于干扰抑制。处理器还可在子像素基础上使用曲线拟合且阈值化模拟空间用于以较高准确度计算设计属性来计算缺陷大小。例如,本发明的系统及方法可与热点检验同时使用且仍实现较好灵敏度及干扰抑制。在一些情况中,可在干扰数据组内识别临界缺陷或关注缺陷。
在一些实施例中,这个z层上下文信息可用来分段像素以减小噪声或将不同阈值用于不同上下文片段。由于z层信息正经历对准,所以处理器处不存在设计剪辑获取附加额外开销。将全部所要信息建构在RTCM数据本身中。
在一些实施例中,处理器可计算上下文属性且将其用于例如额外干扰抑制的基于设计的分级的方法。
本发明的一个实施例可被描述为一种用于去除干扰数据的方法。所述方法包括在处理器处接收对应于晶片的设计文件。设计文件具有一或多个z层。
所述方法进一步包括在处理器处接收晶片的一或多个临界区域。图2说明晶片的突显临界区域。图5说明从晶片的其余部分分段或与分离的临界区域。这个可称为热点临界区域。热点临界区域可在子像素对准之后用于检验。在一些实施例中,相同地处理热点临界区域中的全部像素。同样地,可相同地处理热点临界区域中所检测的全部缺陷。晶片的临界区域可基于设计文件中的预定图案或先前所识别晶片或设计缺陷或缺陷区域。
所述方法进一步包括指示图像数据获取子系统捕获对应于晶片的一或多个临界区域的一或多个图像。所述方法进一步包括在处理器处接收对应于晶片的一或多个临界区域的一或多个图像中的一或多个潜在缺陷位置。例如,潜在缺陷位置可为临界区域内或晶片内的坐标的列表。替代物理位置,潜在缺陷位置可对应于图像中的像素或半像素坐标。图7的像素映像中可见潜在缺陷位置的列表的另一实例。
所述方法进一步包括使用处理器来对准设计文件与对应于晶片的一或多个临界区域的一或多个缺陷位置。图6中可见设计文件与临界区域的对准的一个此实例。一旦对准,则所述方法进一步包括使用处理器以基于每一潜在缺陷位置及所对准设计文件的一或多个z层识别一或多个潜在缺陷位置中的干扰数据。图8说明潜在缺陷位置重叠在所对准设计文件的z层上。在这个实例中,存在两个z层。在一些实施例中,可提供z层的手动编辑以适应额外需求。可在设计文件上提供生长六边形、合并六边形及如同“及”、“或”、“异或”等的逻辑运算来产生z层上下文。
在一个实施例中,所述方法可进一步包括使用处理器来分析设计文件以基于预定设计规则确定晶片的一或多个临界区域。可执行规则以产生上下文掩模。在一些实施例中,关于用于缺陷检测的临界区域以埃准确度将z层上下文传递到处理器。
所述方法进一步包括使用处理器从一或多个潜在缺陷位置去除所识别干扰数据。图9说明在这个特定实施例中当潜在缺陷位置未接近于一或多个z层时其如何被识别为干扰数据。在另一实施例中,基于每一潜在缺陷位置的位置是否接近于所对准设计文件的每一z层中的图案数据识别干扰数据。在又一实施例中,基于子像素缺陷位置、重叠百分比、到所对准设计文件中的一或多个z层的水平距离或垂直距离识别干扰数据。
所述方法可进一步包括使用处理器以基于设计文件及对应于晶片的一或多个临界区域的一或多个图像产生合成图像。在此实施例中,识别一或多个潜在缺陷位置中的干扰数据的步骤还可基于合成图像。
所述方法可进一步包括使用处理器以基于设计文件中的一或多个z层分段晶片的一或多个临界区域。
图10是说明体现本发明的一种方法100的流程图。方法100包括接收101对应于晶片的设计文件。设计文件可对应于用于在晶片上重复的三个设计的晶片的子集。可通过电子连接(例如内部网络或因特网)从本地硬盘驱动器或从远程服务器接收101设计文件。
方法100可进一步包括分析103设计文件以确定一或多个临界区域。处理器可分析103设计文件。可使用先前缺陷数据来确定或可基于现有数据来手动确定临界区域。
方法100可进一步包括接收105晶片的一或多个临界区域。可基于所分析103设计文件接收105临界区域。还可从本地硬盘驱动器、远程服务器或经由内部网络或因特网接收105临界区域。临界区域可在处理器处接收105、存储在本地存储器中或存储在RAM中以供处理器使用。方法100可进一步包括分段107晶片的一或多个临界区域。可由处理器执行107分段。
方法100可进一步包括指示109图像数据获取子系统捕获晶片的一或多个图像。图像可具有晶片的所分段临界区域。可在晶片的热扫描期间捕获图像。处理器可接收111图像中的一或多个潜在缺陷位置。这些是潜在缺陷位置,因为图像可指示干扰数据或实际缺陷。
方法100可进一步包括将设计文件与一或多个潜在缺陷位置对准113。在一个实施例中,方法100可进一步包括基于设计文件产生115合成图像。例如,处理器可将设计文件中的一或多个z层重叠在由图像数据获取子系统捕获的图像上方。
方法100可进一步包括识别117一或多个潜在缺陷位置中的干扰数据。可使用设计文件来识别117干扰数据。例如,如果潜在缺陷位置不与设计文件中的特征区域重叠,那么其可为干扰数据。上文揭示识别117干扰数据的其它算法及方法。
方法100可进一步包括从一或多个潜在缺陷位置去除119所识别干扰数据。可从数据库去除119所识别干扰数据或将所识别干扰数据标记为干扰数据使得未来不分析所识别干扰数据。
尽管已关于一或多个特定实施例描述本发明,但应了解,可在不背离本发明的精神及范围的情况下制作本发明的其它实施例。因此,本发明被视为仅受所附权利要求书及其合理解译限制。

Claims (18)

1.一种用于去除干扰数据的方法,其包括:
在处理器处接收对应于晶片的设计文件,所述设计文件具有一或多个z层;
在所述处理器处接收所述晶片的一或多个临界区域,所述临界区域是所述晶片上应被检验的区域;
指示图像数据获取子系统捕获对应于所述晶片的所述一或多个临界区域的一或多个图像;
在所述处理器处接收对应于所述晶片的所述一或多个临界区域的所述一或多个图像中的一或多个潜在缺陷位置;
使用所述处理器来对准所述设计文件与对应于所述晶片的所述一或多个临界区域的所述一或多个潜在缺陷位置;
使用所述处理器以基于所述设计文件及对应于所述晶片的所述一或多个临界区域的所述一或多个图像产生合成图像;
使用所述处理器以基于每一潜在缺陷位置、经对准的所述设计文件的所述一或多个z层及所述合成图像来识别所述一或多个潜在缺陷位置中的干扰数据;及
使用所述处理器从所述一或多个潜在缺陷位置去除经识别的所述干扰数据。
2.根据权利要求1所述的方法,其进一步包括:
使用所述处理器来分析所述设计文件以基于预定设计规则确定所述晶片的所述一或多个临界区域。
3.根据权利要求1所述的方法,其中基于每一潜在缺陷位置的位置是否接近于所述经对准的所述设计文件的每一z层中的图案数据识别所述干扰数据。
4.根据权利要求1所述的方法,其中所述晶片的所述临界区域是基于所述设计文件中的预定图案。
5.根据权利要求1所述的方法,其中所述晶片的所述临界区域是基于先前所识别晶片缺陷。
6.根据权利要求1所述的方法,其中所述一或多个临界区域包括来自运行时间上下文映射的数据。
7.根据权利要求1所述的方法,其进一步包括:
使用所述处理器以基于所述设计文件中的所述一或多个z层分段所述晶片的所述一或多个临界区域。
8.根据权利要求1所述的方法,其中基于子像素缺陷位置、重叠百分比、到所述经对准的所述设计文件中的所述一或多个z层的水平距离或垂直距离识别所述干扰数据。
9.根据权利要求1所述的方法,其中所述处理器是多核心计算机的单个核心。
10.一种用于去除干扰数据的系统,其包括:
图像数据获取子系统;
设计文件数据库,其包括与一或多个晶片相关联的多个设计文件,每一设计文件具有一或多个z层;及
多核心计算机,其与所述图像数据获取子系统电子通信,所述多核心计算机具有多个处理器,每一处理器经配置以:
从对应于晶片的所述设计文件数据库接收设计文件,所述设计文件具有一或多个z层;
接收对应于所述晶片的一或多个临界区域的一或多个图像,所述临界区域是所述晶片上应被检验的区域;
接收对应于所述晶片的所述一或多个临界区域的所述一或多个图像中的一或多个潜在缺陷位置;
对准所述设计文件与对应于所述晶片的所述一或多个临界区域的所述一或多个潜在缺陷位置;
基于所述设计文件及对应于所述晶片的所述一或多个临界区域的所述一或多个图像产生合成图像;
基于每一潜在缺陷位置、所述经对准的所述设计文件的所述一或多个z层及所述合成图像识别所述一或多个潜在缺陷位置中的干扰数据;及
从所述一或多个潜在缺陷位置去除经识别的所述干扰数据。
11.根据权利要求10所述的系统,其中每一处理器经进一步配置以:
分析所述设计文件以基于预定设计规则确定所述晶片的所述一或多个临界区域。
12.根据权利要求10所述的系统,其中基于每一潜在缺陷位置的位置是否接近于所述经对准的所述设计文件的每一z层中的图案数据识别所述干扰数据。
13.根据权利要求10所述的系统,其中所述晶片的所述临界区域是基于所述设计文件中的预定图案。
14.根据权利要求10所述的系统,其中所述晶片的所述临界区域是基于先前所识别晶片缺陷。
15.根据权利要求10所述的系统,其中所述一或多个临界区域包括来自运行时间上下文映射的数据。
16.根据权利要求10所述的系统,其中每一处理器经进一步配置以:
基于所述设计文件中的所述一或多个z层分段所述晶片的所述一或多个临界区域。
17.根据权利要求10所述的系统,其中基于子像素缺陷位置、重叠百分比、到所述经对准的所述设计文件中的所述一或多个z层的水平距离或垂直距离识别所述干扰数据。
18.一种存储程序的非暂时性计算机可读媒体,所述程序经配置以指示处理器:
接收对应于晶片的设计文件,所述设计文件具有一或多个z层;
接收所述晶片的一或多个临界区域,所述临界区域是所述晶片上应被检验的区域;
指示图像数据获取子系统捕获对应于所述晶片的所述一或多个临界区域的一或多个图像;
接收对应于所述晶片的所述一或多个临界区域的所述一或多个图像中的一或多个潜在缺陷位置;
对准所述设计文件与对应于所述晶片的所述一或多个临界区域的所述一或多个潜在缺陷位置;
基于所述设计文件及对应于所述晶片的所述一或多个临界区域的所述一或多个图像产生合成图像;
基于每一潜在缺陷位置、经对准的所述设计文件的所述一或多个z层及所述合成图像识别所述一或多个潜在缺陷位置中的干扰数据;及
从所述一或多个潜在缺陷位置去除经识别的所述干扰数据。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11320742B2 (en) * 2018-10-31 2022-05-03 Taiwan Semiconductor Manufacturing Company Ltd. Method and system for generating photomask patterns
US11557031B2 (en) * 2019-11-21 2023-01-17 Kla Corporation Integrated multi-tool reticle inspection
KR102657751B1 (ko) 2021-08-19 2024-04-16 주식회사 크레셈 학습모델을 이용한 기판 검사 방법

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6215896B1 (en) 1995-09-29 2001-04-10 Advanced Micro Devices System for enabling the real-time detection of focus-related defects
US20070131877A9 (en) * 1999-11-29 2007-06-14 Takashi Hiroi Pattern inspection method and system therefor
JP2001331784A (ja) 2000-05-18 2001-11-30 Hitachi Ltd 欠陥分類方法及びその装置
JP2004536440A (ja) 2000-08-11 2004-12-02 サーマ−ウェーブ・インコーポレイテッド 半導体ウェハ処理ツールへ組込まれた光学臨界寸法計測学システム
US6918101B1 (en) * 2001-10-25 2005-07-12 Kla -Tencor Technologies Corporation Apparatus and methods for determining critical area of semiconductor design data
EP1579274A4 (en) 2002-07-12 2006-06-07 Cadence Design Systems Inc METHOD AND SYSTEM FOR CONTROLLING MASKS ACCORDING TO THE CONTEXT
US9002497B2 (en) * 2003-07-03 2015-04-07 Kla-Tencor Technologies Corp. Methods and systems for inspection of wafers and reticles using designer intent data
US7570796B2 (en) * 2005-11-18 2009-08-04 Kla-Tencor Technologies Corp. Methods and systems for utilizing design data in combination with inspection data
KR101885585B1 (ko) * 2005-11-18 2018-08-07 케이엘에이-텐코 코포레이션 검사 데이터와 조합하여 설계 데이터를 활용하는 방법 및 시스템
US7676077B2 (en) * 2005-11-18 2010-03-09 Kla-Tencor Technologies Corp. Methods and systems for utilizing design data in combination with inspection data
US8041103B2 (en) 2005-11-18 2011-10-18 Kla-Tencor Technologies Corp. Methods and systems for determining a position of inspection data in design data space
US7496874B2 (en) * 2005-12-21 2009-02-24 Inetrnational Business Machines Corporation Semiconductor yield estimation
WO2008077100A2 (en) 2006-12-19 2008-06-26 Kla-Tencor Corporation Systems and methods for creating inspection recipes
WO2008086282A2 (en) 2007-01-05 2008-07-17 Kla-Tencor Corporation Methods and systems for using electrical information for a device being fabricated on a wafer to perform one or more defect-related functions
US8799831B2 (en) * 2007-05-24 2014-08-05 Applied Materials, Inc. Inline defect analysis for sampling and SPC
US7962864B2 (en) * 2007-05-24 2011-06-14 Applied Materials, Inc. Stage yield prediction
US8126255B2 (en) * 2007-09-20 2012-02-28 Kla-Tencor Corp. Systems and methods for creating persistent data for a wafer and for using persistent data for inspection-related functions
US8223327B2 (en) 2009-01-26 2012-07-17 Kla-Tencor Corp. Systems and methods for detecting defects on a wafer
KR101324349B1 (ko) * 2009-02-04 2013-10-31 가부시키가이샤 히다치 하이테크놀로지즈 반도체 결함 통합 투영 방법 및 반도체 결함 통합 투영 기능을 실장한 결함 검사 지원 장치
US8559001B2 (en) 2010-01-11 2013-10-15 Kla-Tencor Corporation Inspection guided overlay metrology
US8781781B2 (en) 2010-07-30 2014-07-15 Kla-Tencor Corp. Dynamic care areas
US20120316855A1 (en) * 2011-06-08 2012-12-13 Kla-Tencor Corporation Using Three-Dimensional Representations for Defect-Related Applications
US9087367B2 (en) * 2011-09-13 2015-07-21 Kla-Tencor Corp. Determining design coordinates for wafer defects
US8826200B2 (en) * 2012-05-25 2014-09-02 Kla-Tencor Corp. Alteration for wafer inspection
JP6255152B2 (ja) 2012-07-24 2017-12-27 株式会社日立ハイテクノロジーズ 検査装置
US9189844B2 (en) * 2012-10-15 2015-11-17 Kla-Tencor Corp. Detecting defects on a wafer using defect-specific information
US9311698B2 (en) 2013-01-09 2016-04-12 Kla-Tencor Corp. Detecting defects on a wafer using template image matching
KR102019534B1 (ko) * 2013-02-01 2019-09-09 케이엘에이 코포레이션 결함 특유의, 다중 채널 정보를 이용한 웨이퍼 상의 결함 검출
US8984450B2 (en) * 2013-03-14 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for extracting systematic defects
US9310320B2 (en) * 2013-04-15 2016-04-12 Kla-Tencor Corp. Based sampling and binning for yield critical defects
US9183624B2 (en) 2013-06-19 2015-11-10 Kla-Tencor Corp. Detecting defects on a wafer with run time use of design data
US9715725B2 (en) 2013-12-21 2017-07-25 Kla-Tencor Corp. Context-based inspection for dark field inspection
US9401016B2 (en) 2014-05-12 2016-07-26 Kla-Tencor Corp. Using high resolution full die image data for inspection

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