CN109273369A - 芯片封装方法及芯片封装结构 - Google Patents

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Abstract

本发明提供一种芯片封装方法及芯片封装结构，通过在元件晶圆的正面上形成具有气隙结构的干膜层，来增厚元件晶圆，从而可以在元件晶圆的背面减薄过程中以及减薄后转移元件晶圆的过程中支撑元件晶圆，便于对元件晶圆操作，避免元件晶圆翘曲；其次，在后续的晶片堆叠过程中，利用干膜层的气隙中空气的导热率相对载体较低的特点，使得热量得到很好的保温维持，解决了由于载体高导热率造成的高流通量瓶颈的问题；此外，由于干膜成型主要采用贴膜、曝光、显影等工艺，时间较短，对整体的封装时间影响较小。

Description

芯片封装方法及芯片封装结构
技术领域
本发明涉及集成电路制造技术领域，尤其涉及一种芯片封装方法及芯片封装结构。
背景技术
芯片对晶圆(Chip on wafer，CoW)的封装技术作为先进的封装(Package)技术之一，能够在一元件晶圆(Device Wafer)上预先识别出的良好芯片的位置上分别堆叠多个晶片(Die，即从晶圆上切割出来的一块具有完整功能的块)，实现三维半导体集成电路芯片(IC)的制造。CoW封装技术具有很多优点，例如能够实现半导体器件装置的高度集成化、缩小半导体封装的尺寸、减少了最终产品成本、简化组装工艺及提高良率等，但是该封装技术目前在实现高流通量(High Throughput)的晶片堆叠(Die Stacking)方面产生了瓶颈。
发明内容
本发明的目的在于一种芯片封装结构及芯片封装方法，能够实现高流通量的晶片堆叠。
为了实现上述目的，本发明提供一种芯片封装方法，包括以下步骤：
提供一具有正面和背面两相对表面的元件晶圆，在所述元件晶圆的正面上形成具有至少一个气隙的干膜层；
对所述元件晶圆的背面进行减薄；
将减薄后的元件晶圆正面上的干膜层粘贴到一载体上；
在所述元件晶圆的背面上堆叠晶片；
依次去除所述载体和所述干膜层。
可选的，所述干膜层为叠层结构，由气隙层和粘附层交替层叠形成，所述气隙层中具有用于形成气隙的开口，且所述干膜层与所述元件晶圆的正面贴附在一起的层为气隙层，所述干膜层远离所述元件晶圆的正面的层为粘附层。
可选的，所述干膜层中，相邻两层气隙层中的开口全部相互对准、部分相互对准或者完全相互错位。
可选的，所述干膜层中，每层气隙层具有多个均匀分布的开口，每个开口的侧壁厚度与其线宽之比1:10～1:1。
可选的，所述粘附层的材质包括感光树脂和粘合剂，所述感光树脂的导热系数均小于0.20W/m*K。
可选的，每层所述气隙层和/或每层所述粘附层的厚度为40μm～50μm。
可选的，所述干膜层为四层叠层结构，包括两层气隙层和两层粘附层。
可选的，依次通过贴膜、曝光和显影工艺形成一层具有至少一个开口的气隙层；通过贴膜工艺在所述气隙层上形成粘附层，所述粘附层将所述气隙层中的所述开口封闭为气隙。
可选的，所述干膜层的总厚度为100μm～200μm。
可选的，依次去除所述载体和所述干膜层的过程包括：首先，通过包括干法刻蚀工艺、湿法刻蚀工艺、化学机械研磨工艺和热处理工艺中的至少一种来去除所述载体；然后，通过湿法腐蚀工艺去除所述干膜层。
本发明还提供一种芯片封装结构，包括：
具有正面和背面两相对表面的元件晶圆；
具有至少一个气隙的干膜层，所述干膜层位于所述元件晶圆的正面上。
可选的，所述干膜层为叠层结构，由气隙层和粘附层交替层叠形成，所述气隙层中具有用于形成气隙的开口，且所述干膜层与所述元件晶圆的正面贴附在一起的层为气隙层，所述干膜层远离所述元件晶圆的正面的层为粘附层。
可选的，所述干膜层中，相邻两层气隙层中的开口全部相互对准、部分相互对准或者完全相互错位。
可选的，所述干膜层中，每层气隙层具有多个均匀分布的开口，每个开口的侧壁厚度与其线宽之比1:10～1:1。
可选的，所述粘附层的材质包括感光树脂和粘合剂，所述感光树脂的导热系数小于0.20W/m*K。
可选的，所述芯片封装结构还包括载体，粘附在所述干膜层上。
可选的，所述芯片封装结构还包括晶片，堆叠在所述元件晶圆的背面上。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、本发明的芯片封装方法，首先，在元件晶圆的背面减薄之前，采用干膜贴膜工艺在元件晶圆的正面形成具有气隙结构的干膜层，来增厚元件晶圆，从而可以在元件晶圆的背面减薄过程中以及减薄后转移元件晶圆的过程中支撑元件晶圆，便于对元件晶圆操作，避免元件晶圆翘曲；其次，在后续的晶片堆叠过程中，利用干膜层的气隙中空气的导热率相对载体较低的特点，使得热量得到很好的保温维持，解决了由于载体高导热率造成的高流通量瓶颈的问题；此外，由于干膜成型主要采用贴膜、曝光、显影等工艺，时间较短，对整体的封装时间影响较小。
2、本发明的芯片封装结构，在器件晶圆的正面上形成具有气隙结构的干膜层，所述干膜层能够在器件晶圆的背面减薄后给予较好的支撑，，避免元件晶圆翘曲，且能够在晶片堆叠过程中进行保温，从而解决由于载体高导热率造成的高流通量瓶颈的问题。
附图说明
图1是本发明具体实施例的芯片封装方法的流程图；
图2A至2H是本发明具体实施例的芯片封装方法中的器件结构剖面示意图。
具体实施方式
一种CoW封装技术中的关键工艺包括元件晶圆的背面减薄(Device WaferBackside Grinding)、晶片堆叠(Die Stacking)和晶片切割(Die Saw)，其中，元件晶圆的背面减薄工艺主要的目的是从元件晶圆的背面暴露出所述元件晶圆中的硅穿孔(ThroughSilicon Via，TSV)结构，在元件晶圆的背面减薄制程完成后，需要将背面减薄后的元件晶圆粘贴到一个载体晶圆(Carrier Wafer或Silicon Carrier)上以进行支撑(Support)，继而在元件晶圆上进行后续的晶片堆叠(Die Stacking)，之后再转移到切割贴膜机(DicingTape)上，进行晶片切割(Die Saw)。由于背面减薄后的元件晶圆变得很薄，称为Ultra-ThinWafer或Thin Wafer，通常为50um，在将它转移到载体晶圆上时，容易出现严重的翘曲(Warpage)，同时，由于载体晶圆的导热率较高，例如为0.21W/m*K，在进行大规模量产的晶片堆叠(Die Stacking)过程中，热量损失较快，难以实现晶片的高流通量(HighThroughput)堆叠，在大规模量产上产生瓶颈。
本发明的技术方案的核心思想是在对元件晶圆的背面减薄之前，先采用干膜贴膜工艺在元件晶圆的正面形成具有气隙(air gap)结构的干膜层，来增厚元件晶圆，从而可以在元件晶圆的背面减薄之后支撑元件晶圆，以便于元件晶圆转移到载体上，避免元件晶圆翘曲；在后续的晶片堆叠(Die Stacking)过程中，进一步利用气隙中空气的导热率相对载体较低的特点，使热量得到很好的保温维持，解决了由于载体高导热率造成的高流通量瓶颈的问题。
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明，然而，本发明可以用不同的形式实现，不应只是局限在所述的实施例。
请参考图1，本发明提供一种芯片封装方法，包括以下步骤：
S1，提供一具有正面和背面两相对表面的元件晶圆，在所述元件晶圆的正面上形成具有至少一个气隙的干膜层；
S2，对所述元件晶圆的背面进行减薄；
S3，将减薄后的元件晶圆正面上的干膜层粘贴到一载体上；
S4，在所述元件晶圆的背面上堆叠晶片；
S5，依次去除所述载体和所述干膜层。
请参考图2A，在步骤S1中，先提供一正常的元件晶圆20，即还未进行背面减薄的晶圆，该元件晶圆20具有正面和背面两个相对的表面，其中可以制作有MOS管等微电子元器件且具有TSV结构。然后在元件晶圆200的正面上形成一定厚度且具有至少一个气隙的干膜层(Dry film)21，所述干膜层21作为PCB生产中的重要材料，常用于电路板(PCB)的图形转移制造，其材质包括至少一种感光树脂，例如以聚酰亚胺为基质的感光树脂和/或以非聚酰亚胺为基质的感光树脂。本实施例中，所述干膜层为叠层结构，由气隙层和粘附层交替层叠形成，采用干膜成型-叠加的方式形成，具体形成过程包括：
气隙层形成：首先进行贴膜，请参考图2A，可以采用全自动或半自动贴膜机，在一定温度、速度、压力等参数条件下，将具有UV光固化反应的感光树脂材料(热导率小于0.20W/m*K)，热压到所述元件晶圆20的正面上或者前一层粘附层表面上，形成气隙干膜，贴膜要求表面平整、无皱折气泡等不良，贴膜厚度为40μm～50μm，当然也可以根据实际封装进行适应性调整，贴膜厚度可以为10μm～200μm；然后进行曝光，请参考图2B，可以采用半平行光、平行光或点光源曝光机，灯管类型采用金属卤素灯或高压汞灯等UV灯管，将带有开口图形的负片菲林或光罩，以抽真空形式紧贴气隙干膜表面，根据气隙干膜种类和厚度，设定一定的曝光量进行曝光作业，UV光等从图形处的透明区照射到气隙干膜上，相应位置的气隙干膜发生光固化反应，使气隙干膜的感光材料上显示菲林或光罩上的对应开口图形，完成曝光作业；接着进行显影，请继续参考图2B，可以采用卧式或立式显影机，使用碳酸钠等弱碱溶液对曝光好的气隙干膜进行显影作业，显影时调节合适的显影参数，经过显影后，气隙干膜中没有光固化的感光材料溶解于弱碱溶液后被冲洗掉，经过一定时间的干燥可以形成具有至少一个开口的气隙层，其中，气隙干膜的解像度可以达到L/S＝10/10um，因此形成的开口的的线宽可以为50μm，开口之间的材料厚度与所述开口的线宽之比1:10～1:1，例如开口的线宽等与50μm，开口侧壁的材料厚度(即两个相邻开口之间的材料厚度)为10μm；较小较密的开口侧壁使其支撑效果良好，从而使得最后形成的干膜层21具备了应用在元件晶圆的背面减薄以及减薄后的元件晶圆转移过程中的能力；
粘附层形成：请参考图2C，在所述气隙层的表面上再一次贴膜，从而形成一定厚度的粘附层，所述粘附层的材质包括热导率小于0.20W/m*K的感光树脂和粘合剂，使其具备一定硬度，例如其莫氏硬度为5～6，粘附层的热导率小于0.20W/m*K。所述粘附层的厚度可以与气隙层相同，也可以不同，例如为40μm～50μm。
当所述干膜层为两层以上的叠层时，可以重复上述的气隙层形成步骤和粘附层形成步骤，直至在气隙层和粘附层交替层叠的厚度达到要求。请参考图2C，本实施例中所述干膜层为四层叠层结构，包括依次贴附于所述元件晶圆正面上的气隙层211、粘附层212、气隙层213以及粘附层214，其中气隙层211中均匀分布有多个开口211a，这些开口211a被粘附层212和元件晶圆20的正面封闭为气隙，气隙层213中也均匀分布有多个开口213a，这些开口213a被粘附层212和粘附层214封闭为气隙，开口213a可以与开口211a一一对准(如图2C中所示)，以节约两层气隙层的曝光成本，也可以与开口211a相互错位，以获得更好的支撑效果，所述相互错位可以上完全错位，也可以是元件晶圆上方的某区域中的开口211a与其下方的开口213a错位。且无论所述干膜层为多少层，其与所述元件晶圆20的正面贴附在一起的层为气隙层，最远离所述元件晶圆20的正面的层为粘附层，以后续方便与载体粘附在一起。上述按照干膜成型的步骤，每片气隙干膜的贴膜—曝光—显影的时间约为7s+30s+60s，考虑批量生产时，每片元件晶圆20转移及等待时间，每片元件晶圆20形成具有四层叠层结构的干膜层21，平均所需时间为5min，显然在元件晶圆20正面上形成干膜层21的步骤对芯片封装的整体流通量(throughput)影响较小。
需要说明的是，在本发明的其他实施例中，可以采用其他工艺形成具有至少一个气隙的干膜层21，例如采用能够产生气泡的涂覆工艺来形成干膜层21，所述气泡能够在干膜层21固化后保留在内而形成气隙，此时气隙的大小和位置在干膜层21中均是随机的。
请参考图2D，在步骤S2中，可以采用化学机械研磨(CMP)工艺对元件晶圆20的背面进行研磨来减薄元件晶圆的厚度，直至暴露出元件晶圆20的硅穿孔(TSV)表面。本实施例中从背面将厚度为H的元件晶圆20减薄至厚度H’。在本步骤中，干膜层21由于气隙层和粘附层的存在，能产生与背面减薄应力方向相反的应力，可以给予元件晶圆20正面支撑，防止元件晶圆20在背面减薄过程中发生翘曲和损坏。
请参考图2E，在步骤S3中，将从减薄后的元件晶圆20至载体22的整个结构倒置过来，并将倒置的带有干膜层21的元件晶圆20转移到一载体22上方，将干膜层21的正面粘结到载体22上，以便于后续封装工艺操作，其中，载体的材质可以是一硅片晶圆、一有机基板(organic substrate)、一陶瓷基板(ceramic substrate)、一玻璃环氧基板(glass epoxysubstrate)、一聚酰亚胺(polyimide)基板、一FR-4基板、一FR-5基板、一纤维强化基板(fiber-reinforced substrate)、一BT树脂(bismaleimide triazine resin，BT resin)基板等。该载体22的作用是增加整块元件晶圆20的机械强度，从而在后续封装步骤中保证元件晶圆20不被损坏。在本步骤中，干膜层21由于气隙层和粘附层的存在，一方面能够在将元件晶圆20倒置和转移过程中产生相应的应力，以抵消倒置和转移产生的不利应力，给予元件晶圆20足够的支撑，保证元件晶圆20不会发生严重翘曲以及损坏，另一方面能够在粘接载体22的过程中，给予元件晶圆20背面支撑，保证元件晶圆20不会发生严重翘曲以及损坏。
请参考图2F，在步骤S4中，采用精密拾放设备拾取预先准备好的晶片(Die)23，将其与元件晶圆20的背面上为其预设的位置精密对准并贴装在一起，以使其堆叠在元件晶圆20的背面上。当有多个晶片23时，可以依次拾取各个晶片将其贴装在元件晶圆20的背面上为其预设的位置上。其中，对于多个晶片23来说，可以采用二维平面封装方式，将所有晶片23均直接贴装在元件晶圆20的背面上，并在元件晶圆20的背面上相互间隔开，降低对准难度，提高器件良率，这正如图2F所示，也可以采用三维垂直封装方式，在元件晶圆20的背面上堆叠多层晶片20，从而实现高度集成化并缩小半导体封装的尺寸。在步骤S4中在元件晶圆20的背面上堆叠晶片23的过程中，载体22给予元件晶圆20主要的机械支撑力，而干膜层21在传递载体22的支撑力的同时，一方面能够将堆叠晶片23产生的压力等进行分散传导，避免元件晶圆20翘曲，另一方面由于气隙中有空气，而空气的热导率为0.023W/m*K，相对载体22较低，使得在晶片23堆叠的过程中，热量得到很好的保温维持，解决了由于高热导率载体22无法保温而难以实现晶片的高流通量堆叠的问题。
请参考图2G和图2H，在步骤S5中，首先通过常规工艺将载体22去除，所述常规工艺包括干法刻蚀工艺、湿法刻蚀工艺、化学机械研磨工艺和热处理工艺中的至少一种，其中步骤S3中，载体22通过加热可移除的热胶带粘贴在干膜层21上时，可以采用热处理方式使热胶带脱落，例如加热至所述热胶带可以脱落的温度，以去除载体22；然后采用氢氧化纳等碱性溶液对干膜层21进行湿法腐蚀以将元件晶圆20上的干膜层21去除，之后可以采用去离子水对元件晶圆20和晶片23进行表面冲洗并干燥，进而完成芯片的封装。
请参考图2A至2H，本发明还提供一种芯片封装结构，包括：具有正面和背面两相对表面的元件晶圆20；以及具有至少一个气隙的干膜层21，所述干膜层21位于所述元件晶圆20的正面上。这种芯片封装结构可以是属于半成品的封装结构，也可以是属于成品的封装结构，其中半成品的封装结构可以应用于集成电路制造的分工合作，例如出品方将具有干膜层的芯片封装结构提供给代工厂代工，代工厂去除所述干膜层21以完成产品最后封装，再反馈给出品方；或者代工厂将具有干膜层的芯片封装结构返回给出品方，出品方去除所述干膜层21以完成产品最后封装以出品。而成品的封装结构可以满足一些特殊芯片封装结构出品要求，在产品出品时干膜层21被保留下来。
优选的，所述干膜层21为叠层结构，由气隙层和粘附层交替层叠形成，所述气隙层中具有用于形成气隙的开口，所述粘附层将气隙层中的开口封闭为气隙，且所述干膜层21与所述元件晶圆20的正面贴附在一起的层为气隙层，所述干膜层21远离所述元件晶圆20的正面的层为粘附层，由此以使得干膜层21的硬度和导热率可控。每层气隙层中可以具有多个开口，所述多个开口可以均匀分布，也可以不均匀分布；相邻两层气隙层中的开口可以全部相互对准，可以部分相互对准，也可以完全相互错位，优选为完全相互错位，以增强机械强度。为了具有较好的机械强度，优选的，每层气隙层中的开口的线宽不大于50μm，每个开口侧壁的厚度与所述开口的线宽之比1:10～1:1。
此外，为了更好的保温，优选的，所述干膜层21中所使用的感光树脂的导热系数均小于0.20W/m*K。可选的，每层粘附层的材质包括感光树脂和粘合剂；
本实施例中，所述干膜层21为四层叠层结构，包括两层气隙层和两层粘附层，分别为依次位于元件晶圆20正面上的气隙层211、粘附层212、气隙层213和粘附层214，每层气隙层和粘附层的厚度均在40μm～50μm范围内，所述干膜层21的总厚度为100μm～200μm。
可选的，无论是作为半成品的封装结构还是作为成品的封装结构，所述芯片封装结构还可以包括载体22，所述载体22粘附在所述干膜层21上。
可选的，无论是作为半成品的封装结构还是作为成品的封装结构，所述芯片封装结构还可以包括晶片23，所述晶片23堆叠在所述元件晶圆20的背面上。当有多个晶片23时，可以依次拾取各个晶片将其贴装在元件晶圆20的背面上为其预设的位置上。其中，对于多个晶片23来说，可以采用二维平面封装方式，将所有晶片23均直接贴装在元件晶圆20的背面上，并在元件晶圆20的背面上相互间隔开，降低对准难度，提高器件良率，这正如图2F所示，也可以采用三维垂直封装方式，在元件晶圆20的背面上堆叠多层晶片20，从而实现高度集成化并缩小半导体封装的尺寸。
综上所述，本发明的芯片封装方法及芯片封装结构，通过采用干膜贴膜-叠加的工艺形成干膜层以来增厚元件晶圆，由于干膜层黏贴在减薄后的元件晶圆正面，可以便于元件晶圆的转移，同时，由于干膜层的中间有气隙，气隙中为空气，而空气的导热系数为0.023W/m*K，使得在晶片堆叠的过程中，热量得到很好的保温维持，解决了高导热率载体造成的高流通量晶片堆叠瓶颈。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (17)

1.一种芯片封装方法，其特征在于，包括以下步骤：
提供一具有正面和背面两相对表面的元件晶圆，在所述元件晶圆的正面上形成具有至少一个气隙的干膜层；
对所述元件晶圆的背面进行减薄；
将减薄后的元件晶圆正面上的干膜层粘贴到一载体上；
在所述元件晶圆的背面上堆叠晶片；
依次去除所述载体和所述干膜层。
2.如权利要求1所述的芯片封装方法，其特征在于，所述干膜层为叠层结构，由气隙层和粘附层交替层叠形成，所述气隙层中具有用于形成气隙的开口，且所述干膜层与所述元件晶圆的正面贴附在一起的层为气隙层，所述干膜层远离所述元件晶圆的正面的层为粘附层。
3.如权利要求2所述的芯片封装方法，其特征在于，所述干膜层中，相邻两层气隙层中的开口全部相互对准、部分相互对准或者完全相互错位。
4.如权利要求2所述的芯片封装方法，其特征在于，所述干膜层中，每层气隙层中具有多个均匀分布的开口，每个开口的侧壁厚度与其线宽之比1:10～1:1。
5.如权利要求2所述的芯片封装方法，其特征在于，所述粘附层的材质包括感光树脂和粘合剂，所述感光树脂的导热系数小于0.20W/m*K。
6.如权利要求2所述的芯片封装方法，其特征在于，每层所述气隙层和/或每层所述粘附层的厚度为40μm～50μm。
7.如权利要求2所述的芯片封装方法，其特征在于，所述干膜层为四层叠层结构，包括两层气隙层和两层粘附层。
8.如权利要求2所述的芯片封装方法，其特征在于，依次通过贴膜、曝光和显影工艺形成一层具有至少一个开口的气隙层；通过贴膜工艺在所述气隙层上形成粘附层，所述粘附层将所述气隙层中的所述开口封闭为气隙。
9.如权利要求1至8中任一项所述的芯片封装方法，其特征在于，所述干膜层的总厚度为100μm～200μm。
10.如权利要求1所述的芯片封装方法，其特征在于，依次去除所述载体和所述干膜层的过程包括：首先，通过包括干法刻蚀工艺、湿法刻蚀工艺、化学机械研磨工艺和热处理工艺中的至少一种来去除所述载体；然后，通过湿法腐蚀工艺去除所述干膜层。
11.一种芯片封装结构，其特征在于，包括：
具有正面和背面两相对表面的元件晶圆；
具有至少一个气隙的干膜层，所述干膜层位于所述元件晶圆的正面上。
12.如权利要求11所述的芯片封装结构，其特征在于，所述干膜层为叠层结构，由气隙层和粘附层交替层叠形成，所述气隙层中具有用于形成气隙的开口，且所述干膜层与所述元件晶圆的正面贴附在一起的层为气隙层，所述干膜层远离所述元件晶圆的正面的层为粘附层。
13.如权利要求12所述的芯片封装结构，其特征在于，所述干膜层中，相邻两层气隙层中的开口全部相互对准、部分相互对准或者完全相互错位。
14.如权利要求12所述的芯片封装结构，其特征在于，所述干膜层中，每层气隙层具有多个均匀分布的开口，每个开口的侧壁厚度与其线宽之比1:10～1:1。
15.如权利要求12所述的芯片封装结构，其特征在于，所述粘附层的材质包括感光树脂和粘合剂，所述感光树脂的导热系数小于0.20W/m*K。
16.如权利要求11所述的芯片封装结构，其特征在于，所述芯片封装结构还包括载体，粘附在所述干膜层上。
17.如权利要求11至16中任一项所述的芯片封装结构，其特征在于，所述芯片封装结构还包括晶片，堆叠在所述元件晶圆的背面上。
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