CN109214510A - 神经形态多位式数字权重单元 - Google Patents
神经形态多位式数字权重单元 Download PDFInfo
- Publication number
- CN109214510A CN109214510A CN201810728290.XA CN201810728290A CN109214510A CN 109214510 A CN109214510 A CN 109214510A CN 201810728290 A CN201810728290 A CN 201810728290A CN 109214510 A CN109214510 A CN 109214510A
- Authority
- CN
- China
- Prior art keywords
- neuromorphic
- type digital
- position type
- weight unit
- digital weight
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 210000002569 neuron Anatomy 0.000 claims abstract description 20
- 238000013528 artificial neural network Methods 0.000 claims abstract description 17
- 230000005669 field effect Effects 0.000 claims description 58
- 229910052751 metal Inorganic materials 0.000 claims description 16
- 239000002184 metal Substances 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 15
- 230000008569 process Effects 0.000 claims description 11
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 8
- 239000003990 capacitor Substances 0.000 claims description 8
- 230000001537 neural effect Effects 0.000 claims description 4
- 229910052785 arsenic Inorganic materials 0.000 claims description 3
- 229910052698 phosphorus Inorganic materials 0.000 claims description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 2
- 239000011574 phosphorus Substances 0.000 claims description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 claims 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims 1
- 230000005621 ferroelectricity Effects 0.000 description 9
- 239000000463 material Substances 0.000 description 9
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 6
- 238000007667 floating Methods 0.000 description 6
- 230000005611 electricity Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 230000004913 activation Effects 0.000 description 4
- 210000004027 cell Anatomy 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- INIGCWGJTZDVRY-UHFFFAOYSA-N hafnium zirconium Chemical compound [Zr].[Hf] INIGCWGJTZDVRY-UHFFFAOYSA-N 0.000 description 3
- 229910052742 iron Inorganic materials 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 210000005036 nerve Anatomy 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 238000013135 deep learning Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- KQHQLIAOAVMAOW-UHFFFAOYSA-N hafnium(4+) oxygen(2-) zirconium(4+) Chemical compound [O--].[O--].[O--].[O--].[Zr+4].[Hf+4] KQHQLIAOAVMAOW-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000003058 natural language processing Methods 0.000 description 1
- 210000003739 neck Anatomy 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000009738 saturating Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000012549 training Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5657—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using ferroelectric storage elements
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
- G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/225—Auxiliary circuits
- G11C11/2275—Writing or programming circuits or methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
- H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Health & Medical Sciences (AREA)
- Life Sciences & Earth Sciences (AREA)
- Biomedical Technology (AREA)
- Biophysics (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- General Health & Medical Sciences (AREA)
- Software Systems (AREA)
- Molecular Biology (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Data Mining & Analysis (AREA)
- Mathematical Physics (AREA)
- Evolutionary Computation (AREA)
- Computational Linguistics (AREA)
- Neurology (AREA)
- Artificial Intelligence (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明提供一种神经形态多位式数字权重单元，被配置成存储人工神经网络中的神经元的一系列潜在权重。所述神经形态多位式数字权重单元包括并联单元，所述并联单元包括一系列无源电阻器以及一系列门控晶体管，所述一系列无源电阻器是并联的。所述一系列门控晶体管中的每一个门控晶体管与所述一系列无源电阻器中的一个无源电阻器串联。所述神经形态多位式数字权重单元还包括：一系列编程输入线，所述一系列编程输入线连接到所述一系列门控晶体管；输入端子，连接到所述并联单元；以及输出端子，连接到所述并联单元。如此可使得准确性更好且与具有权重的不均匀分布的神经形态多位式数字权重单元相比为实现相同的准确性所需的神经元数目更少。
Description
[相关申请的交叉参考]
本申请主张在2017年7月5日提出申请且名称为“使用铁电场效应晶体管的多位式SoC兼容神经形态权重单元(Multi-Bit,SoC-Compatible Neuromorphic Weight CellUsing Ferroelectric FETs)”的美国临时申请第62/528,856号的优先权及权利、以及在2017年11月7日提出申请且名称为“使用铁电场效应晶体管的多位式SoC兼容神经形态权重单元(Multi-Bit,SoC-Compatible Neuromorphic Weight Cell Using FerroelectricFETs)”的美国申请第15/806,259号的优先权及权利，所述美国临时申请及美国申请的全部内容并入本申请供参考。
技术领域
本申请大体来说涉及对人工神经网络中的神经元的权重的存储。
背景技术
涉及深度学习人工神经网络(artificial neural network，ANN)的应用越来越普遍地用于各种任务，例如图像识别、自然语言处理以及各种图案匹配及分类任务。人工神经网络包括多层神经元，且每一层的神经元的输出连接到下一层的所有的神经元输入(x1到xn)。如图1所示，各神经元之间的每一连接均具有与所述连接相关联的“权重”(w1j到wnj)。每一个神经元的激活是通过以下来计算：对神经元的输入(x1到xn)执行加权求和；以及利用转移函数将加权输入的线性组合转移到阈限激活函数(f(S))中。也就是说，人工神经网络的关键的计算元件执行一组输入信号与一组权重的乘法，然后进行求和(例如，输入信号的线性组合)，所述和接着由比较器进行阈限。
已提出模拟神经元来作为执行在人工神经网络中执行的乘法与加法运算的快速且高效的方法。在本地(即，在神经元-神经元连接本地)存储权重对于高效地执行人工神经网络的乘法与加法运算而言至关重要。一些现有技术系统利用模拟存储器元件来存储神经元权重，其中模拟存储器元件的电导(conductance)表示权重。电导越高，权重越大，且因此利用所述电导的神经元输入的影响越大。然而，模拟权重带来显著的硬件设计挑战，这是因为模拟权重部分地因通常利用的非易失性存储器(non-volatile memory，NVM)元件(例如，闪存、相变存储器(phase-change memory，PCM)、氧化物系电阻式存储器(oxide-basedresistive memory，OxRAM)、导电桥接随机存取存储器(conductive bridging RAM，CBRAM)、或忆阻器)的非线性性质而难以精确地编程。另外，非易失性存储器元件或编程电路中的工艺变化意味着每一元件必须在用于感测编程等级(即，权重)的反馈环路中进行编程。因此，如果利用模拟权重，则必须在芯片上实施复杂的迭代算法，此会导致电路复杂性、大小及能量需求明显增大。
另外，一些相关领域存储器单元包括与无源电阻器元件串联的非易失性存储器元件以将通过无源电阻器的电流路径激活及去激活。然而，提供与无源电阻器元件串联的非易失性存储器元件会导致量化电阻(即，倒数权重(inverse weight))的均匀分布，且因此会导致权重的不均匀分布。举例来说，包括与无源电阻元件串联的非易失性存储器元件的一些现有技术存储器单元可倾向于生成更多接近零的权重。另外，这些现有技术存储器单元可适用于垂直与非工艺(vertical NAND process，V-NAND process)的高密度集成，但不太适用于使用系统级芯片(system on chip，SoC)CMOS工艺进行的集成。
发明内容
本公开涉及被配置成存储人工神经网络(ANN)中的神经元的一系列潜在权重的神经形态多位式数字权重单元的各种实施例。在一个实施例中，神经形态多位式数字权重单元包括并联单元，所述并联单元包括一系列无源电阻器以及一系列门控晶体管，所述一系列无源电阻器是并联的。所述一系列门控晶体管中的每一个门控晶体管与所述一系列无源电阻器中的一个无源电阻器串联。所述神经形态多位式数字权重单元还包括：一系列编程输入线，所述一系列编程输入线连接到所述一系列门控晶体管；输入端子，连接到所述并联单元；以及输出端子，连接到所述并联单元。
所述一系列无源电阻器中的第一无源电阻器可具有第一电阻且所述一系列无源电阻器中的第二无源电阻器可具有第二电阻，所述第二电阻为所述第一电阻的一半。所述一系列无源电阻器中的第三无源电阻器可具有第三电阻，所述第三电阻为所述第二电阻的一半。
所述神经形态多位式数字权重单元可具有由定义的总电导，其中bi是位i的布尔值且G0是所述神经形态多位式数字权重单元的最小电导。
所述神经形态多位式数字权重单元可被配置成产生均匀分布的一系列潜在电导，且所述潜在权重与所述潜在电导成比例。
所述一系列无源电阻器中的每一个无源电阻器可为具有经n掺杂的沟道以及经n+掺杂的源极区及经n+掺杂的漏极区的无门控鳍型场效应晶体管(Fin-type field effecttransistor，FinFET)。所述无门控鳍型场效应晶体管中的每一者的掺杂浓度可介于近似1018cm-3与近似1019cm-3之间，且可使用As或P掺杂对所述无门控鳍型场效应晶体管中的每一者进行掺杂。所述无门控鳍型场效应晶体管中的每一者的沟道长度可为近似30nm，且所述无门控鳍型场效应晶体管中的每一者的掺杂浓度可为近似6*1018cm-3。所述无门控鳍型场效应晶体管中的每一者的总长度可跨越多于一个接触聚间距(contacted poly pitch，CPP)。所述一系列无源电阻器中的每一个无源电阻器可包括一系列无门控鳍型场效应晶体管。所述一系列门控晶体管中的每一个门控晶体管可为标准核心逻辑晶体管。所述标准核心逻辑晶体管可为鳍型场效应晶体管或栅极环绕场效应晶体管(gate all around fieldeffect transistor，GAA FET)。
所述一系列门控晶体管中的每一个门控晶体管可为铁电场效应晶体管(ferroelectric FET，FeFET)。所述铁电场效应晶体管包括铁电电容器(ferroelectriccapacitor，FeCap)及下层的场效应晶体管。所述铁电电容器连接到所述下层的场效应晶体管的栅极。所述铁电电容器可包括一对氮化钛(TiN)电极及位于所述一对TiN电极之间的氧化铪锆(HfZrO2)铁电层。在所述神经形态多位式数字权重单元的后道工艺中，每一个铁电场效应晶体管的铁电电容器可处于金属层处。所述金属层可为最下部金属布线层。在所述神经形态多位式数字权重单元的后道工艺中，每一个铁电场效应晶体管的所述铁电电容器可处于绝缘层处。所述绝缘层可为最下部绝缘层。
所述神经形态多位式数字权重单元还可包括：选择器线，连接到所述一系列编程输入线；以及一系列选择器晶体管，位于所述选择器线与所述一系列编程输入线之间的接合处。
提供本发明内容是为了介绍以下将在详细说明中进一步阐述的本公开实施例的一系列特征及概念。本发明内容并非旨在识别所主张主题的关键或重要特征，也并非旨在用于限制所主张主题的范围。可将所述特征中的一者或多者与一个或多个其他所述特征进行组合来提供可行装置。
附图说明
通过在结合以下图式来参照以下详细说明，本公开实施例的这些及其他特征及优点将变得更显而易见。在图式中，在所有的图中使用相同的参考编号来提及相同的特征及组件。各图未必按比例绘示。另外，专利或申请文件含有至少一个彩色图式。带有彩色图式的此专利或专利申请公开的复本将在需要时在收取必要费用的情况下由知识产权局提供。
图1是人工神经网络(ANN)中的神经元的示意图。
图2a是根据本公开一个实施例的神经形态多位式数字权重单元的示意图，所述神经形态多位式数字权重单元包括并联排列的多个无源电阻器以及与所述多个无源电阻器串联的多个门控晶体管。
图2b是根据本公开一个实施例的包括铁电场效应晶体管(FeFET)的门控晶体管的详细视图。
图3是绘示根据本公开一个实施例的神经形态多位式数字权重单元的各种“接通”/“关断”状态下的所仿真电阻器电流的曲线图。
图4是绘示根据本公开一个实施例的在编程期间以及读取操作期间的神经形态多位式数字权重单元的所仿真铁电场效应晶体管电压的曲线图。
图5是根据本公开一个实施例的在后道工艺(back-end-of-line，BEOL)处的铁电场效应晶体管的铁电电容器的示意图。
图6是根据本公开一个实施例的包括无门控鳍型场效应晶体管的无源电阻器的透视图。
图7是绘示根据本公开一个实施例的无源电阻器的电流及电阻随着所施加电压的变化而变化的曲线图。
[符号的说明]
00、01、10、11：线
100：神经形态多位式数字权重单元
101：无源电阻器/电阻器/第一无源电阻器
102：无源电阻器/电阻器/第二无源电阻器
103：门控晶体管/第一门控晶体管/铁电场效应晶体管门控晶体管
104：门控晶体管/第二门控晶体管/铁电场效应晶体管门控晶体管
105：输入端子
106：输出端子
107、108：编程输入线
109：场效应晶体管
110：铁电电容器
111：栅极
113：电极/TiN电极
114：电极/TiN电极
115：铁电层/HfZrO2铁电层
116：浮置节点
117：接触接合层
118：无门控鳍型场效应晶体管
119：经n掺杂的沟道/沟道
120：经n+掺杂的源极区
121：经n+掺杂的漏极区
122：氧化物层
123：选择器线
124、125：选择器晶体管
f(S)：阈限激活函数
M1、M2：金属层
M3：金属层/金属布线层
R0、R1：电阻
V0：最下部绝缘层/绝缘层
V1、V2：绝缘层
Vg：偏压
Vmid：电压
Vin：输入信号的变化的电平
w1j、w2j、w3j～wnj：权重
x1、x2、x3～xn：神经元输入/输入
netj：网输入
θj：阈值
Oj：激活
具体实施方式
本公开涉及被配置成存储人工神经网络(ANN)中的神经元的一系列潜在权重的神经形态多位式数字权重单元的各种实施例。本公开的神经形态多位式数字权重单元利用与无源电阻器串联的非易失性存储器(VNM)元件来将通过无源电阻器的电流路径激活及去激活。提供与无源电阻器串联的非易失性存储器元件会使得权重均匀分布(即，用于表示权重的电导的均匀分布)，此会使得准确性更好且与具有权重的不均匀分布的神经形态多位式数字权重单元相比为实现相同的准确性所需的神经元数目更少。在一个或多个实施例中，神经形态多位式数字权重单元可存储权重作为铁电电容器(FeCap)的状态，此能够实现非易失性存储。由本公开的神经形态多位式数字权重单元提供的权重的多位式数字表示形式使人工神经网络训练(即，人工神经网络学习)能够在芯片外执行，且使确切的权重能够准确地转移到多位式数字网络。另外，存储多个位与存储单个位相比使得能够实现可能神经网(possible neural net)的更宽广的范围。另外，本公开的神经形态多位式数字权重单元适用于使用芯片级系统(SoC)CMOS工艺进行的集成。
在下文中，将参照附图更详细地阐述示例性实施例，在所有的附图中，相同的参考编号指代相同的元件。然而，本发明可被实施为各种不同形式，而不应被视为仅限于本文中所示出的实施例。确切来说，提供这些实施例作为实例是为了使本公开将透彻及完整，并将向所属领域中的技术人员全面传达本发明的各个方面及特征。因此，可不再阐述并非对于所属领域中的一般技术人员完整理解本发明的各个方面及特征而言所必需的工艺、元件及技术。除非另有说明，否则在所有附图及书面说明通篇中相同的参考编号表示相同的元件，且因此可不再对所述说明予以赘述。
在图式中，为清晰起见，可夸大及/或简化各元件、各层及各区的相对大小。为易于解释，本文中可使用例如“在…之下(beneath)”、“在…下面(below)”、“下部的(lower)”、“在…下方(under)”、“在…上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示一个元件或特征与另一(其他)元件或特征的关系。应理解，空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。举例来说，如果图中所示装置被翻转，则被阐述为位于其他元件或特征“下面”或“之下”或者“下方”的元件此时将被取向为位于所述其他元件或特征“上方”。因此，示例性用语“在…下面”及“在…下方”可囊括“上方”及“下方”两种取向。装置可具有其他取向(例如，旋转90度或处于其他取向)且本文中使用的空间相对性描述语应相应地进行解释。
应理解，尽管本文中可能使用用语“第一(first)”、“第二(second)”、“第三(third)”等来阐述各种元件、组件、区、层及/或区段，然而这些元件、组件、区、层及/或区段不应受这些用语限制。这些用语用于区分各个元件、组件、区、层、或区段。因此，在不背离本发明的精神及范围的条件下，以下所述第一元件、组件、区、层、或区段也可被称为第二元件、组件、区、层、或区段。
应理解，当称一元件或层位于另一元件或层“上(on)”、“连接到(connected to)”、或“耦合到(coupled to)”另一元件或层时，所述元件或层可直接位于所述另一元件或层上、直接连接到所述另一元件或层、或直接耦合到所述另一元件或层，抑或可存在一个或多个中间元件或层。另外，还应理解，当称一元件或层“位于”两个元件或层“之间(between)”时，所述元件或层可为所述两个元件或层之间的唯一元件或层，抑或也可存在一个或多个中间元件或层。
本文所用术语是出于阐述特定实施例的目的而并非旨在限制本发明。除非上下文清楚地另外指明，否则本文所用单数形式“一(a及an)”旨在也包括复数形式。还应理解，当在本说明书中使用用语“包括(comprises、comprising、includes及including)”时，是指明所陈述特征、整数、步骤、操作、元件及/或组件的存在，但不排除一个或多个其他特征、整数、步骤、操作、元件、组件及/或其群组的存在或添加。本文所用用语“及/或”包括相关列出项中的一个或多个项的任意及所有组合。当例如“...中的至少一个(at least one of)”等表达位于一系列元件之后时，是修饰整个系列的元件而非修饰所述一系列元件中的各别元件。
本文所用用语“大体上(substantially)”、“大约(about)”及类似用语用作近似用语、而并非作为程度用语，并且旨在考虑到所属领域中的一般技术人员将知的测量值或计算值的固有变化。另外，在阐述本发明的实施例时使用“可(may)”是指代“本发明的一个或多个实施例”。本文所用用语“使用(use)”、“正使用(using)”及“被使用(used)”可被视为分别与用语“利用(utilize)”、“正利用(utilizing)”及“被利用(utilized)”同义。另外，用语“示例性(exemplary)”旨在指实例或例示。
除非另外定义，否则本文所用所有用语(包括技术及科学用语)的意义均与本发明所属领域中的一般技术人员所通常理解的意义相同。还应理解，用语(例如在常用字典中所定义的用语)应被解释为具有与其在相关技术的上下文及/或本说明书中的含义一致的含义，且除非在本文中明确定义，否则不应将其解释为具有理想化或过于正式的意义。
现参照图2a，根据本公开一个实施例的神经形态多位式数字权重单元100包括：并联排列的多个无源电阻器101、102；以及分别与电阻器101、102串联排列的多个门控晶体管103、104(例如，第一门控晶体管103与第一无源电阻器101串联，且第二门控晶体管104与第二无源电阻器102串联)。同时，无源电阻器101、102及门控晶体管103、104排列在并联单元中。神经形态多位式数字权重单元100还包括连接到并联单元的输入端子105及输出端子106。另外，在所示出的实施例中，神经形态多位式数字权重单元100包括分别连接到门控晶体管103、104的编程输入线107、108。编程输入线107、108被配置成对门控晶体管103、104施加偏压来将门控晶体管103、104转变成(例如，编程成)“接通”状态或“关断”状态，以基于神经形态多位式数字权重单元100的期望权重来控制(即，阻挡或使能)通过所选择的无源电阻器101、102的电流流动。
在所示实施例中，神经形态多位式数字权重单元100具有两个无源电阻器101、102(例如，所述并联单元包括两个分支)且因此神经形态多位式数字权重单元100被配置成提供神经元的权重的2位表示形式。所述2位表示形式可提供4个级别的权重(即，22个级别的权重)。在一个或多个实施例中，神经形态多位式数字权重单元100可具有任何其他适合数目的无源电阻器，例如(举例来说)具有三个无源电阻器以提供权重的3位表示形式(即，23＝8个级别的权重)或具有多于三个无源电阻器以提供权重的n位表示形式(即，2n个级别的权重)。
神经形态多位式数字权重单元100的每一个无源电阻器具有为紧挨着的前一无源电阻器的电阻的一半或大体上一半的电阻。在所示实施例中，第一无源电阻器101具有电阻R0，且第二无源电阻器102具有电阻R1，电阻R1是第一无源电阻器101的电阻R0的一半(即，R1＝R0/2)。在其中神经形态多位式数字权重单元100具有三个无源电阻器的一个实施例中，第三电阻器将具有电阻R2，电阻R2为第二无源电阻器102的电阻R1的一半且为第一无源电阻器101的电阻R0的四分之一(即，R2＝R1/2＝R0/4)。
由神经形态多位式数字权重单元100存储的权重与神经形态多位式数字权重单元100的总电导Gtot(即，总电阻的倒数)成比例。神经形态多位式数字权重单元100的总电导Gtot是由定义，其中bi是位i的布尔值且是神经形态多位式数字权重单元100中的最小电导。在所示实施例中，神经形态多位式数字权重单元100中的最小电导G0是与具有最高电阻的第一无源电阻器101相关联的1/R0。举例来说，当第一门控晶体管103处于“接通”状态且第二门控晶体管104处于“关断”状态时，第一位b1(即，与第一无源电阻器101对应的位)的布尔值是1，且第二位b2(即，与第二无源电阻器102对应的位)的布尔值是0，且因此，神经形态多位式数字权重单元100的总电导Gtot是1/R0。当第一门控晶体管103处于“关断”状态且第二门控晶体管104处于“接通”状态时，第一位b1(即，与第一无源电阻器101对应的位)的布尔值是0，且第二位b2(即，与第二无源电阻器102对应的位)的布尔值是1，且因此，神经形态多位式数字权重单元100的总电导Gtot是2/R0。当第一晶体管及第二晶体管处于“接通”状态时，第一位b1及第二位b2(即，与第一无源电阻器101及第二无源电阻器102对应的位)的布尔值是1，且因此神经形态多位式数字权重单元的总电导是3/R0。因此，由于权重与总电导成比例，因此由神经形态多位式数字权重单元100生成的权重的分布是均匀的(例如，电阻器的电导形成以2为底的等比数列G,2G,4G,...2n-1G，其中n是神经形态多位式数字权重单元100的位的数目)，此会使得准确性更好且与具有权重的不均匀分布的神经形态多位式数字权重单元相比为实现相同的准确性所需的神经元数目更少。在其中具有求和放大器的神经元利用反馈电阻器Rf的一个实施例中，权重w可被表达为如下：
图3是绘示根据本公开一个或多个实施例的2位神经形态多位式数字权重单元100中通过无源电阻器101、102的所仿真电流随着门控晶体管103、104的编程状态(即，“接通”或“关断”)的变化而变化的曲线图。线“11”绘示当第一门控晶体管103及第二门控晶体管104二者处于“接通”状态时的电流电平。线“10”绘示当第一门控晶体管103处于“接通”状态且第二门控晶体管104处于“关断”状态时的电流电平。线“01”绘示当第一门控晶体管103处于“关断”状态且第二门控晶体管104处于“接通”状态时的电流电平，且线“00”绘示当第一门控晶体管103及第二门控晶体管104二者处于“关断”状态时的电流电平。
在一个或多个实施例中，门控晶体管103、104可为标准核心逻辑晶体管，例如鳍型场效应晶体管(FinFET)或栅极环绕场效应晶体管(GAAFET)。在图2b所示实施例中，每一个门控晶体管103、104均包括场效应晶体管(FET)109(例如，鳍型场效应晶体管)以及连接到场效应晶体管109的栅极111的铁电电容器(FeCap)110。同时，铁电电容器110与下层的场效应晶体管109形成或界定铁电场效应晶体管(FeFET)。铁电电容器110高效地对门控晶体管103、104的阈值电压进行移位，从而使得在存在零栅极偏压时门控晶体管“接通”或“关断”(例如，铁电电容器110即使在不被施加电压的条件下也会存储极化状态)。因此，在推理期间(例如，当采用人工神经网络来划分、识别及/或处理未知输入时)，通过编程输入线107、108的所施加栅极偏压(Vg)是零且只有门控晶体管103、104被“接通”的神经形态多位式数字权重单元的分支导电。
在所示实施例中，铁电电容器110中的每一者包括一对电极113、114、以及位于所述一对电极113与114之间的铁电层115。铁电电容器110的电极113、114可由任何适合的材料形成，例如(举例来说)由氮化钛(TiN)形成。在一个或多个实施例中，铁电电容器110的铁电层115可由任何适合的铁电材料形成，例如(举例来说)由氧化铪锆(HfZrO2)形成。铁电电容器110的矫顽电压(coercive voltage)取决于铁电层115的铁电材料及铁电层115的厚度。铁电层115可根据铁电电容器110的期望电容及矫顽电压而具有任何适合的厚度。在一个或多个实施例中，铁电电容器110的铁电材料可具有大于近似3nm(例如，近似10nm)的厚度。在一个或多个实施例中，铁电电容器110的矫顽电压可为近似0.7V到近似1.0V。
在一个或多个实施例中，对铁电场效应晶体管门控晶体管103、104的铁电电容器110进行编程涉及对编程输入线107、108进行设定以施加高的正电压来将铁电场效应晶体管门控晶体管103、104中的一者或多者设定成“接通”状态或者施加高的负电压来将铁电场效应晶体管门控晶体管103、104中的一者或多者设定成“关断”状态。图4是绘示所仿真的铁电场效应晶体管电压的曲线图，所述曲线图示出施加高的正电压来将铁电场效应晶体管门控晶体管103、104中的一者或多者设定成“接通”状态以及施加高的负电压来将铁电场效应晶体管门控晶体管103、104中的一者或多者设定成“关断”状态。如图4所示，当对铁电场效应晶体管门控晶体管103、104中的一者或多者施加高的正电压时，浮置节点116(其将铁电电容器110连接到下层的场效应晶体管109的栅极111)处的电压从0V增大到正电压(例如，近似300mV)，且当对铁电场效应晶体管门控晶体管103、104中的一者或多者施加高的负电压时，浮置节点116处的电压(Vmid)从0V减小到负电压(例如，近似-300mV)。如图4所示，铁电电容器110表现出滞后(例如，即使在编程期间未施加高的正电压或高的负电压的条件下，铁电电容器110也会存储极化状态)。图4还绘示读取操作期间输入信号的变化的电平(Vin)。
在一个或多个实施例中，在对铁电电容器110进行编程期间施加的偏压(Vg)足够高，从而使得铁电电容器110两端的电压与铁电电容器110的矫顽电压至少一样大。铁电电容器110的矫顽电压取决于铁电材料及铁电材料的厚度。在一个或多个实施例中，铁电电容器110的铁电材料可具有大于近似3nm(例如，近似10nm)的厚度。在一个或多个实施例中，铁电电容器110的矫顽电压可为近似0.7V到近似1.0V。在给定铁电电容器110与下层的场效应晶体管109的栅极111之间的电容分压的条件下，在一个或多个实施例中，所施加的偏压可为矫顽电压的近似两倍。在一个或多个实施例中，在编程期间施加的偏压可较低(例如，低于近似0.7V)，但此将导致更弱地“接通”或更弱地“关断”门控晶体管。
在一个或多个实施例中，门控晶体管103、104的铁电电容器110可处于后道工艺(BEOL)的金属层M0到M3中的一者(例如，最下部金属布线层M0)处或所述一者中。在图5所示实施例中，铁电电容器110位于后道工艺的最下部金属层M0处(例如，铁电电容器110的所述一对TiN电极113、114以及HfZrO2铁电层115位于最下部金属布线层M0处)。在一个或多个实施例中，门控晶体管103、104的铁电电容器110可处于后道工艺的绝缘层V0到V2中的一者(例如，最下部绝缘层V0)处或所述一者中。另外，在图5所示实施例中，最上部金属布线层(例如，金属布线层M3)连接到编程输入线107、108，且位于最下部金属层M0下方的接触接合(contact bonding，CB)层117连接到门控晶体管103、104中的每一者的下层的场效应晶体管109的栅极111。
现参照图6，在一个或多个实施例中，无源电阻器101、102中的每一者是具有经n掺杂的沟道119以及经n+掺杂的源极区120及经n+掺杂的漏极区121的无门控鳍型场效应晶体管118。另外，在所示实施例中，无门控鳍型场效应晶体管118中的每一者包括氧化物层122而非包括传统的栅极电极。在一个或多个实施例中，无门控鳍型场效应晶体管118中的每一者的掺杂浓度(N)介于1018cm-3与1019cm-3之间。在一个或多个实施例中，无门控鳍型场效应晶体管118中的每一者可掺杂有砷(As)或磷(P)。在一个或多个实施例中，无门控鳍型场效应晶体管118的沟道长度(Lc)可为近似15nm。在一个或多个实施例中，无门控鳍型场效应晶体管118的沟道长度(Lc)可为近似30nm。在一个或多个实施例中，无门控鳍型场效应晶体管118中的每一者的沟道长度(Lc)可比传统的核心逻辑鳍型场效应晶体管长。在一个或多个实施例中，无门控鳍型场效应晶体管118中的每一者的总长度跨越多于一个接触聚间距(CPP)长度。在一个或多个实施例中，无门控鳍型场效应晶体管118中的每一者的总长度跨越两个接触聚间距长度。
在一个或多个实施例中，无源电阻器101、102中的每一者包括一系列电阻器鳍(例如，每一个无源电阻器101、102包括两个或更多个无门控鳍型场效应晶体管118)。每一个无源电阻器101、102的电阻器鳍的数目根据无源电阻器101、102的期望电阻而变化。
无门控鳍型场效应晶体管118的相对电导被定义为其中G是无门控鳍型场效应晶体管118的电导且N是沟道119中的掺杂剂的数量。在其中无门控鳍型场效应晶体管118具有近似15nm的沟道长度(Lc)、在沟道119中具有近似3*1018cm-3的掺杂浓度ND、以及具有2x8nm内部间隔物的一个实施例中，无门控鳍型场效应晶体管118的相对电导在整个所施加电压范围内为近似15％。在其中无门控鳍型场效应晶体管118具有近似30nm的沟道长度(Lc)、在沟道119中具有近似6*1018cm-3的掺杂浓度ND、以及具有4x8nm内部间隔物的一个实施例中，无门控鳍型场效应晶体管118的相对电导在整个所施加电压范围内为近似8％。
图7是绘示根据本公开一个实施例的无源电阻器101、102的无门控鳍型场效应晶体管118的电流及电阻随着所施加电压的变化而变化的曲线图。如图7所示，具有近似30nm的沟道长度(Lc)以及在沟道119中具有近似6*1018cm-3的掺杂浓度ND的无门控鳍型场效应晶体管118具有随着介于近似0.1V到近似1.0V范围内的所施加电压的变化而变化的接近线性电阻变化(即，近似3％的电阻非线性度)。
在“接通”状态下，在所施加偏压下，铁电场效应晶体管门控晶体管103、104的电导不如具有标准逻辑场效应晶体管的门控晶体管的实施例的电导高。此较低的电导归因于对铁电场效应晶体管门控晶体管103、104施加的零栅极偏压。在一个或多个实施例中，为实现总权重(即，独立于或大体上独立于所施加信号量值的各个权重)的合适的线性度，无源电阻器101、102(例如，无门控鳍型场效应晶体管118)各自具有近似30kΩ到近似50kΩ的电阻，此电阻比铁电场效应晶体管门控晶体管103、104在“接通”状态下的电阻大至少一个数量级。另外，铁电场效应晶体管门控晶体管103、104在“关断”状态下具有比无源电阻器101、102(例如，无门控鳍型场效应晶体管118)的电阻大至少几个数量级的电阻，此在铁电场效应晶体管门控晶体管103、104处于“关断”状态时有效地使神经形态多位式数字权重单元100的权重为零。
铁电场效应晶体管门控晶体管103、104的漏极与将铁电电容器110连接到下层的场效应晶体管109的栅极111的浮置节点116之间的电容耦合对神经形态多位式数字权重单元100的关断状态权重的线性度而言是有害的。在“关断”状态下，无源电阻器101、102两端的压降小，此会在铁电场效应晶体管门控晶体管103、104两端形成全信号电压。由于与浮置节点116进行电容耦合，浮置节点116的电势增大，此会增大铁电场效应晶体管门控晶体管103、104两端的截止电压。增大铁电场效应晶体管门控晶体管103、104两端的截止电压会导致关断状态铁电场效应晶体管门控晶体管103、104的电流增大，此可最终使权重明显偏离线性。因此，在一个或多个实施例中，对神经形态多位式数字权重单元100施加的信号可被限制成近似0.8V，此与先进CMOS节点中的中央处理器(Central Processing Unit，CPU)核心的正电源电压兼容。
在一个或多个实施例中，本公开的神经形态多位式数字权重单元100不受或大体上不受读取干扰。即使推理会如上所述造成铁电电容器110电压的微小改变，预期推理时间也持续至多近似100纳秒(ns)，且可能仅持续数十纳秒。由于铁电畴的响应慢(例如，对于HfZrO2铁电材料而言数十微秒(μs))，因此不存在畴的切换，且因此在推理期间将不会出现读取干扰。
现再次参照图2a所示实施例，神经形态多位式数字权重单元100还包括连接到编程输入线107、108的选择器线123。神经形态多位式数字权重单元100还包括分别连接在选择器线123与编程输入线107、108之间的接合处的选择器晶体管124、125。将选择器晶体管124、125分别定位于铁电场效应晶体管门控晶体管103、104的铁电电容器110的输入处会使得不受或大体上不受写入干扰。
尽管已参照示例性实施例阐述了本发明，然而所属领域中的技术人员将认识到，可执行对所述实施例的各种改变及修改，而此均不背离本发明的精神及范围。另外，各种领域中的技术人员将认识到，本文所述的本发明将提出对其他任务的解决方案以及适合于其他应用的修改形式。申请人意图通过本文中的权利要求来涵盖本发明的所有此种用法、以及可对出于公开的目的而选择的本文所述本发明示例性实施例作出的所有改变及修改，此均不背离本发明的精神及范围。因此，本发明的示例性实施例应完全被视为说明性的而非限制性的，其中本发明的精神及范围由随附权利要求书及其等效形式指示。
Claims (19)
1.一种神经形态多位式数字权重单元，其特征在于，所述神经形态多位式数字权重单元被配置成存储人工神经网络中的神经元的多个潜在权重，所述神经形态多位式数字权重单元包括：
并联单元，包括：
并联的多个无源电阻器；以及
多个门控晶体管，所述多个门控晶体管中的每一个门控晶体管与所述多个无源电阻器中的一个无源电阻器串联；
多条编程输入线，连接到所述多个门控晶体管；
输入端子，连接到所述并联单元；以及
输出端子，连接到所述并联单元。
2.根据权利要求1所述的神经形态多位式数字权重单元，其特征在于，所述多个无源电阻器中的第一无源电阻器具有第一电阻且所述多个无源电阻器中的第二无源电阻器具有第二电阻，所述第二电阻为所述第一电阻的一半。
3.根据权利要求2所述的神经形态多位式数字权重单元，其特征在于，所述多个无源电阻器中的第三无源电阻器具有第三电阻，所述第三电阻为所述第二电阻的一半。
4.根据权利要求1所述的神经形态多位式数字权重单元，其特征在于，所述神经形态多位式数字权重单元具有由定义的总电导，其中bi是位i的布尔值且G0是所述神经形态多位式数字权重单元中的最小电导。
5.根据权利要求1所述的神经形态多位式数字权重单元，其特征在于，所述神经形态多位式数字权重单元被配置成产生均匀分布的多个潜在电导，且其中所述多个潜在权重与所述潜在电导成比例。
6.根据权利要求1所述的神经形态多位式数字权重单元，其特征在于，所述多个无源电阻器中的每一个无源电阻器是具有经n掺杂的沟道以及经n+掺杂的源极区及经n+掺杂的漏极区的无门控鳍型场效应晶体管。
7.根据权利要求6所述的神经形态多位式数字权重单元，其特征在于，每一个所述无门控鳍型场效应晶体管的掺杂浓度介于1018cm-3与1019cm-3之间，且其中使用砷或磷掺杂对每一个所述无门控鳍型场效应晶体管进行掺杂。
8.根据权利要求6所述的神经形态多位式数字权重单元，其特征在于，每一个所述无门控鳍型场效应晶体管的沟道长度为30nm，且其中每一个所述无门控鳍型场效应晶体管的掺杂浓度为6*1018cm-3。
9.根据权利要求6所述的神经形态多位式数字权重单元，其特征在于，每一个所述无门控鳍型场效应晶体管的总长度跨越多于一个接触聚间距。
10.根据权利要求9所述的神经形态多位式数字权重单元，其特征在于，所述多个无源电阻器中的每一个无源电阻器包括多个所述无门控鳍型场效应晶体管。
11.根据权利要求1所述的神经形态多位式数字权重单元，其特征在于，所述多个门控晶体管中的每一个门控晶体管是标准核心逻辑晶体管。
12.根据权利要求11所述的神经形态多位式数字权重单元，其特征在于，所述标准核心逻辑晶体管是鳍型场效应晶体管或栅极环绕场效应晶体管。
13.根据权利要求1所述的神经形态多位式数字权重单元，其特征在于，所述多个门控晶体管中的每一个门控晶体管是铁电场效应晶体管，所述铁电场效应晶体管包括铁电电容器及下层的场效应晶体管，其中所述铁电电容器连接到所述下层的场效应晶体管的栅极。
14.根据权利要求13所述的神经形态多位式数字权重单元，其特征在于，所述铁电电容器包括一对氮化钛电极及位于所述一对氮化钛电极之间的氧化铪锆铁电层。
15.根据权利要求13所述的神经形态多位式数字权重单元，其特征在于，在所述神经形态多位式数字权重单元的后道工艺中，每一个所述铁电场效应晶体管的所述铁电电容器处于金属层处。
16.根据权利要求15所述的神经形态多位式数字权重单元，其特征在于，所述金属层是最下部金属布线层。
17.根据权利要求13所述的神经形态多位式数字权重单元，其特征在于，在所述神经形态多位式数字权重单元的后道工艺中，每一个所述铁电场效应晶体管的所述铁电电容器处于绝缘层处。
18.根据权利要求17所述的神经形态多位式数字权重单元，其特征在于，所述绝缘层是最下部绝缘层。
19.根据权利要求1所述的神经形态多位式数字权重单元，其特征在于，还包括：
选择器线，连接到所述多条编程输入线；以及
多个选择器晶体管，位于所述选择器线与所述多条编程输入线之间的接合处。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201762528856P | 2017-07-05 | 2017-07-05 | |
| US62/528,856 | 2017-07-05 | ||
| US15/806,259 US11461620B2 (en) | 2017-07-05 | 2017-11-07 | Multi-bit, SoC-compatible neuromorphic weight cell using ferroelectric FETs |
| US15/806,259 | 2017-11-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109214510A true CN109214510A (zh) | 2019-01-15 |
| CN109214510B CN109214510B (zh) | 2023-07-21 |
Family
ID=64902797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810728290.XA Active CN109214510B (zh) | 2017-07-05 | 2018-07-05 | 神经形态多位式数字权重单元 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US11461620B2 (zh) |
| KR (1) | KR102388901B1 (zh) |
| CN (1) | CN109214510B (zh) |
| TW (1) | TWI733003B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110309908A (zh) * | 2019-06-11 | 2019-10-08 | 北京大学 | 基于铁电晶体管的FeFET-CMOS混合脉冲神经元 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11461620B2 (en) * | 2017-07-05 | 2022-10-04 | Samsung Electronics Co., Ltd. | Multi-bit, SoC-compatible neuromorphic weight cell using ferroelectric FETs |
| CA3020884A1 (en) * | 2018-01-24 | 2019-07-24 | Wai Kit Ricky Fok | Parallel residual neural network architechture and system and method for trainning a residual neural network |
| JP2019179499A (ja) * | 2018-03-30 | 2019-10-17 | ソニー株式会社 | 半導体装置及び積和演算装置 |
| US10872662B2 (en) * | 2019-02-19 | 2020-12-22 | Samsung Electronics Co., Ltd | 2T2R binary weight cell with high on/off ratio background |
| US11182686B2 (en) | 2019-03-01 | 2021-11-23 | Samsung Electronics Co., Ltd | 4T4R ternary weight cell with high on/off ratio background |
| KR102223265B1 (ko) * | 2019-05-22 | 2021-03-05 | 한국과학기술원 | 뉴런 동작이 가능한 단일 트랜지스터의 구조와 동작 방법 및 이를 이용한 뉴로모픽 시스템 |
| WO2020242121A1 (ko) * | 2019-05-24 | 2020-12-03 | 한양대학교 에리카산학협력단 | 신경망 훈련이 가능한 시냅스 모방 소자 |
| KR102490774B1 (ko) * | 2019-05-24 | 2023-01-20 | 한양대학교 에리카산학협력단 | 신경망 훈련이 가능한 시냅스 모방 소자 |
| US20210034953A1 (en) * | 2019-08-02 | 2021-02-04 | Applied Materials, Inc. | Reconfigurable finfet-based artificial neuron and synapse devices |
| US11475933B2 (en) * | 2019-08-21 | 2022-10-18 | Samsung Electronics Co., Ltd | Variation mitigation scheme for semi-digital mac array with a 2T-2 resistive memory element bitcell |
| KR102353437B1 (ko) * | 2019-10-01 | 2022-01-20 | 한국과학기술원 | 뉴런 소자 및 시냅스 소자로 사용이 가능한 단일 트랜지스터 및 이를 이용한 뉴로모픽 시스템 |
| TWI732702B (zh) * | 2019-11-22 | 2021-07-01 | 旺宏電子股份有限公司 | 記憶體內運算器 |
| US11387254B2 (en) * | 2020-10-30 | 2022-07-12 | Ferroelectric Memory Gmbh | Memory cell and methods thereof |
| CN112434802B (zh) * | 2020-11-06 | 2022-05-20 | 北京大学 | 一种实现基于铁电晶体管的自适应随机脉冲神经元的方法 |
| US11232824B1 (en) | 2020-12-11 | 2022-01-25 | International Business Machines Corporation | Non-volatile analog resistive memory cells implementing ferroelectric select transistors |
| KR102410417B1 (ko) * | 2021-02-18 | 2022-06-16 | 연세대학교 산학협력단 | 강유전체 소자 기반 puf 장치 및 이의 동작 방법 |
| US11923458B2 (en) | 2021-06-02 | 2024-03-05 | International Business Machines Corporation | FeFET with double gate structure |
| CN113688978A (zh) * | 2021-08-12 | 2021-11-23 | 华东师范大学 | 一种基于三端突触器件的联想学习神经网络阵列 |
| US11990171B2 (en) * | 2022-02-15 | 2024-05-21 | Globalfoundries U.S. Inc. | Threshold voltage-programmable field effect transistor-based memory cells and look-up table implemented using the memory cells |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000005719A1 (de) * | 1998-07-22 | 2000-02-03 | Infineon Technologies Ag | Speicheranordnung aus einer vielzahl von resistiven ferroelektrischen speicherzellen |
| DE10056282A1 (de) * | 2000-11-14 | 2002-05-23 | Infineon Technologies Ag | Künstliches Neuron, elektronische Schaltungsanordnung und künstliches neuronales Netz |
| US20030142533A1 (en) * | 2001-06-22 | 2003-07-31 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for driving the same |
| US20110119215A1 (en) * | 2009-11-13 | 2011-05-19 | International Business Machines Corporation | Hardware analog-digital neural networks |
| CN102820230A (zh) * | 2011-06-10 | 2012-12-12 | 国际商业机器公司 | 后形成鳍的置换型金属栅极finfet |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2621757A1 (fr) | 1987-10-09 | 1989-04-14 | Thomson Csf | Reseau neuronal programmable a polymere ferroelectrique |
| KR20020093585A (ko) * | 2001-06-06 | 2002-12-16 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체장치 |
| US6844582B2 (en) | 2002-05-10 | 2005-01-18 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and learning method thereof |
| US7173310B2 (en) * | 2002-12-03 | 2007-02-06 | International Business Machines Corporation | Lateral lubistor structure and method |
| US8164941B2 (en) | 2006-12-27 | 2012-04-24 | Hynix Semiconductor Inc. | Semiconductor memory device with ferroelectric device and refresh method thereof |
| KR20130021884A (ko) | 2011-08-24 | 2013-03-06 | 서울시립대학교 산학협력단 | 엠에프엠아이에스 구조를 갖는 전계효과 트랜지스터 및 강유전체 메모리 장치와 그 제조방법 |
| US20140183640A1 (en) | 2013-01-03 | 2014-07-03 | International Business Machines Corporation | Gateless finfet |
| FR3003062B1 (fr) | 2013-03-05 | 2015-06-05 | Univ Bordeaux 1 | Organe a neurone artificiel et memristor |
| KR102179899B1 (ko) | 2013-08-05 | 2020-11-18 | 삼성전자주식회사 | 뉴로모픽 시스템 및 그 구현 방법 |
| US9760533B2 (en) | 2014-08-14 | 2017-09-12 | The Regents On The University Of Michigan | Floating-gate transistor array for performing weighted sum computation |
| CN111900168A (zh) * | 2016-01-25 | 2020-11-06 | 中国科学院微电子研究所 | 存储单元、存储器件及电子设备 |
| GB2552014B (en) * | 2016-07-07 | 2020-05-13 | Advanced Risc Mach Ltd | Reconfigurable artificial neural networks comprising programmable non-volatile memory elements |
| US9852790B1 (en) * | 2016-10-26 | 2017-12-26 | International Business Machines Corporation | Circuit methodology for highly linear and symmetric resistive processing unit |
| US10860923B2 (en) | 2016-12-20 | 2020-12-08 | Samsung Electronics Co., Ltd. | High-density neuromorphic computing element |
| US10909449B2 (en) | 2017-04-14 | 2021-02-02 | Samsung Electronics Co., Ltd. | Monolithic multi-bit weight cell for neuromorphic computing |
| US10079229B1 (en) * | 2017-04-24 | 2018-09-18 | International Business Machines Corporation | Resistor fins |
| US11461620B2 (en) * | 2017-07-05 | 2022-10-04 | Samsung Electronics Co., Ltd. | Multi-bit, SoC-compatible neuromorphic weight cell using ferroelectric FETs |
-
2017
- 2017-11-07 US US15/806,259 patent/US11461620B2/en active Active
-
2018
- 2018-01-05 KR KR1020180001687A patent/KR102388901B1/ko active IP Right Grant
- 2018-03-07 TW TW107107506A patent/TWI733003B/zh active
- 2018-07-05 CN CN201810728290.XA patent/CN109214510B/zh active Active
-
2022
- 2022-09-07 US US17/939,807 patent/US11727258B2/en active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000005719A1 (de) * | 1998-07-22 | 2000-02-03 | Infineon Technologies Ag | Speicheranordnung aus einer vielzahl von resistiven ferroelektrischen speicherzellen |
| DE10056282A1 (de) * | 2000-11-14 | 2002-05-23 | Infineon Technologies Ag | Künstliches Neuron, elektronische Schaltungsanordnung und künstliches neuronales Netz |
| US20030142533A1 (en) * | 2001-06-22 | 2003-07-31 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for driving the same |
| US20110119215A1 (en) * | 2009-11-13 | 2011-05-19 | International Business Machines Corporation | Hardware analog-digital neural networks |
| CN102820230A (zh) * | 2011-06-10 | 2012-12-12 | 国际商业机器公司 | 后形成鳍的置换型金属栅极finfet |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110309908A (zh) * | 2019-06-11 | 2019-10-08 | 北京大学 | 基于铁电晶体管的FeFET-CMOS混合脉冲神经元 |
Also Published As
| Publication number | Publication date |
|---|---|
| US11461620B2 (en) | 2022-10-04 |
| KR20190005101A (ko) | 2019-01-15 |
| US20190012593A1 (en) | 2019-01-10 |
| TW201918938A (zh) | 2019-05-16 |
| US20230004789A1 (en) | 2023-01-05 |
| US11727258B2 (en) | 2023-08-15 |
| CN109214510B (zh) | 2023-07-21 |
| KR102388901B1 (ko) | 2022-04-20 |
| TWI733003B (zh) | 2021-07-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN109214510A (zh) | 神经形态多位式数字权重单元 | |
| US10534840B1 (en) | Multiplication using non-volatile memory cells | |
| Berdan et al. | Low-power linear computation using nonlinear ferroelectric tunnel junction memristors | |
| Covi et al. | Ferroelectric-based synapses and neurons for neuromorphic computing | |
| Mannocci et al. | In-memory computing with emerging memory devices: Status and outlook | |
| US9379319B2 (en) | Nonvolatile memory transistor and device including the same | |
| KR20220104005A (ko) | 인공 신경망 내의 아날로그 신경 메모리에서 데이터 드리프트를 보상하기 위한 회로부 | |
| US11727977B2 (en) | Non-volatile analog resistive memory cells implementing ferroelectric select transistors | |
| TWI742508B (zh) | 用於驗證在深度學習人工神經網路中在模擬神經記憶體中之非揮發性記憶體單元的程式化操作期間儲存之值的演算法及電路 | |
| CN115191016A (zh) | 深度学习人工神经网络中的模拟神经存储器单元的超精确调谐 | |
| Demin et al. | Sneak, discharge, and leakage current issues in a high-dimensional 1T1M memristive crossbar | |
| Heittmann et al. | Limits of writing multivalued resistances in passive nanoelectronic crossbars used in neuromorphic circuits | |
| US20220374202A1 (en) | Multiply operation circuit, multiply and accumulate circuit, and methods thereof | |
| Amer | Device modeling and circuit design of neuromorphic memory structures | |
| Liehr et al. | Analog NVM Synapse for Hardware-Aware Neural Network Training Optimization on 65nm CMOS TaOₓ ReRAM Devices | |
| Song et al. | A Ta2O5/ZnO Synaptic SE-FET for supervised learning in a crossbar | |
| Martemucci et al. | Hybrid FeRAM/RRAM synapse circuit for on-chip inference and learning at the edge | |
| Vianello et al. | Unified Ferroelectric/Memristive Memory for Neural Network Inference and Training | |
| 임수환 | Hardware-based Neural Networks using gated Schottky diodes | |
| Ghedira et al. | The Nonlinear Bipolar and Unipolar Switching Behavior of a Memristor | |
| Cho et al. | Influence of memristor 4th fundamental circuit component on nano-electronics educational platform | |
| Saad | Memristor Based Circuit Design | |
| Eryilmaz et al. | Training and Inference in Hopfield Network Using 10× 10 Phase Change Synaptic Array | |
| Agashe et al. | Memristor: the advancement in fundamental circuit elements |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |