KR102388901B1 - 강유전체 전계 효과 트랜지스터를 사용하는 멀티-비트, SoC-호환성 뉴로모픽 웨이트 셀 - Google Patents
강유전체 전계 효과 트랜지스터를 사용하는 멀티-비트, SoC-호환성 뉴로모픽 웨이트 셀 Download PDFInfo
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Abstract
뉴로모픽 웨이트 셀이 제공된다. 뉴로모픽 웨이트 셀은 인공 신경망에서 뉴런에 대한 복수의 포텐셜(potential) 웨이트(weight)를 저장하도록 구성된 뉴로모픽 웨이트 셀(neuromorphic weight cell)로서, 병렬로 연결된 복수의 패시브(passive) 저항기 및 복수의 게이팅(gating) 트랜지스터를 포함하고, 상기 복수의 게이팅 트랜지스터 각각은 상기 복수의 패시브 저항기 중 어느 하나와 직렬로 연결되는 병렬 셀, 상기 복수의 게이팅 트랜지스터에 연결된 복수의 프로그래밍 입력 라인, 상기 병렬 셀에 연결된 입력 단자, 및 상기 병렬 셀에 연결된 출력 단자를 포함한다.
Description
본 발명은 일반적으로 인공 신경망에서 뉴런에 대한 웨이트의 저장에 관한 것이다.
딥-러닝 인공 신경망(deep-learning artificial neural networks, ANN)을 포함하는 애플리케이션은 이미지 인식, 자연 언어 처리, 다양한 패턴 매칭 및 분류 작업과 같은 다양한 작업에 점점 더 일반적으로 이용되고 있다. 딥-러닝 인공 신경망(ANN)은 멀티 층의 뉴런을 포함하며 각 층의 뉴런의 출력은 다음 층의 모든 뉴런 입력(x1-xn)에 연결된다. 도 1에 도시된 바와 같이, 뉴런 사이의 각각의 연결에는 "웨이트(weight)"(w1j-wnj)가 있다. 각각의 뉴런의 활성화는 뉴런에 대한 입력(x1-xn)의 웨이트 합을 수행하고 웨이트 입력의 선형 조합을 전달 함수를 사용하여 임계 활성화 함수(f(S))로 전송함으로써 계산된다. 즉, 딥-러닝 인공 신경망(ANN)의 필수 계산 요소는 일련의 웨이트에 의한 입력 신호 세트의 곱셈을 수행한 다음, 합계(예를 들어 입력 신호의 선형 조합)를 수행한 다음 비교기에 의해 임계화된다.
아날로그 뉴런은 딥-러닝 인공 신경망(ANN)에서 수행되는 곱셈 및 덧셈 연산을 신속하고 에너지 효율적으로 수행하는 방법으로서 제안되어 왔다. 웨이트를 국부적으로(즉, 뉴런 - 뉴런 상호 연결에 국부적으로) 저장하는 것은 딥-러닝 인공 신경망(ANN)의 곱셈 - 덧셈 연산을 효율적으로 수행하는 데 중요하다. 일부 관련 기술 시스템은 뉴런 웨이트의 저장을 위해 아날로그 메모리 요소를 사용하고 웨이트를 나타내는 아날로그 메모리 요소의 컨덕턴스를 사용한다. 컨덕턴스가 높을수록 무게가 커지므로 컨덕턴스를 사용하는 뉴런 입력의 영향이 커진다. 그러나 아날로그 웨이트는 플래시, 상변화 메모리(phase-change memory, PCM), 산화물 기반 저항성 메모리(oxide-based resistive memory, OxRAM), 도전성 브리징 RAM(conductive bridging RAM, CBRAM) 또는 메모리 레지스터(memresistor)와 같이 일반적으로 사용되는 비휘발성 메모리(NVM) 요소의 비선형 특성으로 인해 정확하게 프로그래밍하기가 어렵기 때문에 중요한 하드웨어 설계 문제를 야기한다. 또한, 비휘발성 메모리(NVM) 소자 또는 프로그래밍 회로의 프로세스 변화는 각각의 소자가 프로그래밍 레벨(즉, 웨이트)을 감지하는 피드백 루프에서 프로그래밍 되어야 한다는 것을 의미한다. 따라서, 아날로그 웨이트가 이용되면 복잡한 반복 알고리즘이 칩 상에 구현되어야 하며, 이는 회로의 복잡성, 크기 및 에너지 요구를 현저하게 증가시킨다.
또한, 일부 종래 기술의 메모리 셀은 패시브 저항기를 통해 전류 경로를 활성화 및 비활성화시키기 위해 패시브 저항기와 직렬로 연결된 비휘발성 메모리(NVM) 소자를 포함한다. 그러나, 패시브 저항기 소자들과 직렬로 비휘발성 메모리(NVM) 소자를 제공하면, 양자화된 저항(즉, 역 웨이트)의 균일한 분포 및 그에 따른 비균일한 웨이트 분포가 발생한다. 예를 들어, 패시브 저항기 소자와 직렬로 연결된 비휘발성 메모리(NVM) 소자를 포함하는 일부 종래 기술의 메모리 셀은 바이어스 되어 제로 근처에서 더 많은 웨이트를 생성할 수 있다. 또한, 이러한 종래 기술의 메모리 셀은 V-NAND 공정에서의 고집적화에는 적합하지만, SoC(System On Chip) CMOS 공정과의 통합에는 적합하지 않다.
본 발명이 해결하고자 하는 과제는, 강유전체 전계 효과 트랜지스터를 사용하여 신뢰성이 향상된 뉴로모픽 웨이트 셀을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명은 인공 신경망(ANN)에서 일련의 뉴런에 대한 포텐셜(potential) 웨이트(weight)를 저장하도록 구성된 뉴로모픽 멀티-비트 디지털 웨이트 셀(neuromorphic multi-bit digital weight cell)의 다양한 실시예에 관한 것이다. 일 실시예에서, 뉴로모픽 웨이트 셀은 병렬로 일련의 패시브(passive) 저항기와 일련의 게이팅(gating) 트랜지스터를 포함하는 병렬 셀을 포함한다. 일련의 게이팅 트랜지스터의 각각의 게이팅 트랜지스터는 일련의 패시브 저항기 중 하나의 패시브 저항기와 직렬로 연결된다. 뉴로모픽 웨이트 셀은 일련의 게이팅 트랜지스터에 연결된 일련의 프로그래밍 입력 라인, 병렬 셀에 연결된 입력 단자 및 병렬 셀에 연결된 출력 단자를 포함한다.
일련의 패시브 저항기 중 제1 패시브 저항기는 제1 저항을 가질 수 있고, 패시브 저항기의 일련의 제2 패시브 저항기는 제1 저항의 1/2인 제2 저항을 가질 수 있다. 일련의 패시브 저항기 중 제3 패시브 저항기는 제2 저항의 1/2인 제3 저항을 가질 수 있다.
뉴로모픽 웨이트 셀은 
로 정의되는 전체 컨덕턴스(conductance)를 가질 수 있다. 여기서 bi는 비트(i)의 불리언 값(Boolean value)이고, G0는 상기 뉴로모픽 웨이트 셀에서 가장 작은 컨덕턴스이다.
뉴로모픽 웨이트 셀은 균일하게 분포된 일련의 포텐셜 컨덕턴스를 생성하도록 구성될 수 있으며, 포텐셜 웨이트는 포텐셜 컨덕턴스에 비례한다.
일련의 패시브 저항기의 각각의 패시브 저항기는 n- 도핑된 채널 및 n+도핑된 소오스 및 드레인 영역을 갖는 비게이팅(un-gated) 핀형 전계 효과 트랜지스터(FinFET) 일 수 있다. 각각의 비게이팅 핀형 전계 효과 트랜지스터의 도핑 농도는 1018cm-3 내지 1019cm- 3 일 수 있고, 각각의 비게이팅 핀형 전계 효과 트랜지스터는 비소(As) 또는 인(P)으로 도핑될 수 있다. 각각의 비게이팅 핀형 전계 효과 트랜지스터의 채널 길이는 약 30nm 일 수 있고, 각각의 비게이팅 핀형 전계 효과 트랜지스터의 도핑 농도는 약 6*1018cm- 3 일 수 있다. 각각의 비게이팅 핀형 전계 효과 트랜지스터의 전체 길이는 하나 이상의 접촉된 폴리 피치(contacted poly pitch)에 걸쳐(span) 있을 수 있다. 일련의 패시브 저항기 중 각각의 패시브 저항기에는 일련의 비게이팅 핀형 전계 효과 트랜지스터가 포함되어 있다. 일련의 게이팅 트랜지스터의 각각의 게이팅 트랜지스터는 표준 코어 로직 트랜지스터(standard core logic transistor) 일 수 있다. 표준 코어 로직 트랜지스터는 핀형 전계 효과 트랜지스터(FinFET) 또는 게이트 올 어라운드 전계 효과 트랜지스터(GAA FET) 일 수 있다.
일련의 게이팅 트랜지스터의 각각의 게이팅 트랜지스터는 강유전체 전계 효과 트랜지스터(ferroelectric FET) 일 수 있다. 강유전체 전계 효과 트랜지스터는 강유전체 커패시터 및 하부(underlying) 전계 효과 트랜지스터를 포함한다. 강유전체 커패시터는 하부 전계 효과 트랜지스터의 게이트와 연결된다. 강유전체 커패시터는 한 쌍의 티타늄 질화물(TiN) 전극 및 상기 한 쌍의 티타늄 질화물(TiN) 전극 사이의 하프늄 지르코늄 산화물(HfZrO2) 강유전체층을 포함할 수 있다. 각각의 강유전체 전계 효과 트랜지스터의 강유전체 커패시터는 뉴로모픽 웨이트 셀의 백-엔드-오브-라인(back-end-of-line)의 금속층에 존재할 수 있다. 금속층은 최하부 금속 라우팅층(M0) 일 수 있다. 각각의 강유전체 전계 효과 트랜지스터의 강유전체 커패시터는 뉴로모픽 웨이트 셀의 백-엔드-오브-라인의 절연층에 존재할 수 있다. 절연층은 최하부 절연층(V0) 일 수 있다.
뉴로모픽 웨이트 셀은 또한 일련의 프로그래밍 입력 라인에 연결된 선택 라인 및 선택 라인과 일련의 프로그래밍 입력 라인 사이의 접합부에 존재하는 일련의 선택 트랜지스터를 포함할 수 있다.
이러한 요약은 이하의 상세한 설명에서 더 설명되는 본 발명의 실시예의 특징 및 개념의 선택을 소개하기 위해 제공된다. 이러한 요약은 청구된 주제의 핵심 또는 필수적인 특징을 식별하기 위한 것이 아니며, 청구된 주제의 범위를 제한하는데 사용되지도 않는다. 설명된 특징 중 하나 이상은 작동 가능한 장치를 제공하기 위해 하나 이상의 다른 설명된 특징과 결합될 수 있다.
본 명세서의 실시예의 이러한 및 다른 특징들 및 이점들은 아래의 도면들과 관련하여 고려될 때 후술하는 상세한 설명을 참조함으로써 더욱 명백해질 것이다. 도면에서, 동일한 참조 번호는 동일한 특징 및 구성 요소를 참조하기 위해 도면 전체에 걸쳐 사용된다. 이러하 숫자는 반드시 비율에 맞게 그려지는 것은 아니다. 또한 특허 또는 출원 파일에는 컬러로 도시된 도면이 하나 이상 포함되어 있다. 컬러 도면이 있는 본 특허 또는 특허 출원 간행물의 사본은 요청시 및 필요한 수수료 지불시에 사무소가 제공한다.
도 1은 인공 신경망(ANN)에서의 뉴런의 개략도이다.
도 2a는 병렬로 배열된 복수의 패시브 저항기 및 복수의 패시브 저항기와 직렬로 연결된 복수의 게이팅 트랜지스터를 포함하는 본 발명의 일 실시예에 따른 뉴로모픽 웨이트 셀의 개략도이다.
도 2b는 본 발명의 일 실시예에 따른 강유전체 전계 효과 트랜지스터를 포함하는 게이팅 트랜지스터를 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시예에 따른 뉴로모픽 웨이트 셀에 대한 다양한 "ON"/ "OFF"상태에서 시뮬레이션된 저항기 전류를 도시하는 그래프이다.
도 4는 본 발명의 일 실시예에 따른 프로그래밍 동안 및 판독 동작 동안의 뉴로모픽 웨이트 셀의 시뮬레이션된 강유전체 전계 효과 트랜지스터의 전압을 나타내는 그래프이다.
도 5는 본 발명의 일 실시예에 따른 백-엔드-오브-라인(back-end-of-line, BEOL)에서의 강유전체 전계 효과 트랜지스터의 강유전체 커패시터의 개략도이다.
도 6은 본 발명의 일 실시예에 따른 비게이팅(un-gated) 핀형 전계 효과 트랜지스터(FinFET)를 포함하는 패시브 저항기의 사시도이다.
도 7은 인가된 전압의 함수로서 본 발명의 일 실시예에 따른 패시브 저항기의 전류 및 저항을 나타내는 그래프이다.
도 1은 인공 신경망(ANN)에서의 뉴런의 개략도이다.
도 2a는 병렬로 배열된 복수의 패시브 저항기 및 복수의 패시브 저항기와 직렬로 연결된 복수의 게이팅 트랜지스터를 포함하는 본 발명의 일 실시예에 따른 뉴로모픽 웨이트 셀의 개략도이다.
도 2b는 본 발명의 일 실시예에 따른 강유전체 전계 효과 트랜지스터를 포함하는 게이팅 트랜지스터를 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시예에 따른 뉴로모픽 웨이트 셀에 대한 다양한 "ON"/ "OFF"상태에서 시뮬레이션된 저항기 전류를 도시하는 그래프이다.
도 4는 본 발명의 일 실시예에 따른 프로그래밍 동안 및 판독 동작 동안의 뉴로모픽 웨이트 셀의 시뮬레이션된 강유전체 전계 효과 트랜지스터의 전압을 나타내는 그래프이다.
도 5는 본 발명의 일 실시예에 따른 백-엔드-오브-라인(back-end-of-line, BEOL)에서의 강유전체 전계 효과 트랜지스터의 강유전체 커패시터의 개략도이다.
도 6은 본 발명의 일 실시예에 따른 비게이팅(un-gated) 핀형 전계 효과 트랜지스터(FinFET)를 포함하는 패시브 저항기의 사시도이다.
도 7은 인가된 전압의 함수로서 본 발명의 일 실시예에 따른 패시브 저항기의 전류 및 저항을 나타내는 그래프이다.
본 발명은 인공 신경망(ANN)에서 일련의 뉴런에 대한 포텐셜(potential) 웨이트(weight)를 저장하도록 구성된 뉴로모픽 멀티-비트 디지털 웨이트 셀(neuromorphic multi-bit digital weight cell)의 다양한 실시예에 관한 것이다. 본 발명의 뉴로모픽 웨이트 셀은 패시브 저항기를 통해 전류 경로를 활성화 및 비활성화시키기 위해 패시브 저항기와 직렬로 연결된 비휘발성 메모리(NVM) 소자를 사용한다. 패시브 저항기와 직렬로 비휘발성 메모리(NVM) 소자를 제공하면 웨이트의 균일한 분포(즉, 웨이트를 나타내기 위해 사용되는 컨덕턴스의 균일한 분포)가 얻어지며, 이것은 비균일한 웨이트 분포를 갖는 뉴로모픽 웨이트 셀과 비교하여 동일한 정확도를 달성하는데 필요한 뉴런의 수가 더 적고 정확도가 더 높다. 하나 이상의 실시 예에서, 뉴로모픽 웨이트 셀은 비휘발성 저장을 가능하게 하는 강유전체 커패시터의 상태로서 웨이트를 저장할 수 있다. 본 발명의 뉴로모픽 웨이트 셀에 의해 제공된 웨이트의 멀티 - 비트 디지털 표현은 인공 신경망(ANN) 트레이닝(즉, 인공 신경망(ANN) 학습)이 오프 - 칩으로 수행될 수 있게 하고, 정확한 웨이트가 멀티 - 비트 디지털 네트워크에 정확하게 전달되게 한다. 또한, 다수의 비트를 저장하는 것은 단일 비트를 저장하는 것과 비교하여 가능한 광범위한 신경망을 구현할 수 있게 한다. 또한, 본 발명의 뉴로모픽 웨이트 셀은 시스템 온 칩(system on chip, SoC) CMOS 공정과의 통합에 적합하다.
이하에서, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세히 설명한다. 그러나, 본 발명의 기술적 사상은 다양한 다른 형태로 구체화될 수 있으며, 본 설명에 도시된 실시예만으로 제한되는 것으로 해석되어서는 안된다. 오히려, 이러한 실시예는 본 발명의 기술적 사상이 철저하고 완전하게 될 수 있도록 예로서 제공되며, 본 발명의 기술적 사상의 양상 및 특징을 당업자에게 충분히 전달할 것이다. 따라서, 본 발명의 기술적 사상의 양상들 및 특징들의 완전한 이해를 위해 당업자에게 필요하지 않은 공정들, 요소들 및 기술들은 설명되지 않을 수 있다. 다른 언급이 없는 한, 동일한 도면 부호는 첨부된 도면 및 상세한 설명 전반에 걸쳐 동일한 요소를 나타내므로, 그 설명은 반복되지 않을 수 있다.
도면에서, 구성 요소, 층 및 영역의 상대적인 크기는 명확성을 위해 과장되거나 및/또는 간략화 될 수 있다. "아래(beneath)", "아래(below)", "아래(lower)", "하부(under)", "위(above)" "상부(upper)"등과 같은 공간적으로 상대적인 용어는 본 명세서에서 설명의 편의를 위해 하나의 요소 또는 특징 도면에 도시된 바와 같이 구성 요소(들) 또는 특징(들)과의 관계를 용이하게 기술하기 위해 사용될 수 있다. 이러한 공간적으로 관련된 용어는 도면에 도시된 방위에 추가하여, 사용 또는 작동시 장치의 다른 방위를 포함하도록 의도된 것으로 이해될 것이다. 예를 들어, 도면의 장치가 뒤집힌다면, 다른 요소 또는 특징의 "아래(beneath)" 또는 "아래(below)" 또는 "하부(under)"로 기술된 구성 요소는 다른 구성 요소 또는 특징의 "위(above)"에 배향될 것이다. 따라서, "아래(below)" 및 "하부(under)"의 예시적인 용어는 위와 아래의 방향 모두를 포함 할 수 있다. 따라서, 장치는 다른 방향으로 배향될 수 있고(예를 들어, 90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 기술어는 그에 따라 해석되어야 한다.
비록 "제1", "제2", "제3" 등의 용어가 본 명세서에서 다양한 구성 요소들, 구성들, 영역들, 층들 및/또는 섹션들을 설명하기 위해 사용될 수 있지만, 이들 구성 요소들, 구성들, 영역들, 층들 및/또는 섹션들은 이들 용어들에 의해 제한되어서는 안된다. 이들 용어는 하나의 구성 요소, 구성, 영역, 층 또는 섹션을 다른 구성 요소, 구성, 영역, 층 또는 섹션과 구별하기 위해서만 사용된다. 따라서, 이하에서 논의되는 제1 구성 요소, 구성, 영역, 층 또는 섹션은 본 발명의 사상 및 범위를 벗어나지 않고 제2 구성 요소, 구성, 영역, 층 또는 섹션으로 지칭될 수 있다.
구성 요소 또는 층이 다른 구성 요소 또는 층의 "위에(on)", "연결된(connected to)" 또는 "결합된(coupled to)" 것으로 지칭될 때, 그것은 다른 구성 요소 또는 층에 직접적으로 연결될 수 있고, 연결되거나 또는 결합될 수 있거나, 하나 이상의 중간에 있는 구성 요소 또는 층이 존재할 수 있다. 또한, 하나의 구성 요소 또는 층이 2 개의 구성 요소 또는 층의 "사이에(between)" 있다고 언급 될 때, 2 개의 구성 요소 또는 층 사이의 유일한 구성 요소 또는 층, 또는 하나 이상의 개재하는 구성 요소 또는 층이 존재할 수도 있다.
본 명세서에서 사용되는 용어는 특정 실시 예를 설명하기 위한 것이며, 본 발명을 제한하려는 것은 아니다. 본 명세서에 사용 된 바와 같이, 단수 형태는 문맥에 달리 명시되지 않는 한 복수 형태를 포함하는 것으로 의도된다. 본 명세서에서 사용되는 "포함하는(comprises)" 및/또는 "포함하는(comprising)"이라는 용어는 명시된 특징, 정수, 단계, 동작, 구성 요소 및/또는 구성의 존재를 나타내지만, 존재를 배제하지는 않는다는 것이 더 이해될 것이다. 또는 하나 이상의 다른 특징, 정수, 단계, 동작, 요소, 구성 요소 및/또는 구성의 추가를 포함할 수 있다. 본 명세서에 사용된 바와 같이, "및/또는"이라는 용어는 하나 이상의 관련 열거된 항목의 임의 및 모든 조합을 포함한다. "적어도 하나"와 같은 표현식은 구성 요소 목록 앞에서 구성 요소의 전체 목록을 수정하고 목록의 개별 요소를 수정하지 않는다.
본 명세서에 사용된 용어 "실질적으로", "약" 및 유사한 용어는 근사의 용어로서 사용되며 학위의 용어로서 사용되지 않으며, 이들에 의해 인식되는 측정 또는 계산된 값의 고유한 편차를 설명하기 위한 것이다. 또한, 본 발명의 개념의 실시예를 기술할 때 "할 수 있다"를 사용하는 것은 "본 발명의 하나 이상의 실시예"를 의미한다. 본 명세서에 사용된 바와 같이, 용어 "사용하는(use)", "사용(using)"및 "사용된(used)"은 각각 "이용하는(utilize)", "이용(utilizing)"및 "이용된(utilized)"과 동의어로 간주될 수 있다. 또한, "예를 들어"라는 용어는 예 또는 설명을 의미한다.
달리 정의되지 않는 한, 본 명세서에서 사용된 모든 용어(기술 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술 및/또는 본 명세서와 관련하여 그 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의되지 않은 이상 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
도 2a를 참조하면, 본 발명의 일 실시예에 따른 뉴로모픽 웨이트 셀(100)은 병렬로 배열된 복수의 패시브 저항기(101, 102) 및 패시브 저항기(101, 102) 각각과 직렬로 배열된 복수의 게이팅 트랜지스터(103, 104)를 포함한다(예를 들어, 제1 게이팅 트랜지스터(103)는 제1 패시브 저항기(101)와 직렬로 배열되고, 제2 게이팅 트랜지스터(104)는 제2 패시브 저항기(102)와 직렬로 배열된다.). 또한, 복수의 패시브 저항기(101, 102) 및 복수의 게이팅 트랜지스터(103, 104)는 병렬 셀 내에 배치된다. 뉴로모픽 웨이트 셀(100)은 또한 병렬 셀에 연결된 입력 단자(105) 및 출력 단자(106)를 포함한다. 또한, 도시된 실시예에서, 뉴로모픽 웨이트 셀(100)은 게이팅 트랜지스터(103, 104)에 각각 연결된 프로그래밍 입력 라인(107, 108)을 포함한다. 프로그래밍 입력 라인(107, 108)은 게이팅 트랜지스터(103, 104)에 바이어스 전압을 인가하여 게이팅 트랜지스터(103, 104)를 "ON" 또는 "OFF" 상태로 전환하여(예를 들어, 프로그램) 뉴로모픽 웨이트 셀(100)의 원하는 웨이트에 기초하여 선택된 패시브 저항기(101, 102)를 통한 전류의 흐름을 제어(즉, 차단 또는 허용)한다.
도시된 실시예에서, 뉴로모픽 웨이트 셀(100)은 2개의 패시브 저항기(101, 102)(예를 들어, 2개의 분기(branch)를 포함하는 병렬 셀)을 포함하고, 뉴로모픽 웨이트 셀(100)은 뉴런의 웨이트의 2-비트 표현을 제공하도록 구성된다. 2-비트 표현은 4레벨의 웨이트(즉, 22 레벨의 웨이트)를 제공할 수 있다. 하나 이상의 실시예에서, 뉴로모픽 웨이트 셀(100)은 적절한 수의 패시브 저항기 예를 들어, 웨이트의 3-비트 표현(즉, 23 = 8 레벨의 웨이트)을 제공하는 3개의 패시브 저항기 또는 웨이트의 n-비트 표현(즉, 2n 레벨의 웨이트)을 제공하는 3개 이상의 패시브 저항기를 포함할 수 있다.
뉴로모픽 웨이트 셀(100)의 각각의 패시브 저항기는 바로 앞의 패시브 저항기의 저항의 1/2 또는 실질적으로 1/2의 저항을 갖는다. 도시된 실시예에서, 제1 패시브 저항기(101)는 저항(R0)을 가지고, 제2 패시브 저항기(102)는 제1 패시브 저항기(101)의 저항(R0)의 1/2인 저항(R1)을 갖는다(즉, R1 = R0/2). 뉴로모픽 웨이트 셀(100)이 3개 이상의 패시브 저항기를 갖는 일 실시예에서, 제3 저항기는 제2 패시브 저항기(102)의 저항(R1)의 1/2이고 제1 패시브 저항기(101)의 저항(R0)의 1/4인 제3 저항(R3)을 갖는다(즉, R2 = R1/2 = R0/4).
뉴로모픽 웨이트 셀(100)에 저장된 웨이트는 뉴로모픽 웨이트 셀(100)의 총 컨덕턴스(Gtot)(즉, 전체 저항의 역함수)에 비례한다. 뉴로모픽 웨이트 셀(100)의 총 컨덕턴스(Gtot)는 
에 의해 정의되고, bi는 비트(i)의 불리언 값(Boolean value)이고, G0는 상기 뉴로모픽 웨이트 셀(100)에서 가장 작은 컨덕턴스이다. 도시된 실시예에서, 뉴로모픽 웨이트 셀(100)에서 가장 작은 컨덕턴스(G0)는 가장 높은 저항을 갖는 제1 패시브 저항기(101)와 관련된 1/R0이다.
예를 들어, 제1 게이팅 트랜지스터(103)가 "ON"상태이고 제2 게이팅 트랜지스터(104)가 "OFF" 상태 일 때, 제1 비트(b1)의 불리언 값(즉, 제1 패시브 저항기(101)에 대응하는 비트)는 1이고, 제2 비트(b2)의 불리언 값(즉, 제2 패시브 저항기(102)에 대응하는 비트)는 0이므로, 뉴로모픽 웨이트 셀(100)의 전체 컨덕턴스(Gtot)는 1/R0이다. 제1 게이팅 트랜지스터(103)가 "OFF" 상태이고 제2 게이팅 트랜지스터(104)가 "ON" 상태 일 때, 제1 비트(b1)의 불리언 값(즉, 제1 패시브 저항기(101)에 대응하는 비트)는 0이고, 제2 비트(b2)의 불리언 값(즉, 제2 패시브 저항기(102)에 대응하는 비트)는 1이므로, 뉴로모픽 웨이트 셀(100)의 전체 컨덕턴스(Gtot)는 2/R0이다. 제1 및 제2 게이팅 트랜지스터(103, 104)가 "ON" 상태 일 때, 제1 및 제2 비트(b1, b2)의 불리언 값(즉, 제1 및 제2 패시브 저항기(101, 102)에 대응하는 비트)는 1이므로, 뉴로모픽 웨이트 셀(100)의 전체 컨덕턴스(Gtot)는 3/R0이다. 따라서, 웨이트는 전체 컨덕턴스에 비례하기 때문에, 뉴로모픽 웨이트 셀(100)에 의해 생성된 웨이트 분포는 균일하고(예를 들어, 저항기의 컨덕턴스는 기저부의 2개의 기하학적 시퀀스 G, 2G, 4G, ... 2n- 1G, 여기서 n은 뉴로모픽 웨이트 셀(100)의 비트 수이다), 비균일한 웨이트 분포를 갖는 뉴로모픽 웨이트 셀과 비교하여 동일한 정확도를 달성하는데 필요한 뉴런의 수 및 정확도가 향상된다. 합산 증폭기(summing amplifier)를 갖는 뉴런이 피드백 저항기(feedback resistor, Rf)를 갖는 일 실시예에서, 웨이트(w)는 다음과 같이 표현될 수 있다.
wi = Rf / Ri
도 3은 본 발명의 하나 이상의 실시예에 따른 2-비트 뉴로모픽 웨이트 셀(100)에 대한 게이팅 트랜지스터(103, 104)의 프로그래밍 상태(즉, "ON" 또는 "OFF")의 함수로서 패시브 저항기(101, 102)를 통해 시뮬레이션된 전류를 도시하는 그래프이다. 라인(11)은 제1 및 제2 게이팅 트랜지스터(103, 104)가 모두 "ON" 상태 일 때의 전류 레벨을 도시한다. 라인(10)은 제1 게이팅 트랜지스터(103)가 "ON" 상태이고, 제2 게이팅 트랜지스터(104)가 "OFF" 상태 일 때의 전류 레벨을 도시한다. 라인(01)은 제1 게이팅 트랜지스터(103)가 "OFF" 상태이고, 제2 게이팅 트랜지스터(104)가 "ON" 상태 일 때의 전류 레벨을 도시한다. 라인(00)은 제1 및 제2 게이팅 트랜지스터(103, 104)가 모두 "OFF" 상태 일 때의 전류 레벨을 도시한다.
하나 이상의 실시예에서, 게이팅 트랜지스터(103, 104)는 핀형 전계 효과 트랜지스터(FinFET) 또는 게이트 올 어라운드 전계 효과 트랜지스터(GAA FET)와 같은 표준 코어 로직 트랜지스터(standard core logic transistor) 일 수 있다. 도 2a에 도시된 실시예에서, 각각의 게이팅 트랜지스터(103, 104)는 전계 효과 트랜지스터(109)(예를 들어, 핀형 전계 효과 트랜지스터)이고, 강유전체 커패시터(110)는 전계 효과 트랜지스터(109)의 게이트(111)와 연결된다. 또한, 강유전체 커패시터(110) 및 하부(underlying) 전계 효과 트랜지스터(109)는 강유전체 전계 효과 트랜지스터(ferroelectric FET)을 형성하거나 정의한다. 강유전체 커패시터(110)는 게이팅 트랜지스터(103, 104)의 임계 전압(Vt)을 효과적으로 시프트하여 제로 게이트 바이어스의 존재 하에서 게이팅 트랜지스터를 "ON" 또는 "OFF"로 만든다(예를 들어, 강유전체 커패시터(110)는 인가된 전압이 없는 경우에도 분극(polarization) 상태를 저장한다.). 따라서, 추론(inference) 중에(예를 들어, 인공 신경망(ANN)이 미지의 입력을 분류, 인식 및/또는 처리하기 위해 전개될 때), 프로그래밍 입력 라인(107, 108)을 통해 인가된 게이트 바이어스는 0이고, "ON" 상태인 게이팅 트랜지스터(103, 104)를 갖는 뉴로모픽 웨이트 셀(100)의 분기(branch)만 도전성이다.
도시된 실시예에서, 각각의 강유전체 커패시터(110)는 한 쌍의 전극(113, 114) 및 한 쌍의 전극(113, 114) 사이의 강유전체층(115)을 포함한다. 강유전체 커패시터(110)의 전극(113,114)은 예를 들어, 티타늄 질화물(TiN)과 같은 임의의 적절한 물질로 형성될 수 있다. 하나 이상의 실시예에서, 강유전체 커패시터(110)의 강유전체층(115)은 예를 들어, 하프늄 지르코늄 산화물(HfZrO2)과 같은 임의의 적합한 강유전체 물질로 형성될 수 있다. 강유전체 커패시터(110)의 항 전압(coercive voltage)은 강유전체층(115)의 강유전체 물질 및 강유전체층(115)의 두께에 의존한다. 강유전체층(115)은 강유전체 커패시터(110)의 원하는 커패시턴스 및 항 전압에 따라 임의의 적절한 두께를 가질 수 있다. 하나 이상의 실시예에서, 강유전체 커패시터(110)의 강유전체 물질은 약 3nm(예를 들어, 약 10nm)보다 큰 두께를 가질 수 있다. 하나 이상의 실시예에서, 강유전체 커패시터(110)의 항 전압은 약 0.7V 내지 약 1.0V 일 수 있다.
하나 이상의 실시예에서, 강유전체 전계 효과 트랜지스터 게이팅 트랜지스터(103, 104)의 강유전체 커패시터(110)를 프로그래밍하는 것은, 프로그래밍 입력 라인(107, 108)을 설정하여 높은 양의 전압을 인가하여 하나 이상의 강유전체 전계 효과 트랜지스터 게이팅 트랜지스터(103, 104)를 "ON" 상태로 하거나, 또는 높은 음의 전압을 인가하여 하나 이상의 강유전체 전계 효과 트랜지스터 게이팅 트랜지스터(103, 104)를 "OFF" 상태로 하는 것을 포함한다. 도 4는 하나 이상의 전계 효과 트랜지스터의 게이팅 트랜지스터(103, 104)를 "ON" 상태로 설정하기 위해 높은 양의 전압을 인가하는 것과, 하나 이상의 전계 효과 트랜지스터의 게이팅 트랜지스터(103, 104)를 "OFF" 상태로 설정하기 위해 높은 음의 전압을 인가하는 것을 나타내는 시뮬레이션된 강유전체 전계 효과 트랜지스터 전압을 도시하는 그래프이다. 도 4에 도시된 바와 같이, 높은 양의 전압이 하나 이상의 전계 효과 트랜지스터의 게이팅 트랜지스터(103, 104)에 인가될 때, 강유전체 커패시터(110)를 하부 전계 효과 트랜지스터(109)의 게이트(111)에 연결하는 플로팅 노드(116)에서의 전압은 0V로부터 양의 전압(예를 들어, 약 300mV)으로 증가하고, 높은 음의 전압이 하나 이상의 전계 효과 트랜지스터의 게이팅 트랜지스터(103, 104)에 인가될 때, 플로팅 노드(116)에서의 전압은 0V로부터 음의 전압(예를 들어, 약 -300mV)으로 감소한다. 도 4에 도시된 바와 같이, 강유전체 커패시터(110)는 히스테리시스(hysteresis)를 나타낸다(예를 들어, 강유전체 커패시터(110)는 프로그래밍 동안에 높은 양의 전압 또는 높은 음의 전압의 인가 없이도 분극 상태를 저장한다.). 도 4는 또한 판독 동작 동안 입력 신호(Vin)의 변화하는 레벨을 나타낸다.
하나 이상의 실시 예에서, 강유전체 커패시터(110)의 프로그래밍 동안 인가된 바이어스는 적어도 강유전체 커패시터(110)의 항 전압만큼 큰 강유전체 커패시터(110) 양단의 전압을 야기하기에 충분히 높다(즉, 인가된 전압은 적어도 탈분극화되는 강유전체 커패시터(110)의 강유전체 물질의 저항만큼 크다). 강유전체 커패시터(110)의 항 전압은 강유전체 물질의 두께에 의존한다. 하나 이상의 실시예에서, 강유전체 커패시터(110)의 강유전체 물질은 약 3nm(예를 들어, 약 10nm)보다 큰 두께를 가질 수 있다. 하나 이상의 실시예에서, 강유전체 커패시터(110)의 항 전압은 약 0.7V 내지 약 1.0V 일 수 있다. 하나 이상의 실시예에서, 강유전체 커패시터(110)와 하부 전계 효과 트랜지스터(109)의 게이트(111) 사이의 커패시터 전압 분할이 주어지면, 인가된 바이어스는 항 전압의 약 2배일 수 있다. 하나 이상의 실시예에서, 프로그래밍 동안 인가된 바이어스는 더 낮을 수 있지만(예를 들어, 약 0.7V보다 낮음), 이것은 더 약하게 "ON" 또는 보다 약하게 "OFF" 게이팅 트랜지스터를 초래할 것이다.
하나 이상의 실시예에서, 게이팅 트랜지스터(103, 104)의 강유전체 커패시터(110)는 백-엔드-오브-라인(BEOL)의 금속층들(M0-M3)(예를 들어, 최하위 금속 라우팅 층 M0)에서 또는 그 중 하나에 존재할 수 있다. 도 5에 도시된 실시예에서, 강유전체 커패시터(110)는 백-엔드-오브-라인(BEOL)의 최하부 금속층(M0)에 존재한다(예를 들어, 강유전체 커패시터(110)의 한 쌍의 티타늄 질화물(TiN) 전극(113, 114) 및 하프늄 지르코늄 산화물(HfZrO2) 강유전체층(115)은 최하층 금속 라우팅층(M0)에 존재한다.). 하나 이상의 실시예에서, 게이팅 트랜지스터(103, 104)의 강유전체 커패시터(110)는 백-엔드-오브-라인(BEOL)의 절연층들(V0-V2)(예를 들어, 최하부 절연층(V0)) 또는 그 중 하나에 존재할 수 있다. 또한, 도 5에 도시된 실시예에서, 최상부 금속 라우팅 층(예를 들어, 금속 라우팅층(M3))은 프로그래밍 입력 라인(107, 108)에 연결되고, 최하부 금속층(M0) 아래의 접촉 본딩(contact bonding, CB)은 게이팅 트랜지스터 (103, 104)의 각각에 대한 하부 전계 효과 트랜지스터(109)의 게이트(111)에 연결된다.
도 6을 참조하면, 하나 이상의 실시예에서, 각각의 패시브 저항기(101, 102)는 n- 도핑 채널(119) 및 n+ 도핑된 소오스 및 드레인 영역(120, 121)을 갖는 비게이팅(un-gated) 핀형 전계 효과 트랜지스터(118) 이다. 또한, 도시된 실시예에서, 각각의 비게이팅 핀형 전계 효과 트랜지스터(118)는 종래의 게이트 전극 대신에 산화물층(122)을 포함한다. 하나 이상의 실시예에서, 각각의 비게이팅 핀형 전계 효과 트랜지스터(118)의 도핑 농도(N)는 1018cm-3 내지 1019cm-3이다. 하나 이상의 실시예에서, 비게이팅 핀형 전계 효과 트랜지스터(118) 각각은 비소(As) 또는 인(P)으로 도핑될 수 있다. 하나 이상의 실시예에서, 비게이팅 핀형 전계 효과 트랜지스터(118)의 채널 길이(Lc)는 약 15nm 일 수 있다. 하나 이상의 실시예에서, 비게이팅 핀형 전계 효과 트랜지스터(118)의 채널 길이(Lc)는 약 30nm 일 수 있다. 하나 이상의 실시예에서, 비게이팅 핀형 전계 효과 트랜지스터(118) 각각의 채널 길이(Lc)는 종래의 코어 로직 전계 효과 트랜지스터보다 길 수 있다. 하나 이상의 실시예에서, 각각의 비게이팅 핀형 전계 효과 트랜지스터(118)의 전체 길이는 하나 이상의 접촉된 폴리 피치(contacted poly pitch, CPP)에 걸쳐(span) 있다.
하나 이상의 실시예에서, 각각의 패시브 저항기(101, 102)는 일련의 저항기 핀(예를 들어, 각각의 패시브 저항기(101, 102)는 2개 이상의 비게이팅 핀형 전계 효과 트랜지스터(118)를 포함한다.)을 포함한다. 각각의 패시브 저항기(101, 102)의 저항기 핀의 수는 패시브 저항기(101, 102)의 원하는 저항에 따라 변한다.
비게이팅 핀형 전계 효과 트랜지스터(118)의 상대적인 컨덕턴스는 
으로 정의되며, 여기서 G는 비게이팅 핀형 전계 효과 트랜지스터(118)의 컨덕턴스이고, N은 채널(119) 내의 도펀트의 수이다. 비게이팅 핀형 전계 효과 트랜지스터(118)가 약 15nm의 채널 길이(Lc)를 갖는 일 실시예에서, 3*1018cm-3의 채널(119) 내의 도핑 농도(ND) 및 2x8nm의 내부 스페이서를 갖고, 비게이팅 핀형 전계 효과 트랜지스터(118)의 상대적인 컨덕턴스는 인가된 전압 범위에 걸쳐 약 15%이다. 비게이팅 핀형 전계 효과 트랜지스터(118)가 약 30nm의 채널 길이(Lc)를 갖는 일 실시예에서, 6*1018cm-3의 채널(119) 내의 도핑 농도(ND) 및 4x8nm의 내부 스페이서를 갖고, 비게이팅 핀형 전계 효과 트랜지스터(118)의 상대적인 컨덕턴스는 인가된 전압 범위에 걸쳐 약 8%이다.
도 7은 인가된 전압의 함수로서 본 발명의 일 실시예에 따른 패시브 저항기(101, 102)의 비게이팅 핀형 전계 효과 트랜지스터(118)의 전류 및 저항을 나타내는 그래프이다. 도 7에 도시된 바와 같이, 약 30nm의 채널 길이(Lc) 및 약 6*1018cm-3의 채널(119) 내의 도핑 농도 ND를 갖는 비게이팅 핀형 전계 효과 트랜지스터(118)는 인가된 전압 범위 약 0.1V 내지 약 1.0V(즉, 약 3%의 저항 비선형성)을 갖는다.
"ON" 상태에서, 강유전체 전계 효과 트랜지스터의 게이팅 트랜지스터(103, 104)의 컨덕턴스는 바이어스가 인가된 표준 로직 전계 효과 트랜지스터를 갖는 게이팅 트랜지스터의 컨덕턴스만큼 높지 않다. 이러한 낮은 컨덕턴스는 강유전체 전계 효과 트랜지스터의 게이팅 트랜지스터(103, 104)에 대하여 0이 인가된 게이트 바이어스에 기인한다. 하나 이상의 실시예에서, 전체 웨이트의 적절한 선형성(즉, 인가된 신호 크기와 독립적이거나 실질적으로 독립적인 웨이트)을 달성하기 위해 패시브 저항기(101, 102)(예를 들어, 비게이팅 핀형 전계 효과 트랜지스터(118))는 "ON" 상태의 강유전체 전계 효과 트랜지스터의 게이팅 트랜지스터(103, 104)의 저항보다 적어도 한 단계 더 큰 약 30kΩ 내지 약 50kΩ의 저항을 갖는다. 또한, "OFF" 상태에서 강유전체 전계 효과 트랜지스터의 게이팅 트랜지스터(103, 104)는 패시브 저항기(101, 102)(예를 들어, 비게이팅 핀형 전계 효과 트랜지스터(118))의 저항보다 더 높은 크기의 적어도 몇 배인 저항을 가지고, 이는 강유전체 전계 효과 트랜지스터의 게이팅 트랜지스터(103, 104)가 "OFF" 상태에 있을 때 뉴로모픽 웨이트 셀(100)의 웨이트를 효과적으로 0으로 만든다.
강유전체 전계 효과 트랜지스터의 게이팅 트랜지스터(103, 104)의 드레인과 강유전체 커패시터(110)를 하부 전계 효과 트랜지스터(109)의 게이트(111)에 연결하는 플로팅 노드(116) 사이의 용량성(capacitive) 커플링은 뉴로모픽 웨이트 셀(100)의 "OFF" 상태의 웨이트의 선형성에 영향을 미친다. "OFF" 상태에서, 패시브 저항기(101, 102) 양단의 전압 강하는 작아서, 강유전체 전계 효과 트랜지스터의 게이팅 트랜지스터(103, 104)에 전체 신호 전압을 위치시킨다. 플로팅 노드(116)에 대한 용량성 커플링으로 인해, 플로팅 노드(116)의 전위가 증가하여, 강유전체 전계 효과 트랜지스터의 게이팅 트랜지스터(103, 104) 양단의 차단 전압(Vgs)을 증가시킨다. 강유전체 전계 효과 트랜지스터의 게이팅 트랜지스터(103, 104)에 걸리는 차단 전압(Vgs)을 증가 시키면 결국 "OFF" 상태에서 강유전체 전계 효과 트랜지스터의 게이팅 트랜지스터(103, 104)에 대한 전류가 증가하게 되어 궁극적으로 웨이트가 선형성에서 크게 벗어날 수 있게 된다. 따라서, 하나 이상의 실시예에서, 뉴로모픽 웨이트 셀(100)에 인가된 신호는 진보된 CMOS 노드에서 CPU 코어의 양의 공급 전압(VDD)과 호환되는 약 0.8V로 제한될 수 있다.
하나 이상의 실시예에서, 본 발명의 뉴로모픽 웨이트 셀(100)은 판독 장애(disturb)에 면역적이거나 실질적으로 면역이다. 추론(inference)을 통해 위에서 설명한 강유전체 커패시터(110) 전압의 작은 변화를 일으키더라도, 예상 추론 시간은 최대 100 나노초(ns)이고 기간은 10 초이다. 강유전체 도메인의 느린 응답(예를 들어, 하프늄 지르코늄 산화물(HfZrO2) 강유전체 물질에 대한 마이크로초(μs))에 기인하여, 도메인의 스위칭 및 판독 방해가 발생하지 않는다.
다시 도 2a에 도시된 실시예를 참조하면, 뉴로모픽 웨이트 셀(100)은 또한 프로그래밍 입력 라인(107, 108)에 연결된 선택 라인(123)을 포함한다. 뉴로모픽 웨이트 셀(100)은 또한 선택 라인(123)과 프로그래밍 입력 라인(107, 108) 사이의 접합부에 각각 연결된 선택 트랜지스터(124, 125)를 포함한다. 강유전체 전계 효과 트랜지스터의 게이팅 트랜지스터(103, 104) 각각의 강유전체 커패시터(110)에 대한 입력에서의 선택 트랜지스터(124, 125)의 배치는 기록 방해(write disturb)에 대한 내성 또는 실질적인 내성을 제공하도록 구성된다.
본 발명은 예시적인 실시예를 참조하여 설명되었지만, 당업자라면 본 발명의 사상 및 범위를 벗어나지 않고 서술된 실시예에 대한 다양한 변경 및 수정이 수행될 수 있다는 것을 인식할 것이다. 또한, 다양한 기술 분야의 당업자는 여기에 설명된 본 발명이 다른 애플리케이션에 대한 다른 태스크 및 적응에 대한 해결책을 제안함을 인식할 것이다. 본 명세서의 청구 범위, 본 발명의 이러한 모든 용도, 및 본 발명에서 개시의 목적으로 선택된 본 발명의 예시적인 실시예에 대해 행해질 수 있는 변경 및 수정은 모두 본 출원인의 의도이며, 본 발명의 사상 및 범위를 벗어나지 않는다. 따라서, 본 발명의 예시적인 실시예는 모든 면에서 예시적인 것으로서 제한적이지는 않으며, 본 발명의 사상 및 범위는 첨부된 청구 범위 및 그 균등물에 의해 나타내어 져야 한다.
101, 102: 패시브 저항기 103, 104: 게이팅 트랜지스터
107, 108: 프로그래밍 입력 라인 109: 전계 효과 트랜지스터
110: 강유전체 커패시터 115: 강유전체층
116: 플로팅 노드 123: 선택 라인
124, 125: 선택 트랜지스터
118: 비게이팅 핀형 전계 효과 트랜지스터
107, 108: 프로그래밍 입력 라인 109: 전계 효과 트랜지스터
110: 강유전체 커패시터 115: 강유전체층
116: 플로팅 노드 123: 선택 라인
124, 125: 선택 트랜지스터
118: 비게이팅 핀형 전계 효과 트랜지스터
Claims (19)
- 인공 신경망에서 뉴런에 대한 복수의 포텐셜(potential) 웨이트(weight)를 저장하도록 구성된 뉴로모픽 웨이트 셀(neuromorphic weight cell)로서,
병렬로 연결된 복수의 패시브(passive) 저항기 및 복수의 게이팅(gating) 트랜지스터를 포함하고, 상기 복수의 게이팅 트랜지스터 각각은 상기 복수의 패시브 저항기 중 어느 하나와 직렬로 연결되는 병렬 셀;
상기 복수의 게이팅 트랜지스터에 연결된 복수의 프로그래밍 입력 라인;
상기 병렬 셀에 연결된 입력 단자; 및
상기 병렬 셀에 연결된 출력 단자를 포함하고,
상기 복수의 패시브 저항기 각각은 n- 도핑된 채널 및 n+도핑된 소오스 및 드레인 영역을 갖는 비게이팅(un-gated) 핀형 전계 효과 트랜지스터(FinFET)인 뉴로모픽 웨이트 셀. - 제 1항에 있어서,
상기 복수의 패시브 저항기의 제1 패시브 저항기는 제1 저항을 갖고, 상기 복수의 패시브 저항기의 제2 패시브 저항기는 제2 저항을 갖고, 상기 제2 저항은 상기 제1 저항의 1/2인 뉴로모픽 웨이트 셀. - 제 2항에 있어서,
상기 복수의 패시브 저항기의 제3 패시브 저항기는 제3 저항을 갖고, 상기 제3 저항은 상기 제2 저항의 1/2인 뉴로모픽 웨이트 셀. - 제 1항에 있어서,
상기 뉴로모픽 웨이트 셀은로 정의되는 전체 컨덕턴스(conductance)를 갖고, bi는 비트(i)의 불리언 값(Boolean value)이고, G0는 상기 뉴로모픽 웨이트 셀에서 가장 작은 컨덕턴스인 뉴로모픽 웨이트 셀.
- 제 1항에 있어서,
상기 뉴로모픽 웨이트 셀은 균일하게 분포된 복수의 포텐셜 컨덕턴스를 생성하고, 상기 포텐셜 웨이트는 상기 포텐셜 컨덕턴스에 비례하는 뉴로모픽 웨이트 셀. - 삭제
- 제 1항에 있어서,
상기 비게이팅 핀형 전계 효과 트랜지스터 각각의 도핑 농도는 1018cm-3 내지 1019cm-3이고, 상기 비게이팅 핀형 전계 효과 트랜지스터 각각은 비소(As) 또는 인(P)으로 도핑된 뉴로모픽 웨이트 셀. - 제 1항에 있어서,
상기 비게이팅 핀형 전계 효과 트랜지스터 각각의 채널 길이는 30nm이고, 비게이팅 핀형 전계 효과 트랜지스터 각각의 도핑 농도는 6*1018cm-3인 뉴로모픽 웨이트 셀. - 제 1항에 있어서,
상기 비게이팅 핀형 전계 효과 트랜지스터 각각의 전체 길이는 하나 이상의 접촉된 폴리 피치(contacted poly pitch)에 걸쳐(span) 있는 뉴로모픽 웨이트 셀. - 제 9항에 있어서,
상기 복수의 패시브 저항기 각각은 복수의 상기 비게이팅 핀형 전계 효과 트랜지스터를 포함하는 뉴로모픽 웨이트 셀. - 제 1항에 있어서,
상기 복수의 게이팅 트랜지스터 각각은 표준 코어 로직 트랜지스터(standard core logic transistor)인 뉴로모픽 웨이트 셀. - 제 11항에 있어서,
상기 표준 코어 로직 트랜지스터는 핀형 전계 효과 트랜지스터(FinFET) 또는 게이트 올 어라운드 전계 효과 트랜지스터(GAA FET)인 뉴로모픽 웨이트 셀. - 제 1항에 있어서,
상기 복수의 게이팅 트랜지스터 각각은 강유전체 전계 효과 트랜지스터(ferroelectric FET)이고, 상기 강유전체 전계 효과 트랜지스터는 강유전체 커패시터 및 하부(underlying) 전계 효과 트랜지스터를 포함하고, 상기 강유전체 커패시터는 상기 하부 전계 효과 트랜지스터의 게이트와 연결되는 뉴로모픽 웨이트 셀. - 제 13항에 있어서,
상기 강유전체 커패시터는 한 쌍의 티타늄 질화물(TiN) 전극 및 상기 한 쌍의 티타늄 질화물(TiN) 전극 사이의 하프늄 지르코늄 산화물(HfZrO2) 강유전체층을 포함하는 뉴로모픽 웨이트 셀. - 제 13항에 있어서,
상기 강유전체 전계 효과 트랜지스터 각각의 상기 강유전체 커패시터는 상기 뉴로모픽 웨이트 셀의 백-엔드-오브-라인(back-end-of-line)의 금속층에 존재하는 뉴로모픽 웨이트 셀. - 제 15항에 있어서,
상기 금속층은 최하부 금속 라우팅층(M0)인 뉴로모픽 웨이트 셀. - 제 13항에 있어서,
상기 강유전체 전계 효과 트랜지스터 각각의 상기 강유전체 커패시터는 상기 뉴로모픽 웨이트 셀의 백-엔드-오브-라인의 절연층에 존재하는 뉴로모픽 웨이트 셀. - 제 17항에 있어서,
상기 절연층은 최하부 절연층(V0)인 뉴로모픽 웨이트 셀. - 제 1항에 있어서,
상기 복수의 프로그래밍 입력 라인에 연결된 선택 라인과,
상기 선택 라인과 상기 복수의 프로그래밍 입력 라인 사이의 접합부에 존재하는 복수의 선택 트랜지스터를 더 포함하는 뉴로모픽 웨이트 셀.
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