TWI732702B - 記憶體內運算器 - Google Patents

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Abstract

記憶體內運算器包括多個記憶胞陣列以及多個感測放大器。記憶胞陣列分別接收多個輸入信號。輸入信號區分為多個群組。群組分別具有至少一部分輸入信號。各群組中的部分輸入信號具有相同的數值。群組中的部分輸入信號的數量依序為公比2的等比數列。記憶胞陣列分別提供多個權重值，並分別依據所接收的輸入信號與分別提供的權重值進行乘加運算，來產生多個運算結果。感測放大器分別依據運算結果以產生多個感測結果。

Description

記憶體內運算器
本發明是有關於一種記憶體內運算器，且特別是有關於一種可提升準確度的記憶體內運算器。
在人工智慧日漸進步的今天，在積體電路中，提供具有高效率乘加運算能力的晶片，成為重要的課題。在現今的技術領中，透過設置記憶體內運算器以執行乘加運算，成為一種主流。
在習知的記憶體內運算器中，常透過將記憶體區分為多個記憶胞區塊，並針對多個記憶胞區塊所執行的乘加運算結果，透過量化處理、正規化處理，再經由多個數位移位電路以及累加電路，來將乘加運算結果進行加總，並獲得最後的結果。這樣的作法，在具有大量輸入信號的條件下，會使得數位移位電路以及累加電路的數量大幅增加，造成電路複雜度的增加。並且，習知的記憶體內運算器在基於數位化處理動作的前提下，需要多次的量化動作。這些量化動作也造成了運算結果上的誤差，降低準確度。
本發明提供一種記憶體內運算器，可處理大量輸入信號，並可降低計算過程所產生的延遲時間。
本發明的記憶體內運算器包括多個記憶胞陣列以及多個感測放大器。記憶胞陣列分別接收多個輸入信號。輸入信號區分為多個群組。群組分別具有至少一部分輸入信號。各群組中的部分輸入信號具有相同的數值。群組中的部分輸入信號的數量依序為公比2的等比數列。感測放大器分別耦接記憶胞陣列。其中，記憶胞陣列分別提供多個權重值，並分別依據所接收的輸入信號與分別提供的權重值進行乘加運算，來產生多個運算結果。感測放大器分別依據運算結果以產生多個感測結果。
基於上述，本發明透過純類比式的乘加運算，以及電流感測動作，來產生感測結果。如此一來，在大數量輸入信號的應用中，可免去必須設置的數位移位器電路，也不需要設置數位的累加器電路，有效降低電路的複雜度。
請參照圖1，圖1繪示本發明一實施例的記憶體內運算器的示意圖。記憶體內運算器100包括多個記憶胞陣列111~11N以及多個感測放大器（sense amplifier, SA）121~12N。記憶胞陣列111~11N分別接收多個輸入信號X1~XN。其中，輸入信號X1~XN可被區分為多個群組。每個群組中具有多個輸入信號X1~XN中的一個或多個部分輸入信號。且每一群組中的多個部分輸入信號都是相同的。且上述的多個群組，依照排列順序，其中具有的部分輸入信號的數量依序為公比2的等比數列。
細節上來說明，輸入信號X1~XN包含數個輸入信號子集Z1~ZH。以一輸入信號子集的總和 =
Figure 02_image001
為範例，其中輸入信號子集Z1~ZH可以設定為a0、a1、a1、a2、a2、a2、a2等七個部分輸入信號。上述的七個部分輸入信號可以區分為三個群組。其中，第一群組包括一個部分輸入信號a0；第二群組包括兩個部分輸入信號a1；第三群組則包括四個部分輸入信號a2。在本範例中，七個部分輸入信號a0~a2可分別被輸入至七個記憶胞陣列。記憶胞陣列基於所提供的權重，依據對應部分輸入信號a0~a2進行乘加運算，以產生多個運算結果。
在本實施例中，記憶胞陣列111~11N進行乘加運算，可分別產生多個運算結果COUT1~COUTN。感測放大器121~12N接收參考電流IREF，並基於參考電流IREF，針對運算結果COUT1~COUTN進行感測動作，並據以產生多個感測結果SOUT1~SOUTN。
在此請注意，本發明實施例中，記憶胞陣列111~11N的乘加運算，是基於全類比格式的信號來進行處理。也就是說，運算結果COUT1~COUTN皆為類比格式的信號。在這樣的條件下，本發明實施例可以降低數位化處理方式中，所無法避免的量化（quantization）動作的次數，有效提升運算的準確度。
本實施例透過的全類比格式的運算，可不需在記憶體內運算器100中設置數位的移位暫存電路以及累加電路，可有效降低電路的複雜度。
以可處理n個位元的輸入信號，並提供m個位元的權重為範例，本發明實施例可利用
Figure 02_image003
的記憶胞來實現。
在本實施例中，記憶胞陣列111~11N可以由快閃記憶胞所組成的快閃記憶胞陣列。其中，快閃記憶胞可以透過抹除動作或程式化動作來提供不同程度的轉導值以做為權重。感測放大器121~12N則可以應用本領域具通常知識者所熟知的任意感測放大電路來實施，沒有一定的限制。
以下請參照圖2，圖2繪示本發明另一實施例的記憶體內運算器的示意圖。記憶體內運算器200包括記憶胞陣列211~21N、感測放大器221~22N、參考電流產生器230以及正規化（normalization）電路240。記憶胞陣列211~21N分別接收多個輸入信號X1~XN，並基於所提供的多個權重，來進行乘加運算，並分別產生多個運算結果COUT1~COUTN。其中，運算結果COUT1~COUTN可以為類比的電流信號。
參考電流產生器230產生的電流IA經過參考電流調整器244與參考電流乘法器245調變後傳送至感測放大器221~22N。在本實施例中，參考電流產生器230包括電流源231。電流源231用以提供電流IA。
正規化電路240耦接至記憶胞陣列211~21N耦接至感測放大器221~22N間。正規化電路240包括多個電流加法器2431~243N、參考電流乘法器245、參考電流調整器244以及電流源241、242。電流加法器2431~243N的第一輸入端分別耦接至記憶胞陣列211~21N，並接收運算結果COUT1~COUTN。電流加法器2431~243N的第二輸入端則共同接收第一電流IB+。第一電流IB+由電流源241所提供。電流加法器2431~243N分別使運算結果COUT1~COUTN與第一電流IB+相加，並分別產生多個調整後運算結果COUT1’~COUTN’。
參考電流乘法器245則接收電流IA，並使電流IA乘以一個的數值，透過調變電流IA的電流值以產生參考電流IREF。參考電流調整器244的第一輸入端接收參考電流IREF，參考電流調整器244的第二輸入端則接收由電流源242所提供的第二電流IB-。參考電流調整器244使參考電流IREF以及第二電流IB-相加，以產生調整後參考電流IREF’。在本實施例中，參考電流調整器244為一電流加法器。
另外，在本實施例中，調整後參考電流IREF’提供至感測放大器221~22N，調整後運算結果COUT1’~COUTN’分別被提供至感測放大器221~22N。感測放大器221~22N並可依據調整後參考電流IREF’，以分別對調整後運算結果COUT1’~COUTN’進行感測，以產生多個感測結果SOUT1~SOUTN。
值得一提的，以參考電流IREF為電流IA的1/K倍為範例，正規化電路240可執行依據數值K（y-B）所執行的正規化動作，其中y為K是1及B是0的條件下之感測結果SOUT1~SOUTN的數值，B為第一電流B+與第二電流B-的差值。在本發明實施例中，第一電流B+可大於第二電流B-。當中正規化電路240對於上述參考電流IREF、調整後參考電流IREF’執行反正規化運算。且所述的反正規化運算對應於感測結果SOUT1~SOUTN的則為正規化運算。
上述的正規化動作，在應用於類神經網路的計算時，可實現類神經網路的逐層的正規化動作（layer-wise normalization）。
本實施例中的電流加法器2431~243N、參考電流調整器244以及電流乘法器245皆可應用本領域具通常知識者所熟知的，關於電流相加、相乘的運算電路來實施，沒有特定的限制。另外，本實施例中的電流源241、242以及231可以應用本領域具通常知識者熟知的電流源電路來實施，同樣沒有固定的限制。
以下請參照圖3，圖3繪示本發明另一實施例的記憶體內運算器的示意圖。記憶體內運算器300包括多個記憶胞陣列311~31N、多個感測放大器（SA）321~32N以及控制器330。控制器330耦接至記憶胞陣列311~31N以及感測放大器（SA）321~32N。本實施例中的感測放大器（SA）321~32N可依據電流IA執行感測動作。
控制器330用以控制記憶體內運算器300執行運算動作的工作流程。
附帶一提的，本發明實施例中，虛框內的電路也可以用圖2實施例的電路來實施。
請同步參照圖3以及圖4，其中圖4繪示本發明實施例的記憶胞陣列的實施方式的示意圖。記憶胞陣列400包括多個並聯耦接的快閃記憶胞MC1~MC8。記憶胞MC1~MC8共同接收字元線WL，分別耦接位元線BL1~BL8，並共同耦接至源極線SL。記憶胞MC1~MC8透過位元線BL1~BL8以接收輸入信號，並分別依據多個轉導值來提供多個權重。記憶胞MC1~MC8在當字元線WL完成設定動作後（字元線WL上的字元線電壓被拉高），在源極線SL上產生運算結果COUT1。
以下請參照圖3以及圖5，其中圖5繪示本發明實施例的記憶體內運算器的動作流程圖。其中，控制器300在第一時間區間T1中，執行記憶胞陣列311~31N的多條字元線的設定動作，並且在後續的多個第二時間區間T21、T22中，使記憶胞陣列311~31N連續的執行多次的運算動作。細節上，在運算動作中，以第二時間區間T21為範例，在其中的子時間區間t1，控制器330可依據輸入信號進行位元線的電壓的設定動作，以使記憶胞陣列311~31N可執行乘加運算。接著，在子時間區間t2中，感測放大器221~22N則可針對記憶胞陣列311~31N所產生的運算結果COUT1~COUTN進行電流感測動作。
在此請注意，在快閃記憶體的操作中，字元線的設定動作，需耗去相對多的時間。在本發明實施例中，透過單一次的字元線的設定動作，可接連的執行多次的運算動作。如此一來，運算過程所產生的時間延遲可以有效的被減少，提升運算動作執行的速度。
綜上所述，本發明使記憶體內運算器中的記憶胞陣列，在全類比的條件下執行乘加運算，經此，可不需設置數位的移位電路以及累加電路，有效降低電路的複雜度。並且，在全類比的條件下所執行的乘加運算，可以不需要進行量化動作，有效降低因量化動作所可能產生的誤差，提升準確度。
100、200、300：記憶體內運算器 111~11N、211~21N、311~31N、400：記憶胞陣列 121~12N、221~22N、321~32N：感測放大器 245：電流乘法器 240：正規化電路 241、242、231：電流源 2431~243N：電流加法器 330：控制器 BL1~BL8：位元線 COUT1~COUTN：運算結果 COUT1’~COUTN’：調整後運算結果 IA、IB+、IB-：電流 IREF：參考電流 IREF’：調整後參考電流 MC1~MC8：記憶胞 SL：源極線 SOUT1~SOUTN：感測結果 t1、t2：子時間區間 T1、T21、T22：時間區間 WL：字元線 X1~XN：輸入信號
圖1繪示本發明一實施例的記憶體內運算器的示意圖。 圖2繪示本發明另一實施例的記憶體內運算器的示意圖。 圖3繪示本發明另一實施例的記憶體內運算器的示意圖。 圖4繪示本發明實施例的記憶胞陣列的實施方式的示意圖。 圖5繪示本發明實施例的記憶體內運算器的動作流程圖。
100：記憶體內運算器 111~11N：記憶胞陣列 121~12N：感測放大器 X1~XN：輸入信號 COUT1~COUTN：運算結果 IREF：參考電流 SOUT1~SOUTN：感測結果

Claims (9)

  1. 一種記憶體內運算器，包括： 多個記憶胞陣列，分別接收多個輸入信號，其中該些輸入信號區分為多個群組，該些群組分別具有至少一部分輸入信號，各該群組中的該至少一部分輸入信號具有相同的數值，該些群組中的該至少一部分輸入信號的數量依序為公比2的等比數列；以及 多個感測放大器，分別耦接該些記憶胞陣列， 其中，該些記憶胞陣列分別提供多個權重值，並分別依據所接收的該些輸入信號與分別提供的該些權重值進行乘加運算，來產生多個運算結果，該些感測放大器分別依據該些運算結果以產生多個感測結果。
  2. 如請求項1所述的記憶體內運算器，其中該些運算結果為類比格式的信號。
  3. 如請求項1所述的記憶體內運算器，其中各該感測放大器接收一參考電流，並依據該參考電流以分別對該些運算結果進行感測來產生該些感測結果。
  4. 如請求項3所述的記憶體內運算器，更包括： 一參考電流產生器，耦接該些感測放大器，用以提供該參考電流。
  5. 如請求項4所述的記憶體內運算器，其中該參考電流產生器包括： 一電流源，產生一電流。
  6. 如請求項5所述的記憶體內運算器，更包括： 一正規化電路，包括： 多個電流加法器，分別耦接在該些記憶胞陣列與該些感測放大器的耦接路徑間，分別使該些運算結果與一第一電流相加，以分別產生多個調整後運算結果； 一電流乘法器，接收該電流，透過調變該電流的電流值以產生該參考電流； 一參考電流調整器，接收該參考電流，並使該參考電流與一第二電流相加以產生一調整後參考電流， 其中，該些感測放大器依據該調整後參考電流，來分別感測該些調整後運算結果以產生該些感測結果，該正規化電路當中對於該參考電流、該調整後參考電流執行一反正規化運算，其中的該反正規化運算對應於該些感測結果為正規化運算。
  7. 如請求項6所述的記憶體內運算器，其中該正規化電路更包括： 一第一電流源，耦接該些電流加法器，用以產生該第一電流；以及 一第二電流源，耦接該參考電流調整器，用以產生該第二電流。
  8. 如請求項1所述的記憶體內運算器，更包括： 一控制器，耦接該些記憶胞陣列，用以： 在一第一時間區間中，執行該些記憶胞陣列的多條字元線的設定動作；以及 在該第一時間區間後的多個第二時間區間中，分別執行連續的多次運算動作。
  9. 如請求項8所述的記憶體內運算器，其中在各該運算動作中，該控制器在一第一子時間區間中，使該些輸入信號被傳送至該些記憶胞陣列，在一第二子時間區間中，該些感測放大器針對該些運算結果進行感測動作。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080219072A1 (en) * 2006-03-31 2008-09-11 Kristopher Chad Breen Method and apparatus for a dynamic semiconductor memory with compact sense amplifier circuit
TW201918938A (zh) * 2017-07-05 2019-05-16 南韓商三星電子股份有限公司 神經形態多位元式數位權重單元
TW201921354A (zh) * 2017-09-07 2019-06-01 日商松下電器產業股份有限公司 使用半導體記憶元件之類神經網路運算電路及動作方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080219072A1 (en) * 2006-03-31 2008-09-11 Kristopher Chad Breen Method and apparatus for a dynamic semiconductor memory with compact sense amplifier circuit
TW201918938A (zh) * 2017-07-05 2019-05-16 南韓商三星電子股份有限公司 神經形態多位元式數位權重單元
TW201921354A (zh) * 2017-09-07 2019-06-01 日商松下電器產業股份有限公司 使用半導體記憶元件之類神經網路運算電路及動作方法

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