CN109103187A - 一种具有复合埋层结构的bcd器件 - Google Patents
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Abstract
本发明提供一种具有复合埋层结构的BCD器件，属于功率半导体器件技术领域。本发明BCD工艺用埋层结构采用了“顶部重掺杂埋层/中间轻掺杂埋层/底部重掺杂埋层”三层复合结构，然后在其上的外延层内部集成相互隔离的BJT区、CMOS区和DMOS区，从而实现了具有复合埋层结构的BCD器件。本发明器件中复合埋层结构相当于是在传统埋层结构中串联一个较大电阻，使得器件在死区时间产生的压降大部分降落在轻掺杂层之上，因此底部重掺杂层与衬底之间的压降得到有效降低，以抑制衬底处寄生三极管的开启，提高器件可靠性。
Description
技术领域
本发明属于功率半导体器件技术领域，具体涉及一种具有复合埋层结构的BCD器件。
背景技术
随着市场对低功耗、高效率节能功率电子产品需求的不断扩展，BCD集成工艺技术得到了迅猛发展，BCD工艺的特点是将硅平面工艺用到功率集成芯片中，并且是一种可以将BJT(Bipolar Junction Transistor)、CMOS(Complementary Metal OxideSemiconductor)和DMOS(Double-Diffused MOS)器件同时集成到单芯片上的技术。与传统的双极功率工艺相比BCD工艺具有显著的优势，其最基本的优势就是使得电路设计者可以在高精度模拟的双极器件，高集成度的CMOS器件和作为功率输出级的DMOS器件之间自由选择。另一方面，由于DMOS具有高效率(低损耗)、高强度、高耐压、固有的源漏二极管的存在(作用类似续流二极管)和高速的开关特性，因此，DMOS特别适合作为功率开关器件。而且DMOS的制造工艺可以与硅栅CMOS制造工艺兼容，有利于功率集成。整合好的BCD工艺可大幅降低功耗，提高系统性能，增加可靠性和降低成本。
单芯片的功率开关管部分位于DMOS器件位置，电路的开关管通常由2个内置LDMOS(上管和下管)组成，这两个内置LDMOS与续流电感和输出电容共同构成了BUCK电路。由开关管原理可知，上管和下管在工作中交替开启，当开关管处于开启转换时(死区时间)，由于电感电流不能瞬变，将使得之后开启的体二极管发生正向导通续流以维持电感正向电流，此时漏极电位会产生-0.7V的压降。该压降满足埋层和衬底的开启电压，同时BCD工艺结构使得衬底部分必然存在寄生三极管(寄生三极管中是以DMOS区的埋层为发射极，以衬底为基极，以CMOS和BJT区的埋层为集电极)，该开启电压将导致衬底部分的寄生三极管的开启，使得大量电流流入衬底，从而造成衬底注入效应以及衬底电位的偏移，并最终降低器件及芯片可靠性。
发明内容
鉴于上文所述，本发明针对现有技术中开关管处于死区时间给器件及芯片可靠性带来的问题，提供一种“顶部重掺杂埋层/中间轻掺杂埋层/底部重掺杂埋层”垂直三层形成的复合埋层结构，通过中间轻掺杂埋层分担其处于死区时间产生的大部分压降，从而有效降低下重掺杂埋层和衬底之间的压降，以此抑制衬底部分寄生三极管的开启，进而提高器件的可靠性。
为了实现上述目的，本发明的技术方案如下：
一种具有复合埋层结构的BCD器件，其特征在于，包括：第二导电类型半导体衬底1、设置在第二导电类型半导体衬底1上表面的底部第一导电类型半导体重掺杂层3、设置在底部第一导电类型半导体重掺杂层3上表面的中间第一导电类型半导体轻掺杂层4和设置在中间第一导电类型半导体轻掺杂层4上表面的顶部第一导电类型半导体重掺杂层5；所述顶部第一导电类型半导体重掺杂层5上具有集成BJT区、CMOS区和DMOS区的第一导电类型半导体轻掺杂外延层6，其中BJT区、CMOS区和DMOS区之间相互隔离；所述第一导电类型半导体轻掺杂外延层6的上表面设置有金属电极12。
进一步的，所述第一导电类型半导体为N型半导体，所述第二导电类型半导体为P型半导体。
基于第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体所形成方案中，BJT区包括：设置在N型轻掺杂外延层6顶层的N型体区7，所述N型体区7的顶层设置有相互独立的N型重掺杂接触区8和P型重掺杂接触区9；N型重掺杂接触区8和P型重掺杂接触区9分别与其上方的金属电极12形成欧姆接触，N型重掺杂接触区8上方的金属电极12作为NPN管的发射极金属，P型重掺杂接触区9上方的金属电极12作为NPN管的基极金属；N型轻掺杂外延层6中还设置有靠近N型重掺杂接触区8一侧设置的N型重掺杂sinker层10，所述N型重掺杂sinker层10的下表面与N型重掺杂层5的上表面相接触，所述N型重掺杂sinker层10的上表面与金属电极12形成欧姆接触，N型重掺杂sinker层10上表面金属电极12作为NPN管的集电极金属；所述NPN管的右侧还设置有隔离区2，所述隔离区2的下表面与P型衬底1的上表面相接触，所述隔离区2的上表面与金属电极12相接触；所述隔离区2的右侧还设置有PNP管，所述PNP管包括：位于N型轻掺杂外延层6顶层且对称的两个P型重掺杂接触区11以及N型重掺杂sinker层10，两个P型重掺杂接触区11均与其上方的金属电极12形成欧姆接触，两个P型重掺杂接触区11上方的金属电极12分别作为PNP管的发射极和集电极，所述N型重掺杂sinker层10的下表面与N型重掺杂层5的上表面相接触，所述P型重掺杂sinker层10的上表面与金属电极12接触，N型重掺杂sinker层10上表面金属电极12作为PNP管的基极金属。
基于第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体所形成方案中，CMOS区包括：设置在N型轻掺杂外延层6顶层的栅极和源极共连的PMOS管和NMOS管，所述PMOS管包括位于N型轻掺杂外延层6顶层的P型重掺杂源极区13和P型重掺杂漏极区14以及位于P型重掺杂源极区13和P型重掺杂漏极区14之间N型轻掺杂外延层6上表面的栅极结构；所述NMOS管包括位于N型轻掺杂外延层6顶层的P型体区15、位于所述P型体区15顶层的N型重掺杂源极区16和N型重掺杂漏极区17以及位于N型重掺杂源极区16和N型重掺杂漏极区17之间N型轻掺杂外延层6上表面的栅极结构。
基于第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体所形成方案中，DMOS区包括：设置在N型轻掺杂外延层6顶层两侧的N型重掺杂sinker层10以及设置在两侧N型重掺杂sinker层10之间的横向双扩散MOS结构，所述横向双扩散MOS结构包括设置在N型轻掺杂外延层6顶层两侧且与N型重掺杂sinker层10接触的N型重掺杂接触区20、设置在N型轻掺杂外延层6顶层中央与N型重掺杂接触区20相隔的P型体区21、设置在P型体区21顶层两侧的P型重掺杂接触区23和设置在两侧P型重掺杂接触区23之间的N型重掺杂源区22、设置在P型体区21上表面和P型重掺杂接触区23部分上表面的栅极结构19以及设置在N型重掺杂源区22和P型重掺杂接触区23上表面的金属电极12。
进一步的，所述第一导电类型半导体为P型半导体，所述第二导电类型半导体为N型半导体。
基于第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体所形成方案中，BJT区包括：设置在P型轻掺杂外延层6顶层的P型体区7，所述P型体区7的顶层设置有相互独立的P型重掺杂接触区8和N型重掺杂接触区9；P型重掺杂接触区8和N型重掺杂接触区9分别与其上方的金属电极12形成欧姆接触，P型重掺杂接触区8上方的金属电极12作为PPP管的发射极金属，N型重掺杂接触区9上方的金属电极12作为PNP管的基极金属；P型轻掺杂外延层6中还设置有靠近P型重掺杂接触区8一侧设置的P型重掺杂siPker层10，所述P型重掺杂siPker层10的下表面与P型重掺杂层5的上表面相接触，所述P型重掺杂siPker层10的上表面与金属电极12形成欧姆接触，P型重掺杂siPker层10上表面金属电极12作为PNP管的基极金属；所述PNP管的右侧还设置有隔离区2，所述隔离区2的下表面与N型衬底1的上表面相接触，所述隔离区2的上表面与金属电极12相接触；所述隔离区2的右侧还设置有NPN管，所述NPN管包括位于P型轻掺杂外延层6顶层且对称的两个N型重掺杂接触区11以及P型重掺杂sinker层10；两个N型重掺杂接触区11均与其上方的金属电极12形成欧姆接触，两个N型重掺杂接触区11上方的金属电极12分别作为NPN管的发射极和集电极；所述P型重掺杂sinker层10的下表面与P型重掺杂层5的上表面相接触，所述P型重掺杂sinker层10的上表面与金属电极12接触，P型重掺杂sinker层10上表面的金属电极12作为PNP管的集电极金属。基于第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体所形成方案中，CMOS区包括：设置在P型轻掺杂外延层6顶层的栅极和源极共连的NMOS管和PMOS管，所述NMOS管包括位于P型轻掺杂外延层6顶层的N型重掺杂源极区13和N型重掺杂漏极区14以及位于N型重掺杂源极区13和N型重掺杂漏极区14之间P型轻掺杂外延层6上表面的栅极结构；所述PMOS管包括位于P型轻掺杂外延层6顶层的N型体区15、位于所述N型体区15顶层的P型重掺杂源极区16和P型重掺杂漏极区17以及位于P型重掺杂源极区16和P型重掺杂漏极区17之间P型轻掺杂外延层6上表面的栅极结构。
基于第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体所形成方案中，DMOS区包括：设置在P型轻掺杂外延层6顶层两侧的P型重掺杂siPker层10以及设置在两侧P型重掺杂siPker层10之间的横向双扩散MOS结构，所述横向双扩散MOS结构包括设置在P型轻掺杂外延层6顶层两侧且与P型重掺杂siPker层10接触的P型重掺杂接触区20、设置在P型轻掺杂外延层6顶层中央与P型重掺杂接触区20相隔的N型体区21、设置在P型体区21顶层两侧的N型重掺杂接触区23和设置在两侧N型重掺杂接触区23之间的P型重掺杂源区22、设置在N型体区21上表面和N型重掺杂接触区23部分上表面的栅极结构19以及设置在P型重掺杂源区22和N型重掺杂接触区23上表面的金属电极12。
具体的，上述方案中，所述栅极结构包括栅介质层18以及设置在栅介质层18上表面的栅电极19。
具体地，上述方案中，所述BJT区、CMOS区和DMOS区之间通过隔离区2进行隔离，根据本发明实施例，所述隔离区为多晶硅深槽。
本发明的工作原理及有益效果为：
常规的BCD工艺芯片应用在实际情况下，由于DMOS开关管的交替开启，因此在开关管处于开启转换时(死区时间)，在电感的续流作用下，使得又一LDMOS体二极管开启。以上管关闭为例，当上管关闭时，下管体二极管会产生由源极至漏极的电流，由于下管源极接地，因此会使得下管的漏端承受-0.7V的压降。而BCD工艺中漏端通过sinker层连接至重掺杂埋层，因此相当于DMOS区的重掺杂埋层与衬底产生-0.7V的压降，该压降满足PN结开启电压，因此使得寄生三极管的开启(如图2中寄生三极管区域)。本发明提供的一种用于BCD工艺中的复合埋层结构，由于埋层区域采用了三层复合结构(即“顶部重掺杂埋层/中间轻掺杂埋层/底部重掺杂埋层”垂直三层复合结构)，相当于在传统埋层结构中串联一个较大电阻，使得上述死区时间产生的压降大部分降落在轻掺杂层之上，因此底部重掺杂层与衬底之间的压降得到有效降低，以抑制衬底处寄生三极管的开启，提高器件可靠性。
附图说明
图1是本发明实施例1提供的一种用于BCD工艺中的复合埋层结构
图2是本发明实施例1复合埋层结构中寄生三极管的示意图。
其中：1为衬底，2为隔离区，3为底部重掺杂层，4为中间轻掺杂层，5为顶部重掺杂层，6为轻掺杂外延层，7为BJT区的体区，8为BJT区的重掺杂接触区，9为BJT区的重掺杂接触区，10为重掺杂sinker层，11为BJT区的重掺杂接触区，12为金属电极，13为CMOS区的重掺杂源极区，14为CMOS区的重掺杂漏极区，15为CMOS区的体区，16为CMOS区的重掺杂源极区，17为CMOS区的重掺杂漏极区，18为栅介质层，19为栅电极，20为DMOS区的重掺杂接触区，21为DMOS区的体区，22为DMOS区的重掺杂源区，23为DMOS区的重掺杂接触区。
具体实施方式
下面结合说明书附图和具体实施例对本发明技术方案进行清楚、完整的描述，以期本领域技术人员能够理解本发明的原理及特性。
如图1所示为本发明提供的一种具有复合埋层结构的BCD器件，包括：第二导电类型半导体衬底1、设置在第二导电类型半导体衬底1上表面的底部第一导电类型半导体重掺杂层3、设置在底部第一导电类型半导体重掺杂层3上表面的中间第一导电类型半导体轻掺杂层4和设置在中间第一导电类型半导体轻掺杂层4上表面的顶部第一导电类型半导体重掺杂层5；所述顶部第一导电类型半导体重掺杂层5上具有集成BJT区、CMOS区和DMOS区的第一导电类型半导体轻掺杂外延层6，其中BJT区、CMOS区和DMOS区之间相互隔离；所述第一导电类型半导体轻掺杂外延层6的上表面设置有金属电极12。
常规的BCD工艺芯片应用在实际情况下，由于DMOS开关管的交替开启，因此在开关管处于开启转换时(死区时间)，在电感的续流作用下，使得又一LDMOS体二极管开启。以上管关闭为例，当上管关闭时，下管体二极管会产生由源极至漏极的电流，由于下管源极接地，因此会使得下管的漏端承受-0.7V的压降。而BCD工艺中漏端通过sinker层连接至重掺杂埋层，因此相当于DMOS区的重掺杂埋层与衬底产生-0.7V的压降，该压降满足PN结开启电压，因此使得寄生三极管的开启(如图2中寄生三极管区域)。本发明提供的一种用于BCD工艺中的复合埋层结构，由于埋层区域采用了三层复合结构(即“顶部重掺杂埋层/中间轻掺杂埋层/底部重掺杂埋层”垂直三层复合结构)，相当于在传统埋层结构中串联一个较大电阻，使得上述死区时间产生的压降大部分降落在轻掺杂层之上，因此底部重掺杂层与衬底之间的压降得到有效降低，以抑制衬底处寄生三极管的开启，提高器件可靠性。
实施例1：
一种具有复合埋层结构的BCD器件，其特征在于，包括：P型衬底1、设置在P型衬底1上表面的底部N型重掺杂层3、设置在底部N型重掺杂层3上表面的中间N型轻掺杂层4和设置在中间N型轻掺杂层4上表面的顶部N型重掺杂层5；所述顶部N型重掺杂层5上具有集成BJT区、CMOS区和DMOS区的N型轻掺杂外延层6，其中BJT区、CMOS区和DMOS区之间采用隔离区2相互隔离，本实施例中隔离区具体为多晶硅深槽，其中：
BJT区包括：设置在N型轻掺杂外延层6顶层的N型体区7，所述N型体区7的顶层设置有相互独立的N型重掺杂接触区8和P型重掺杂接触区9；N型重掺杂接触区8和P型重掺杂接触区9分别与其上方的金属电极12形成欧姆接触，N型重掺杂接触区8上方的金属电极12作为NPN管的发射极金属，P型重掺杂接触区9上方的金属电极12作为NPN管的基极金属；N型轻掺杂外延层6中还设置有靠近N型重掺杂接触区8一侧设置的N型重掺杂sinker层10，所述N型重掺杂sinker层10的下表面与N型重掺杂层5的上表面相接触，所述N型重掺杂sinker层10的上表面与金属电极12形成欧姆接触，N型重掺杂sinker层10上表面金属电极12作为NPN管的集电极金属；所述NPN管的右侧还设置有隔离区2，所述隔离区2的下表面与P型衬底1的上表面相接触，所述隔离区2的上表面与金属电极12相接触；所述隔离区2的右侧还设置有PNP管，所述PNP管包括：位于N型轻掺杂外延层6顶层且对称的两个P型重掺杂接触区11以及N型重掺杂sinker层10，两个P型重掺杂接触区11均与其上方的金属电极12形成欧姆接触，两个P型重掺杂接触区11上方的金属电极12分别作为PNP管的发射极和集电极，所述N型重掺杂sinker层10的下表面与N型重掺杂层5的上表面相接触，所述P型重掺杂sinker层10的上表面与金属电极12接触，N型重掺杂sinker层10上表面金属电极12作为PNP管的基极金属。
CMOS区包括：设置在N型轻掺杂外延层6顶层的栅极和源极共连的PMOS管和NMOS管，所述PMOS管包括位于N型轻掺杂外延层6顶层的P型重掺杂源极区13和P型重掺杂漏极区14以及位于P型重掺杂源极区13和P型重掺杂漏极区14之间N型轻掺杂外延层6上表面的栅极结构；所述NMOS管包括位于N型轻掺杂外延层6顶层的P型体区15、位于所述P型体区15顶层的N型重掺杂源极区16和N型重掺杂漏极区17以及位于N型重掺杂源极区16和N型重掺杂漏极区17之间N型轻掺杂外延层6上表面的栅极结构。
DMOS区包括：设置在N型轻掺杂外延层6顶层两侧的N型重掺杂sinker层10以及设置在两侧N型重掺杂sinker层10之间的横向双扩散MOS结构，所述横向双扩散MOS结构包括设置在N型轻掺杂外延层6顶层两侧且与N型重掺杂sinker层10接触的N型重掺杂接触区20、设置在N型轻掺杂外延层6顶层中央与N型重掺杂接触区20相隔的P型体区21、设置在P型体区21顶层两侧的P型重掺杂接触区23和设置在两侧P型重掺杂接触区23之间的N型重掺杂源区22、设置在P型体区21上表面和P型重掺杂接触区23部分上表面的栅极结构19以及设置在N型重掺杂源区22和P型重掺杂接触区23上表面的金属电极12。
本实施例中，栅极结构包括栅介质层18以及设置在栅介质层18上表面的栅电极19。
实施例2：
一种具有复合埋层结构的BCD器件，其特征在于，包括：N型衬底1、设置在N型衬底1上表面的底部P型重掺杂层3、设置在底部P型重掺杂层3上表面的中间P型轻掺杂层4和设置在中间P型轻掺杂层4上表面的顶部P型重掺杂层5；所述顶部P型重掺杂层5上具有集成BJT区、CMOS区和DMOS区的P型轻掺杂外延层6，其中BJT区、CMOS区和DMOS区之间相互隔离；其中：
BJT区包括：设置在P型轻掺杂外延层6顶层的P型体区7，所述P型体区7的顶层设置有相互独立的P型重掺杂接触区8和N型重掺杂接触区9；P型重掺杂接触区8和N型重掺杂接触区9分别与其上方的金属电极12形成欧姆接触，P型重掺杂接触区8上方的金属电极12作为PPP管的发射极金属，N型重掺杂接触区9上方的金属电极12作为PNP管的基极金属；P型轻掺杂外延层6中还设置有靠近P型重掺杂接触区8一侧设置的P型重掺杂siPker层10，所述P型重掺杂siPker层10的下表面与P型重掺杂层5的上表面相接触，所述P型重掺杂siPker层10的上表面与金属电极12形成欧姆接触，P型重掺杂siPker层10上表面金属电极12作为PNP管的基极金属；所述PNP管的右侧还设置有隔离区2，所述隔离区2的下表面与N型衬底1的上表面相接触，所述隔离区2的上表面与金属电极12相接触；所述隔离区2的右侧还设置有NPN管，所述NPN管包括位于P型轻掺杂外延层6顶层且对称的两个N型重掺杂接触区11以及P型重掺杂sinker层10；两个N型重掺杂接触区11均与其上方的金属电极12形成欧姆接触，两个N型重掺杂接触区11上方的金属电极12分别作为NPN管的发射极和集电极；所述P型重掺杂sinker层10的下表面与P型重掺杂层5的上表面相接触，所述P型重掺杂sinker层10的上表面与金属电极12接触，P型重掺杂sinker层10上表面的金属电极12作为PNP管的集电极金属。
CMOS区包括：设置在P型轻掺杂外延层6顶层的栅极和源极共连的NMOS管和PMOS管，所述NMOS管包括位于P型轻掺杂外延层6顶层的N型重掺杂源极区13和N型重掺杂漏极区14以及位于N型重掺杂源极区13和N型重掺杂漏极区14之间P型轻掺杂外延层6上表面的栅极结构；所述PMOS管包括位于P型轻掺杂外延层6顶层的N型体区15、位于所述N型体区15顶层的P型重掺杂源极区16和P型重掺杂漏极区17以及位于P型重掺杂源极区16和P型重掺杂漏极区17之间P型轻掺杂外延层6上表面的栅极结构。
DMOS区包括：设置在P型轻掺杂外延层6顶层两侧的P型重掺杂siPker层10以及设置在两侧P型重掺杂siPker层10之间的横向双扩散MOS结构，所述横向双扩散MOS结构包括设置在P型轻掺杂外延层6顶层两侧且与P型重掺杂siPker层10接触的P型重掺杂接触区20、设置在P型轻掺杂外延层6顶层中央与P型重掺杂接触区20相隔的N型体区21、设置在P型体区21顶层两侧的N型重掺杂接触区23和设置在两侧N型重掺杂接触区23之间的P型重掺杂源区22、设置在N型体区21上表面和N型重掺杂接触区23部分上表面的栅极结构19以及设置在P型重掺杂源区22和N型重掺杂接触区23上表面的金属电极12。
本实施例中，栅极结构包括栅介质层18以及设置在栅介质层18上表面的栅电极19。
以上结合附图对本发明的实施例进行了详细阐述，但是本发明并不局限于上述的具体实施方式，上述具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，不脱离本发明宗旨和权利要求所保护范围的情况下还可以做出很多变形，这些均属于本发明的保护。
Claims (7)
1.一种具有复合埋层结构的BCD器件，其特征在于，包括：第二导电类型半导体衬底(1)、设置在第二导电类型半导体衬底(1)上表面的底部第一导电类型半导体重掺杂层(3)、设置在底部第一导电类型半导体重掺杂层(3)上表面的中间第一导电类型半导体轻掺杂层(4)和设置在中间第一导电类型半导体轻掺杂层(4)上表面的顶部第一导电类型半导体重掺杂层(5)；所述顶部第一导电类型半导体重掺杂层(5)上具有集成BJT区、CMOS区和DMOS区的第一导电类型半导体轻掺杂外延层(6)，其中BJT区、CMOS区和DMOS区之间相互隔离，所述第一导电类型半导体轻掺杂外延层(6)的上表面设置有金属电极(12)。
2.根据权利要求1所述的BCD器件，其特征在于，所述栅极结构包括栅介质层(18)以及设置在栅介质层(18)上表面的栅电极(19)。
3.根据权利要求1所述的BCD器件，其特征在于，所述BJT区、CMOS区和DMOS区之间通过隔离区(2)进行隔离，所述隔离区(2)为多晶硅深槽，所述隔离区(2)的下表面与P型衬底(1)的上表面相接触，所述隔离区(2)的上表面与金属电极(12)相接触。
4.根据权利要求1至3任一项所述的BCD器件，其特征在于，所述第一导电类型半导体为N型半导体，所述第二导电类型半导体为P型半导体。
5.根据权利要求4所述的BCD器件，其特征在于，
所述BJT区包括：设置在N型轻掺杂外延层(6)顶层的N型体区(7)，所述N型体区(7)的顶层设置有相互独立的N型重掺杂接触区(8)和P型重掺杂接触区(9)；N型重掺杂接触区(8)和P型重掺杂接触区(9)分别与其上方的金属电极(12)形成欧姆接触，N型重掺杂接触区(8)上方的金属电极(12)作为NPN管的发射极金属，P型重掺杂接触区(9)上方的金属电极(12)作为NPN管的基极金属；N型轻掺杂外延层(6)中还设置有靠近N型重掺杂接触区(8)一侧设置的N型重掺杂sinker层(10)，所述N型重掺杂sinker层(10)的下表面与N型重掺杂层(5)的上表面相接触，所述N型重掺杂sinker层(10)的上表面与金属电极(12)形成欧姆接触，N型重掺杂sinker层(10)上表面金属电极(12)作为NPN管的集电极金属；所述NPN管的右侧还设置有隔离区(2)，所述隔离区(2)的右侧还设置有PNP管，所述PNP管包括：位于N型轻掺杂外延层(6)顶层且对称的两个P型重掺杂接触区(11)以及N型重掺杂sinker层(10)，两个P型重掺杂接触区(11)均与其上方的金属电极(12)形成欧姆接触，两个P型重掺杂接触区(11)上方的金属电极(12)分别作为PNP管的发射极和集电极，所述N型重掺杂sinker层(10)的下表面与N型重掺杂层(5)的上表面相接触，所述P型重掺杂sinker层(10)的上表面与金属电极(12)接触，N型重掺杂sinker层(10)上表面金属电极(12)作为PNP管的基极金属；
所述CMOS区包括：设置在N型轻掺杂外延层(6)顶层的栅极和源极共连的PMOS管和NMOS管，所述PMOS管包括位于N型轻掺杂外延层(6)顶层的P型重掺杂源极区(13)和P型重掺杂漏极区(14)以及位于P型重掺杂源极区(13)和P型重掺杂漏极区(14)之间N型轻掺杂外延层(6)上表面的栅极结构；所述NMOS管包括位于N型轻掺杂外延层(6)顶层的P型体区(15)、位于所述P型体区(15)顶层的N型重掺杂源极区(16)和N型重掺杂漏极区(17)以及位于N型重掺杂源极区(16)和N型重掺杂漏极区(17)之间N型轻掺杂外延层(6)上表面的栅极结构；
所述DMOS区包括：设置在N型轻掺杂外延层(6)顶层两侧的N型重掺杂sinker层(10)以及设置在两侧N型重掺杂sinker层(10)之间的横向双扩散MOS结构，所述横向双扩散MOS结构包括设置在N型轻掺杂外延层(6)顶层两侧且与N型重掺杂sinker层(10)接触的N型重掺杂接触区(20)、设置在N型轻掺杂外延层(6)顶层中央与N型重掺杂接触区(20)相隔的P型体区(21)、设置在P型体区(21)顶层两侧的P型重掺杂接触区(23)和设置在两侧P型重掺杂接触区(23)之间的N型重掺杂源区(22)、设置在P型体区(21)上表面和P型重掺杂接触区(23)部分上表面的栅极结构(19)以及设置在N型重掺杂源区(22)和P型重掺杂接触区(23)上表面的金属电极(12)。
6.根据权利要求1至3任一项所述的BCD器件，其特征在于，所述第一导电类型半导体为P型半导体，所述第二导电类型半导体为N型半导体。
7.根据权利要求6所述的BCD器件，其特征在于，
所述BJT区包括：设置在P型轻掺杂外延层(6)顶层的P型体区(7)，所述P型体区(7)的顶层设置有相互独立的P型重掺杂接触区(8)和N型重掺杂接触区(9)；P型重掺杂接触区(8)和N型重掺杂接触区(9)分别与其上方的金属电极(12)形成欧姆接触，P型重掺杂接触区(8)上方的金属电极(12)作为PPP管的发射极金属，N型重掺杂接触区(9)上方的金属电极(12)作为PNP管的基极金属；P型轻掺杂外延层(6)中还设置有靠近P型重掺杂接触区(8)一侧设置的P型重掺杂siPker层(10)，所述P型重掺杂siPker层(10)的下表面与P型重掺杂层(5)的上表面相接触，所述P型重掺杂siPker层(10)的上表面与金属电极(12)形成欧姆接触，P型重掺杂siPker层(10)上表面金属电极(12)作为PNP管的基极金属；所述PNP管的右侧还设置有隔离区(2)，所述隔离区(2)的下表面与N型衬底(1)的上表面相接触，所述隔离区(2)的上表面与金属电极(12)相接触；所述隔离区(2)的右侧还设置有NPN管，所述NPN管包括位于P型轻掺杂外延层(6)顶层且对称的两个N型重掺杂接触区(11)以及P型重掺杂sinker层(10)；两个N型重掺杂接触区(11)均与其上方的金属电极(12)形成欧姆接触，两个N型重掺杂接触区(11)上方的金属电极(12)分别作为NPN管的发射极和集电极；所述P型重掺杂sinker层(10)的下表面与P型重掺杂层(5)的上表面相接触，所述P型重掺杂sinker层(10)的上表面与金属电极(12)接触，P型重掺杂sinker层(10)上表面的金属电极(12)作为PNP管的集电极金属；
所述CMOS区包括：设置在P型轻掺杂外延层(6)顶层的栅极和源极共连的NMOS管和PMOS管，所述NMOS管包括位于P型轻掺杂外延层(6)顶层的N型重掺杂源极区(13)和N型重掺杂漏极区(14)以及位于N型重掺杂源极区(13)和N型重掺杂漏极区(14)之间P型轻掺杂外延层(6)上表面的栅极结构；所述PMOS管包括位于P型轻掺杂外延层(6)顶层的N型体区(15)、位于所述N型体区(15)顶层的P型重掺杂源极区(16)和P型重掺杂漏极区(17)以及位于P型重掺杂源极区(16)和P型重掺杂漏极区(17)之间P型轻掺杂外延层(6)上表面的栅极结构；
所述DMOS区包括：设置在P型轻掺杂外延层(6)顶层两侧的P型重掺杂siPker层(10)以及设置在两侧P型重掺杂siPker层(10)之间的横向双扩散MOS结构，所述横向双扩散MOS结构包括设置在P型轻掺杂外延层(6)顶层两侧且与P型重掺杂siPker层(10)接触的P型重掺杂接触区(20)、设置在P型轻掺杂外延层(6)顶层中央与P型重掺杂接触区(20)相隔的N型体区(21)、设置在P型体区(21)顶层两侧的N型重掺杂接触区(23)和设置在两侧N型重掺杂接触区(23)之间的P型重掺杂源区(22)、设置在N型体区(21)上表面和N型重掺杂接触区(23)部分上表面的栅极结构(19)以及设置在P型重掺杂源区(22)和N型重掺杂接触区(23)上表面的金属电极(12)。
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