CN109103139A - 半导体通孔的制造方法 - Google Patents

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Abstract

本发明公开了一种半导体通孔的制造方法，包括：步骤一、提供一表面形成有第一层间膜的半导体衬底并光刻刻蚀形成通孔的开口；步骤二、形成Ti层；步骤三、在TiN层的表面形成TiN层，将所需厚度的TiN层分成二层以上的TiN子层叠加而成，在最后一层TiN子层形成之前，各TiN子层形成之后都包括一步应力释放处理工艺从而减少TiN层的总应力；步骤四、形成钨层；步骤五、进行回刻工艺，由回刻后填充于开口中的钨层、TiN层和Ti层作为通孔。本发明能防止在形成钨层的过程中产生钨晶须，从而避免钨回刻后产生钨残留，从而能提高通孔的电学性能。

Description

半导体通孔的制造方法
技术领域
本发明涉及一种半导体集成电路制造方法，特别是涉及一种半导体通孔的制造方法。
背景技术
在半导体器件中，为了将半导体器件的电极引出往往需要形成多层金属层，各金属层图形化后形成半导体器件的电极在各金属层中的连接金属线，相邻的金属层之间 通过层间膜隔离，在层间膜中形成有穿过层间膜的通孔，通孔实现上下层的金属层图 形对应的金属线之间的连接，并最后实现电极的引出。
现有方法形成通孔时，需先在层间膜中形成通孔对应的开口，之后在开口中填充金属。通孔对应的填充金属通常为金属钨。而层间膜的材料通常为SiO2，为防止金属 钨与下地SIO2反应，通常情况会在金属钨下先沉积一层阻挡层防止金属钨与下地 SiO2接触，然后金属钨进行回刻，一般采用干法刻蚀或者机械研磨来去除多余的金属 钨。
现有方法中，阻挡层通常采用Ti和TiN的叠加层，阻挡层本身的应力非常大， 而在金属钨塞即填充有金属钨的通孔密集的情况下，阻挡层张力在小块区域非常明 显，在成膜完金属钨后，会使得金属钨在应力作用下长出来晶须(whisker)，从而影 响后续刻蚀，产生金属钨残留。如图1所示，是现有半导体通孔的制造方法中形成钨 晶须的结构示意图；现有方法包括如下步骤：
在层间膜1上形成通孔的开口。
之后依次形成由Ti和TiN叠加而成的阻挡层2。
之后形成钨层3。
之后对钨层3和阻挡层2进行回刻，使回刻后的钨层3和阻挡层2仅填充在开口 中并形成通孔。
由图1所示可知，由于阻挡层2中的TiN会产生较大的应力，这种应力最后会在 钨层3的形成过程中产生挤压力，从而会在钨层3的表面上生长处钨晶须4。
钨晶须4的存在不利于后续的钨层3的回刻，最后会使得钨回刻不干净，造成钨 残留。如图2所示，是现有方法形成的半导体通孔的照片，照片中的通孔用标记5表 示，钨残留用标记6表示，这种钨残留6是由于对钨晶须4回刻不干净造成的。
发明内容
本发明所要解决的技术问题是提供一种半导体通孔的制造方法，能防止钨晶须产生，从而能消除对钨晶须回刻不干净所产生的钨残留。
为解决上述技术问题，本发明提供的半导体通孔的制造方法包括：
步骤一、提供一表面形成有第一层间膜的半导体衬底，采用光刻刻蚀工艺形成通孔的开口，所述开口穿过所述第一层间膜。
步骤二、形成Ti层，所述Ti层形成于所述开口的内侧表面并延伸到所述开口外 的所述第一层间膜的表面。
步骤三、在所述TiN层的表面形成TiN层，将所需厚度的TiN层分成二层以上的 TiN子层叠加而成，依次形成各所述TiN子层，在最后一层TiN子层形成之前的各TiN 子层形成之后都包括一步应力释放处理工艺，所述应力释放处理工艺将对应的TiN子 层的应力释放同时打乱后续形成的TiN子层的趋向生长，防止由各TiN子层的趋向生 长所产生的应力叠加，从而减少所述TiN层的总应力。
步骤四、形成钨层，所述钨层将所述开口完全填充，所述TiN层和所述TiN层作 为所述钨层和所述第一层间膜之间的阻挡层，通过步骤三的对所述TiN层的应力减少， 防止在形成所述钨层的过程中产生钨晶须。
步骤五、进行回刻将所述开口外的所述钨层、所述TiN层和所述Ti层都去除， 由填充于所述开口中的所述钨层、所述TiN层和所述Ti层作为所述通孔。
进一步的改进是，所述半导体衬底为硅衬底。
进一步的改进是，所述第一层间膜的材料为二氧化硅。
进一步的改进是，在所述第一层间膜底部形成有第一金属层图形；在步骤五形成所述通孔之后还包括在所述第一层间膜顶部形成第二金属层图形的步骤，所述通孔用 于在所述第一金属层图形和所述第二金属层图形之间实现对应金属线的连接。
进一步的改进是，在步骤二的形成所述TiN层之前还包括对所述第一层间膜的表面进行粗糙化预处理的步骤，用以增加所述第一层间膜表面的粗糙度。
进一步的改进是，所述粗糙化预处理采用等离子体处理实现。
进一步的改进是，所述粗糙化预处理对应的等离子体处理采用物理气相等离子体刻蚀工艺实现。
进一步的改进是，所述粗糙化预处理对应的物理气相等离子体刻蚀工艺的刻蚀温度为10℃～500℃，刻蚀压强为1torr～10torr，刻蚀厚度为
进一步的改进是，步骤二中采用物理溅射工艺形成所述Ti层。
进一步的改进是，步骤二中形成所述Ti层的物理溅射工艺的工艺条件为：溅射 温度为10℃～200℃，压强为1torr～10torr，所述Ti层的厚度为形成 所述Ti层之后将所述半导体衬底降到室温。
进一步的改进是，步骤三中所述TiN层分成由二层TiN子层组成，第一TiN子层 采用物理溅射工艺形成。
之后，采用等离子体处理方法实现对所述第一TiN子层进行应力释放处理和进行生长趋向的打乱。
之后，采用物理溅射工艺形成所述第二TiN子层。
进一步的改进是，所述第一TiN子层的物理溅射工艺的工艺条件为：溅射温度为10℃～200℃，压强为1torr～10torr，所述第一TiN子层的厚度为所述 第一TiN子层成膜结束之后将所述半导体衬底降到室温。
所述第二TiN子层的物理溅射工艺的工艺条件为：溅射温度为10℃～200℃，压 强为1torr～10torr，所述第二TiN子层的厚度为所述第二TiN子层成 膜结束之后将所述半导体衬底降到室温。
进一步的改进是，所述应力释放处理对应的等离子体处理采用物理气相等离子体刻蚀工艺实现。
进一步的改进是，所述应力释放处理对应的物理气相等离子体刻蚀工艺的刻蚀温度为10℃～500℃，刻蚀压强为1torr～10torr，刻蚀厚度为
进一步的改进是，步骤一中形成所述开口的刻蚀工艺为干法刻蚀或湿法刻蚀。
本发明根据如何防止钨晶须产生这一技术问题对技术方案进行了特别的设置，主要是将TiN层分成了二层以上，除了最后一层TiN子层之后，其它各TiN子层在成膜 完成之后进行了一步应力释放处理工艺，应力释放处理工艺能产生两方面的作用，第 一是将对应的TiN子层的应力释放；第二是打乱后续形成的TiN子层的趋向生长，防 止由各TiN子层的趋向生长所产生的应力叠加，从而减少TiN层的总应力，当TiN层 的总应力减少时，就能消除TiN层的应力对钨生长工艺的影响并防止在钨生长中能形 成钨晶须，进而能消除对钨晶须回刻不干净所产生的钨残留。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有半导体通孔的制造方法中形成钨晶须的结构示意图；
图2是现有方法形成的半导体通孔的照片；
图3是本发明实施例方法的流程图；
图4A-图4F是本发明实施例方法各步骤中的器件结构示意图；
图5是本发明实施例方法形成的半导体通孔的照片。
具体实施方式
在详细介绍本发明实施例方法之前，先分析一下现有方法形成钨晶须的原理：
固相中产生晶须生长的一种方法就是压力诱导，生长出来晶须在半导体制造过程中表现为whisker。由此可知，在先形成TiN层再形成钨层时，较大的TiN层的应力 会对钨层的形成工艺产生较大的影响并会产生钨晶须。较大的TiN层的应力的产生原 因包括：第一是，TiN本身的应力较大；第二是，如果TiN层采用单层趋向晶体成膜， 其成膜的应力方向一致，容易形成统一的应力加和，使得半导体衬底片如硅片的应力 叠加，从而导致后续钨成膜时的钨晶须的产生。趋向晶体成膜即趋向生长会使硅片 的应力逐层提高。
本发明实施例方法：
如图3所示，是本发明实施例方法的流程图；如图4A至图4F所示，是本发明实 施例方法各步骤中的器件结构示意图；本发明实施例半导体通孔的制造方法包括：
步骤一、如图4A所示，提供一表面形成有第一层间膜101的半导体衬底，采用 光刻刻蚀工艺形成通孔的开口102，所述开口102穿过所述第一层间膜101。
本发明实施例中，所述半导体衬底为硅衬底。
所述第一层间膜101的材料为二氧化硅。
在所述第一层间膜101底部形成有第一金属层图形；后续形成所述通孔之后还包括在所述第一层间膜101顶部形成第二金属层图形的步骤，所述通孔用于在所述第一 金属层图形和所述第二金属层图形之间实现对应金属线的连接。
形成所述开口102的刻蚀工艺为干法刻蚀或湿法刻蚀。
步骤二、如图4C所示，形成Ti层103，所述Ti层103形成于所述开口102的内 侧表面并延伸到所述开口102外的所述第一层间膜101的表面。
如图4B所示，在步骤二的形成所述TiN层104之前还包括对所述第一层间膜101 的表面进行粗糙化预处理201的步骤，用以增加所述第一层间膜101表面的粗糙度。
所述粗糙化预处理201采用等离子体处理实现。更佳选择为，所述粗糙化预处理201对应的等离子体处理采用物理气相等离子体刻蚀工艺实现。所述粗糙化预处理201 对应的物理气相等离子体刻蚀工艺的刻蚀温度为10℃～500℃，刻蚀压强为1torr～ 10torr，刻蚀厚度为
采用物理溅射工艺形成所述Ti层103。形成所述Ti层103的物理溅射工艺的工 艺条件为：溅射温度为10℃～200℃，压强为1torr～10torr，所述Ti层103的厚度 为形成所述Ti层103之后将所述半导体衬底降到室温。
步骤三、如图4F所示，在所述Ti层103的表面形成TiN层104，将所需厚度的 TiN层104分成二层以上的TiN子层叠加而成，依次形成各所述TiN子层，在最后一 层TiN子层形成之前的各TiN子层形成之后都包括一步应力释放处理工艺，所述应力 释放处理工艺将对应的TiN子层的应力释放同时打乱后续形成的TiN子层的趋向生 长，防止由各TiN子层的趋向生长所产生的应力叠加，从而减少所述TiN层104的总 应力。
本发明实施例中，所述TiN层104分成由二层TiN子层组成，如图4E所示，第 一TiN子层104a采用物理溅射工艺形成。
所述第一TiN子层104a的物理溅射工艺的工艺条件为：溅射温度为10℃～200℃，压强为1torr～10torr，所述第一TiN子层104a的厚度为所述第一TiN 子层104a成膜结束之后将所述半导体衬底降到室温。
之后，如图4F所示，采用如标记202所示的等离子体处理方法实现对所述第一 TiN子层104a进行应力释放处理和进行生长趋向的打乱。所述应力释放处理对应的等 离子体处理采用物理气相等离子体刻蚀工艺实现。所述应力释放处理对应的物理气相 等离子体刻蚀工艺的刻蚀温度为10℃～500℃，刻蚀压强为1torr～10torr，刻蚀厚 度为
之后，如图4F所示，采用物理溅射工艺形成所述第二TiN子层104b。
所述第二TiN子层104b的物理溅射工艺的工艺条件为：溅射温度为10℃～200℃，压强为1torr～10torr，所述第二TiN子层104b的厚度为所述第二TiN 子层104b成膜结束之后将所述半导体衬底降到室温。
步骤四、形成钨层，所述钨层将所述开口102完全填充，所述TiN层104和所述 TiN层104作为所述钨层和所述第一层间膜101之间的阻挡层，通过步骤三的对所述 TiN层104的应力减少，防止在形成所述钨层的过程中产生钨晶须。
步骤五、进行回刻将所述开口102外的所述钨层、所述TiN层104和所述Ti层 103都去除，由填充于所述开口102中的所述钨层、所述TiN层104和所述Ti层103 作为所述通孔。
本发明实施例根据如何防止钨晶须产生这一技术问题对技术方案进行了特别的设置，主要是将TiN层104分成了二层以上，除了最后一层TiN子层之后，其它各TiN 子层在成膜完成之后进行了一步应力释放处理工艺，应力释放处理工艺能产生两方面 的作用，第一是将对应的TiN子层的应力释放；第二是打乱后续形成的TiN子层的趋 向生长，防止由各TiN子层的趋向生长所产生的应力叠加，从而减少TiN层104的总 应力，当TiN层104的总应力减少时，就能消除TiN层104的应力对钨生长工艺的影 响并防止在钨生长中能形成钨晶须，进而能消除对钨晶须回刻不干净所产生的钨残 留。
如图5所示，是本发明实施例方法形成的半导体通孔的照片，标记105表示通孔，和图2比较可知，本发明发实施例中并未产生钨残留。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这 些也应视为本发明的保护范围。

Claims (15)

1.一种半导体通孔的制造方法，其特征在于，包括：
步骤一、提供一表面形成有第一层间膜的半导体衬底，采用光刻刻蚀工艺形成通孔的开口，所述开口穿过所述第一层间膜；
步骤二、形成Ti层，所述Ti层形成于所述开口的内侧表面并延伸到所述开口外的所述第一层间膜的表面；
步骤三、在所述TiN层的表面形成TiN层，将所需厚度的TiN层分成二层以上的TiN子层叠加而成，依次形成各所述TiN子层，在最后一层TiN子层形成之前的各TiN子层形成之后都包括一步应力释放处理工艺，所述应力释放处理工艺将对应的TiN子层的应力释放同时打乱后续形成的TiN子层的趋向生长，防止由各TiN子层的趋向生长所产生的应力叠加，从而减少所述TiN层的总应力；
步骤四、形成钨层，所述钨层将所述开口完全填充，所述TiN层和所述TiN层作为所述钨层和所述第一层间膜之间的阻挡层，通过步骤三的对所述TiN层的应力减少，防止在形成所述钨层的过程中产生钨晶须；
步骤五、进行回刻将所述开口外的所述钨层、所述TiN层和所述Ti层都去除，由填充于所述开口中的所述钨层、所述TiN层和所述Ti层作为所述通孔。
2.如权利要求1所述的半导体通孔的制造方法，其特征在于：所述半导体衬底为硅衬底。
3.如权利要求2所述的半导体通孔的制造方法，其特征在于：所述第一层间膜的材料为二氧化硅。
4.如权利要求2所述的半导体通孔的制造方法，其特征在于：在所述第一层间膜底部形成有第一金属层图形；在步骤五形成所述通孔之后还包括在所述第一层间膜顶部形成第二金属层图形的步骤，所述通孔用于在所述第一金属层图形和所述第二金属层图形之间实现对应金属线的连接。
5.如权利要求1所述的半导体通孔的制造方法，其特征在于：在步骤二的形成所述TiN层之前还包括对所述第一层间膜的表面进行粗糙化预处理的步骤，用以增加所述第一层间膜表面的粗糙度。
6.如权利要求5所述的半导体通孔的制造方法，其特征在于：所述粗糙化预处理采用等离子体处理实现。
7.如权利要求6所述的半导体通孔的制造方法，其特征在于：所述粗糙化预处理对应的等离子体处理采用物理气相等离子体刻蚀工艺实现。
8.如权利要求7所述的半导体通孔的制造方法，其特征在于：所述粗糙化预处理对应的物理气相等离子体刻蚀工艺的刻蚀温度为10℃～500℃，刻蚀压强为1torr～10torr，刻蚀厚度为
9.如权利要求1所述的半导体通孔的制造方法，其特征在于：步骤二中采用物理溅射工艺形成所述Ti层。
10.如权利要求9所述的半导体通孔的制造方法，其特征在于：步骤二中形成所述Ti层的物理溅射工艺的工艺条件为：溅射温度为10℃～200℃，压强为1torr～10torr，所述Ti层的厚度为形成所述Ti层之后将所述半导体衬底降到室温。
11.如权利要求1所述的半导体通孔的制造方法，其特征在于：步骤三中所述TiN层分成由二层TiN子层组成，第一TiN子层采用物理溅射工艺形成；
之后，采用等离子体处理方法实现对所述第一TiN子层进行应力释放处理和进行生长趋向的打乱；
之后，采用物理溅射工艺形成所述第二TiN子层。
12.如权利要求11所述的半导体通孔的制造方法，其特征在于：所述第一TiN子层的物理溅射工艺的工艺条件为：溅射温度为10℃～200℃，压强为1torr～10torr，所述第一TiN子层的厚度为所述第一TiN子层成膜结束之后将所述半导体衬底降到室温；
所述第二TiN子层的物理溅射工艺的工艺条件为：溅射温度为10℃～200℃，压强为1torr～10torr，所述第二TiN子层的厚度为所述第二TiN子层成膜结束之后将所述半导体衬底降到室温。
13.如权利要求11所述的半导体通孔的制造方法，其特征在于：所述应力释放处理对应的等离子体处理采用物理气相等离子体刻蚀工艺实现。
14.如权利要求13所述的半导体通孔的制造方法，其特征在于：所述应力释放处理对应的物理气相等离子体刻蚀工艺的刻蚀温度为10℃～500℃，刻蚀压强为1torr～10torr，刻蚀厚度为
15.如权利要求1所述的半导体通孔的制造方法，其特征在于：步骤一中形成所述开口的刻蚀工艺为干法刻蚀或湿法刻蚀。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111180387A (zh) * 2020-02-14 2020-05-19 中芯集成电路制造(绍兴)有限公司 硅通孔互连结构及其制备方法

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1133900A (zh) * 1995-03-28 1996-10-23 现代电子产业株式会社 改善含碳和氧的氮化钛层质量的方法
US6277729B1 (en) * 1997-12-05 2001-08-21 United Microelectronics Corp. Method of manufacturing transistor barrier layer
US20020135071A1 (en) * 2001-01-17 2002-09-26 Sang-Bom Kang Integrated circuit device contact plugs having a liner layer that exerts compressive stress thereon and methods of manufacturing same
CN1510748A (zh) * 2002-12-20 2004-07-07 ��ʿͨ��ʽ���� 具有多层互连结构的半导体器件及其制造方法
CN1603428A (zh) * 2004-11-04 2005-04-06 上海华虹（集团）有限公司 一种消除MOCVD TiN膜应力及电阻的低温退火工艺
US20060027932A1 (en) * 2003-09-04 2006-02-09 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect with composite barrier layers and method for fabricating the same
CN101075575A (zh) * 2006-05-15 2007-11-21 中芯国际集成电路制造(上海)有限公司 形成高深宽比连接孔的方法
CN101542710A (zh) * 2006-09-06 2009-09-23 国际商业机器公司 低电阻接触结构及其制造
US20100087060A1 (en) * 1998-08-28 2010-04-08 Micron Technology, Inc. Methods of forming semiconductor structures
JP2014067866A (ja) * 2012-09-26 2014-04-17 Ps4 Luxco S A R L 半導体装置の製造方法
CN104064511A (zh) * 2013-03-19 2014-09-24 上海华虹宏力半导体制造有限公司 硅片接触孔工艺方法
US20170283942A1 (en) * 2016-04-04 2017-10-05 Tokyo Electron Limited Tungsten film forming method and storage medium
CN107644842A (zh) * 2017-10-23 2018-01-30 上海华虹宏力半导体制造有限公司 通孔的制造方法

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1133900A (zh) * 1995-03-28 1996-10-23 现代电子产业株式会社 改善含碳和氧的氮化钛层质量的方法
US6277729B1 (en) * 1997-12-05 2001-08-21 United Microelectronics Corp. Method of manufacturing transistor barrier layer
US20100087060A1 (en) * 1998-08-28 2010-04-08 Micron Technology, Inc. Methods of forming semiconductor structures
US20020135071A1 (en) * 2001-01-17 2002-09-26 Sang-Bom Kang Integrated circuit device contact plugs having a liner layer that exerts compressive stress thereon and methods of manufacturing same
CN1510748A (zh) * 2002-12-20 2004-07-07 ��ʿͨ��ʽ���� 具有多层互连结构的半导体器件及其制造方法
US20060027932A1 (en) * 2003-09-04 2006-02-09 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect with composite barrier layers and method for fabricating the same
CN1603428A (zh) * 2004-11-04 2005-04-06 上海华虹（集团）有限公司 一种消除MOCVD TiN膜应力及电阻的低温退火工艺
CN101075575A (zh) * 2006-05-15 2007-11-21 中芯国际集成电路制造(上海)有限公司 形成高深宽比连接孔的方法
CN101542710A (zh) * 2006-09-06 2009-09-23 国际商业机器公司 低电阻接触结构及其制造
JP2014067866A (ja) * 2012-09-26 2014-04-17 Ps4 Luxco S A R L 半導体装置の製造方法
CN104064511A (zh) * 2013-03-19 2014-09-24 上海华虹宏力半导体制造有限公司 硅片接触孔工艺方法
US20170283942A1 (en) * 2016-04-04 2017-10-05 Tokyo Electron Limited Tungsten film forming method and storage medium
CN107644842A (zh) * 2017-10-23 2018-01-30 上海华虹宏力半导体制造有限公司 通孔的制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111180387A (zh) * 2020-02-14 2020-05-19 中芯集成电路制造(绍兴)有限公司 硅通孔互连结构及其制备方法

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